home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / sys / ibm / pc / hardware / 36679 < prev    next >
Encoding:
Text File  |  1993-01-21  |  2.4 KB  |  47 lines
  1. Newsgroups: comp.sys.ibm.pc.hardware
  2. Path: sparky!uunet!pipex!mfmail!nmp
  3. From: nmp@mfltd.co.uk (Nic Percival (x5336))
  4. Subject: Dynamic RAM
  5. Message-ID: <1993Jan21.114541.1191@mfltd.co.uk>
  6. Sender: nmp@mfltd.co.uk (Nic Percival (x5336))
  7. Reply-To: nmp@mfltd.co.uk
  8. Organization: Micro Focus Ltd, Newbury, England
  9. Date: Thu, 21 Jan 1993 11:45:41 GMT
  10. Lines: 35
  11.  
  12.  
  13. There's been a lot of stuff on this newsgroup recently about clock cycles
  14. etc required by 33MHz or whatever processor accessing say 70ns memory.
  15. The assumption in all of these is that a processor with say a 20ns (50MHz)
  16. clock will have to wait 4 clock cycles to access 70ns memory. If this
  17. is correct then I guess PCs must employ page mode access of dynamic memory.
  18. When I were a lad, back in the mid-80s, the access time specified on a
  19. dynamic memory chip (lets say 150ns) was the RAS (row address select) time.
  20. The address was (and I'm certain still is)clocked into the chip in two
  21. halves, by RAS and CAS (column address select). The data (in a read )
  22. would only appear on data lines some time after the CAS signal became
  23. active. Now what I'm getting at thru all of this was the old 150ns 64K
  24. DRAM chips actually had a full access time of about 260ns. The only way
  25. this could be improved was if accessing a bit in the same row as the last
  26. bit accessed, RAS could be left active, CAS made inactive, column address
  27. changed, CAS made active. This I believe is page mode access. However
  28. it can't be used all the time 'cos you sometimes want to use a different
  29. row in the chip.
  30. Is all this stuff now dealt with by memory management hardware? i.e if
  31. row address changes during CPU execution of a program, does the MMU slap
  32. waits on the CPU until it can get data required?? Or are all of those guys
  33. saying '70ns memory with 20ns cpu cycle will take 4 clock cycles' talking
  34. bollocks?.
  35. One further point. As I said memory access time specified on a chip used
  36. to be RAS time, and I think probably still is. As I recall (and if
  37. I'm remembering a TI data sheet I haven't seen in 4 years correctly)
  38. page mode memory access time is somewhat less than RAS time, so perhaps
  39. a 70ns chip being page mode accessed could be run at 3 cycles per access?
  40.  
  41. Cheers,
  42. -- 
  43.   Nic Percival      |                               |
  44.   Micro Focus       | "Anything is good and useful  |   nmp@mfltd.co.uk
  45.   Newbury           |  if it's made of chocolate.." |   (0635) 32646 Ext 5336 
  46.   Berks, RG13 1JT   |                               |
  47.