home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / lang / verilog / 508 < prev    next >
Encoding:
Internet Message Format  |  1993-01-25  |  1.4 KB
  1. Path: sparky!uunet!charon.amdahl.com!amdahl!key!patel
  2. From: patel@key.amdahl.com (Chandresh Patel)
  3. Newsgroups: comp.lang.verilog
  4. Subject: Re: Verilog code for Inverted, Open collector
  5. Message-ID: <4023@key.COM>
  6. Date: 22 Jan 93 21:43:55 GMT
  7. References: <8369@tekig7.PEN.TEK.COM>
  8. Sender: usenet@key.COM
  9. Reply-To: patel@key.amdahl.com
  10. Distribution: world
  11. Organization: Amdahl Corporation, Advanced System Division
  12. Lines: 44
  13.  
  14. In article 8369@tekig7.PEN.TEK.COM, cliffc@tekeda.PEN.TEK.COM (Clifford E Cummings) writes:
  15. > In article <C17p8K.7nA@iphase.com> phan@iphase.com (Tai Phan) writes:
  16. > >If anyone knows a simple way to describe in Verilog an Open collector, 
  17. > >Inverted, with Output enable bus, please help.  The parameters are as follow:
  18. > >
  19.  
  20. Stuff deleted...
  21.  
  22. > Is this what you are looking for? (this example can be run)
  23. > 
  24. > `timescale 1ns/100ps
  25. > module oc_bus( outp_, inp, oen_);
  26. >   // Verilog code
  27. >   input [31:0] inp;               // Input bus
  28. >   input oen_;                     // Output enable
  29. >   output [31:0] outp_;            // Output bus
  30. > 
  31. >   triand (strong1, highz0) [31:0] outp_ = (~oen_ ? ~inp : 32'bz);
  32.  
  33.  
  34. I believe it should be:
  35.  
  36. triand (highz1, strong0) [31:0] outp_ = (~oen_ ? ~inp : 32'bz);
  37.  
  38.  
  39. > 
  40. > endmodule
  41. > 
  42. > module oc_bus_test;
  43.  
  44. Stuff deleted...
  45.  
  46. > endmodule
  47. > 
  48. > Regards - Cliff Cummings - cliffc@tekeda.pen.tek.com
  49.  
  50.  
  51.  
  52.  
  53. ---
  54. Chandresh Patel            Amdahl Advanced Systems, Fremont CA
  55. patel@key.amdahl.com
  56.  
  57.  
  58.