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/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / lang / verilog / 507 < prev    next >
Encoding:
Internet Message Format  |  1993-01-23  |  2.1 KB
  1. Xref: sparky comp.lang.verilog:507 comp.arch:12364
  2. Path: sparky!uunet!elroy.jpl.nasa.gov!dank
  3. From: dank@blacks.jpl.nasa.gov (Daniel R. Kegel)
  4. Newsgroups: comp.lang.verilog,comp.arch
  5. Subject: Free Xilinx Simulation Interface for Verilog
  6. Date: 22 Jan 93 18:48:41 GMT
  7. Organization: Image Analysis Systems Group, JPL
  8. Lines: 53
  9. Message-ID: <dank.727728521@blacks.jpl.nasa.gov>
  10. NNTP-Posting-Host: blacks.jpl.nasa.gov
  11.  
  12. A free Xilinx to Verilog interface program is available for anonymous 
  13. ftp from punisher.caltech.edu in pub/dank/xnf2ver.tar.Z.
  14.  
  15. This program is not really ready for prime time, but I thought I'd 
  16. make the sources available (with the permission of M J Colley) so
  17. others could play with & possibly improve it.
  18. I think I made it a lot more solid than it was, but it still can't handle
  19. real world designs yet.
  20.  
  21. Here's part of the README:
  22.  
  23.           XNF to Verilog Translator
  24.  
  25.             M J Colley
  26.         Department of Computer Science
  27.             University of Essex
  28.               Wivenhoe Park
  29.                 Colchester
  30.               Essex CO4 3SQ
  31.                    UK
  32.  
  33.         email: martin@essex.ac.uk
  34.  
  35. Disclaimer:
  36.  
  37. This program was written by a postgraduate student as part of his M.Sc
  38. course, it was designed to form part a larger system operating with the
  39. Cadence Edge 2.1 framework. This should be bourne in mind when considering
  40. the construction and/or operation of the program.
  41.  
  42. Warrenty:
  43.  
  44. This source code is provided with NO warrenty whatsoever. It is left up to
  45. the user to satisfy themselves that the output produced is correct.
  46.  
  47. Copyright:
  48.  
  49. The source code is copyright of the Department of Computer Science, University
  50. of Essex, UK. You are free to use and/or modify the code to your own needs. You
  51. are asked to inform the copyright holder should you distribute this code to a 
  52. third party.
  53.  
  54. Contents:
  55.  
  56. This archieve contains the following:
  57.  
  58.   The XNF to Verilog translator source code and makefile.
  59.   Verilog models for the D_FF and LATCH flipflops used by the translator.
  60.   CLB and IOB timing data file.
  61.   SED scripts for setting the model timing and the script generator program.
  62.   A postprocessor to set the delay timing of the nets.
  63.  
  64. ...
  65.