home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / lang / verilog / 509 < prev    next >
Encoding:
Text File  |  1993-01-27  |  5.5 KB  |  167 lines
  1. Newsgroups: comp.lang.verilog
  2. Path: sparky!uunet!mcsun!Germany.EU.net!news.netmbx.de!mailgzrz.TU-Berlin.DE!math.fu-berlin.de!ira.uka.de!yale.edu!yale!gumby!destroyer!gatech!swrinde!zaphod.mps.ohio-state.edu!howland.reston.ans.net!usc!cs.utexas.edu!newsfeed.rice.edu!uw-beaver!gaetano
  3. From: gaetano@cs.washington.edu (Gaetano Borriello)
  4. Subject: Int'l Conference on CAD, ICCAD93 (CFP: papers due 4/12/93)
  5. Message-ID: <1993Jan26.170435.10860@beaver.cs.washington.edu>
  6. Sender: news@beaver.cs.washington.edu (USENET News System)
  7. Organization: Computer Science & Engineering, U. of Washington, Seattle
  8. Date: Tue, 26 Jan 93 17:04:35 GMT
  9. Lines: 156
  10.  
  11.            IEEE/ACM International Conference on CAD-93
  12.  
  13.                         November 7-11, 1993
  14.                           Santa Clara, CA
  15.  
  16.  
  17.                     ****  CALL FOR PAPERS  ****
  18.  
  19.  
  20. The 1993 INTERNATIONAL CONFERENCE ON COMPUTER-AIDED DESIGN will be
  21. held November 7-11, 1993.  ICCAD is oriented towards Electrical
  22. Engineering CAD professionals, concentrating on CAD for Electronic
  23. Circuit Design.  It is sponsored by the    IEEE Circuits and Systems 
  24. Society, the IEEE Computer Society/DATC, and the Association for 
  25. Computing Machinery/SIGDA.
  26.  
  27.                      **  AREAS OF INTEREST  **
  28.  
  29. Original technical papers on (but not limited to) the following topics
  30. are invited:
  31.  
  32. 1)    COMBINATIONAL LOGIC SYNTHESIS:  Two-level and multi-level
  33.     logic optimization (area, timing, power), FPGA optimization,
  34.     BDD techniques, don't care methods, technology mapping
  35.  
  36. 2)    SEQUENTIAL LOGIC SYNTHESIS:  Finite state machine-synthesis,
  37.     FSM decomposition, sequential optimization (e.g., retiming), 
  38.     asynchronous design, formal verification
  39.  
  40. 3)    HIGH-LEVEL SYNTHESIS, VERIFICATION:  Pipeline, memory system
  41.     and DSP synthesis; scheduling, allocation, synthesis systems, 
  42.     high-level synthesis for test, binding
  43.  
  44. 4)    TIMING MODELING, ANALYSIS AND OPTIMIZATION:  Delay modeling,
  45.     timing estimation including path sensitization and false path 
  46.     analysis, clocking optimization, area-power-delay trade-off
  47.     scenarios 
  48.  
  49. 5)    ANALOG MODELING, SIMULATION AND SYNTHESIS:  All aspects of
  50.     circuit simulation, modeling issues for simulation, analog
  51.     synthesis 
  52.  
  53. 6)    PROCESS AND DEVICE MODELING AND SIMULATION:  New device
  54.     models, process simulation, yield analysis manufacturability 
  55.  
  56. 7)    DISCRETE SIMULATION:  Switch, logic and high-level modeling
  57.     and simulation 
  58.  
  59. 8)    ROUTING AND LAYOUT VERIFICATION:  Routing for IC, PCB and
  60.     multichip substrates, DRC, ERC, circuit extraction/verification, 
  61.     symbolic design and compaction 
  62.  
  63. 9)    PLACEMENT AND FLOORPLANNING:  Placement, floorplanning,
  64.     partitioning, area estimation, module generation, layout
  65.     systems, cell layout, MCM physical design issues, performance
  66.     driven layout
  67.  
  68. 10)    BIST and DFT:  Hardware techniques to improve testability,
  69.     analysis of BIST/DFT schemes, partial and boundary scan 
  70.  
  71. 11)    ATPG and GENERAL TEST:  ATPG, delay fault testing, general
  72.     test issues, fault simulation
  73.  
  74. 12)    FRAMEWORKS AND CAD SYSTEMS:  Tool integration, design
  75.     representation, user interfaces, databases, design languages,
  76.     case, design management, total CAD systems
  77.  
  78. 13)    ISSUES IN SYSTEM DESIGN:  Hardware/software co-design, system
  79.     partitioning, design for manufacturability, CAD tools for
  80.     advanced systems, CAD tools for concurrent engineering, tools
  81.     for advanced systems
  82.  
  83.  
  84.                 **  AUTHOR INFORMATION AND FORMAT  **
  85.  
  86. Authors should submit:
  87.  
  88. * 1 cover page including:
  89.     - Title of paper.
  90.     - The category 1-13 that most closely matches the paper's content.
  91.     - Complete name, return address, telephone number, fax number 
  92.         and affiliation of each author.
  93.     - Clear identification of the corresponding author.
  94.     - Papers will be reviewed anonymously.  ONLY the cover page
  95.         should identify the authors and their affiliations.
  96.  
  97. * 10 copies of one page abstract
  98.     - Abstract, typed on separate page should state clearly and 
  99.         precisely what is new and point out the significant
  100.         results.  The IMPACT, or potential impact, of the
  101.         contribution will play a major role in evaluation.
  102.  
  103. * 10 copies of the completed paper not to exceed 20 pages, double-
  104.    spaced, figures, tables and references included.
  105.     - Papers exceeding 20 pages or previously published
  106.         will be returned to the authors.  THIS INCLUDES
  107.         WORKSHOP PROCEEDINGS.  For further information send
  108.         a one-line email message to:  icpubpap@dac.com
  109.     - Authors should objectively address the significance
  110.         of their contribution as demonstrated through
  111.         theoretical advances, algorithmic/heuristic advantages
  112.         tested on "real" examples, and objective comparisons
  113.         to existing techniques.
  114.  
  115.  
  116. *** SEND TO:    ICCAD-93 Publication Department
  117.         MP Associates, Inc.
  118.         7490 Clubhouse Rd., Suite 102
  119.         Boulder, CO  80301
  120.         telephone:  303/530-4562
  121.  
  122.  
  123. Proposals for Panel Sessions and Tutorials are invited.  Please send 
  124. complete proposals including the participants to the Program
  125. Chairperson.
  126.  
  127.  
  128.                      **  AUTHOR'S SCHEDULE  **
  129.  
  130. Deadline for submissions:    Postmarked  April 2, 1993
  131. Notification of acceptance:            July 5, 1993
  132. Deadline for final version:            August 9, 1993
  133.  
  134.  
  135.  
  136. GENERAL CHAIRPERSON:
  137. Michael Lightner
  138. University of Colorado
  139. CB 425
  140. Dept. of E & C Engineering
  141. Boulder, CO  80309
  142. 303/492-5180
  143. fax:  303/492-2758
  144. email:  lightner@boulder.colorado.edu
  145.  
  146.  
  147. PROGRAM CHAIRPERSON:
  148. Jochen Jess
  149. Eindhoven Univ. of Tech.
  150. Den Dolech 2
  151. Postbus 513
  152. 5600 MB Eindhoven, The Netherlands
  153. +31-40-473353
  154. fax:  +31-40-464527
  155. email:  jess@es.ele.tue.nl
  156.  
  157.  
  158. PUBLICATIONS CHAIRPERSON:
  159. Richard Rudell
  160. Synopsys, Inc.
  161. 700 E. Middlefield Rd.
  162. Mountain View, CA  94043
  163. 415/962-5000
  164. fax:   415/965-8637
  165. email:  rudell@beeblebrox.synopsys.com
  166.  
  167.