home *** CD-ROM | disk | FTP | other *** search
/ PC World 2001 August / PCWorld_2001-08_cd.bin / Software / TemaCD / wpcredit / wpcre12a.exe / 80867190.PCR < prev    next >
Text File  |  1999-07-25  |  18KB  |  486 lines
  1. PCR(PCI Configration Registers) Editor / WPCREDIT for WIN32
  2. Copyright (c) 1998  H.Oda!
  3.  
  4. [COMMENT]=Author H.Oda! & Shohei Uchikawa
  5. [MODEL]=440BX AGPset
  6. [VID]=8086:Intel
  7. [DID]=7190:Host to PCI Bridge
  8.  
  9. (00)=Vendor Identification
  10. (01)=Vendor Identification
  11. (02)=Device Identification
  12. (03)=Device Identification
  13.  
  14. [04:7]=Address/Data Stepping    (Not implemented)
  15. [04:6]=Parity Error Enable      1=enable  0=disable
  16. [04:4]=Memory Write/Invalidate  0=hardwired to 0
  17. [04:3]=Special Cycle Enable     0=hardwired to 0
  18. [04:2]=Bus Master Enable        1=hardwired to 1
  19. [04:1]=Memory Access Enable     1=hardwired to 1
  20. [04:0]=I/O Access Enable        0=hardwired to 0
  21.  
  22. [05:1]=Fast Back-to-Back
  23. [05:0]=SERR# Enable             1=enable  0=disable
  24.  
  25. [06:7]=Fast Back-to-Back        0=hardwired to 0
  26. [06:4]=Capability List          Negative of AGP DIS bit
  27. [07:7]=Detected Parity Error    1=detects in PCI Bus Tr.
  28. [07:6]=Signaled System Error    1=82443BX asserted SERR#
  29. [07:5]=Received Master Abort    Status 1=abort happened
  30. [07:4]=Received Target Abort    Status 1=abort happened
  31. [07:3}=Signaled Target Abort    Status 0=hardwired to 0
  32. [07:2]=DEVSEL# Timing[1:0]      01 = Medium. (hardwired)
  33. [07:1]=(Same as bit2)
  34. [07:0]=Data Parity Detected     0=hardwired to 0
  35.  
  36. (08)=Revision Identification  02h=B1 Stepping
  37. (0A)=Sub-Class Code           00h=Host Bridge
  38. (0B)=Base Class Code          06h=Bridge Device
  39.  
  40. [0D:7]=Master Latency Timer[4:0]00000=disable function
  41. [0D:6]=(Same as top)
  42. [0D:5]=(Same as top)
  43. [0D:4]=(Same as top)
  44. [0D:3]=(Same as top)
  45. (0E)=Header Type              01h=hardwired to 01h
  46.  
  47. [10:7]=12[5]:10[4] hardwired to 0 forces Min APSIZE 4MB
  48. [10:6]=(Same as top)
  49. [10:5]=(Same as top)
  50. [10:4]=(Same as top)
  51. (10:3)=Prefetchable             1=hardwired to 1
  52. (10:2)=Type[1:0]                00=hardwired to 00
  53. (10:1)=(Same as bit2)
  54. (10:0)=Memory Space Indicator   0=hardwired to 0
  55. [11]=12[5]:10[4] hardwired to 0 forces Min APSIZE 4MB
  56. [12:7]=Lower Programmable Base  Address[1:0]
  57. [12:6]=(Same as top)
  58. [12:5]=12[5]:10[4] hardwired to 0 forces Min APSIZE 4MB
  59. [12:4]=(Same as bit5)
  60. [12:3]=(Same as bit5)
  61. [12:2]=(Same as bit5)
  62. [12:1]=(Same as bit5)
  63. [12:0]=(Same as bit5)
  64. [13:7]=Upper Programmable Base  Address[3:0]
  65. [13:6]=(Same as top)
  66. [13:5]=(Same as top)
  67. [13:4]=(Same as top)
  68. [13:3]=Lower Programmable Base  Address[3:0]
  69. [13:2]=(Same as bit3)
  70. [13:1]=(Same as bit3)
  71. [13:0]=(Same as bit3)
  72.  
  73. [2C]=Subsystem Vendor ID(Lo)  defaults 00h, write once
  74. [2D]=Subsystem Vendor ID(Hi)  defaults 00h, write once
  75. [2E]=Subsystem ID(Lo)         defaults 00h, write once
  76. [2F]=Subsystem ID(Hi)         defaults 00h, write once
  77.  
  78. [34]=Capabilities Pointer     A0h=AGP_DIS is 1 00h=else
  79.  
  80. [50:7]=DRAM Data Integrity(Lo)  00=NonECC 01=EC 10=ECC
  81. [50:6]=ECC Diagnostic Mode      1=enable 0=disable(def)
  82. [50:5]=MDA Present
  83. [50:3]=USWC Write Post During IOBridge Access Enable
  84. [50:2]=In-Order Queue Depth     1 = In-order queue = max.
  85. [51:7]=WSC# Handshake Disable   1=MP and uses ext IOAPIC
  86. [51:5]=Host/DRAM Frequency[1:0] 00=100MHz 10=66MHz
  87. [51:4]=(Same as bit5)
  88. [51:3]=AGP to PCI Access        1=enable 0=disable
  89. [51:2]=PCI Agent to Aperture    1=Access disable from PCI
  90. [51:1]=Aperture Access Global   1=enable 0=disable
  91. [51:0]=DRAM Data Integrity(Hi)  00=NonECC 01=EC 10=ECC
  92. [52:2]=HostBus Fast Data Ready  1=enable 0=disable(def)
  93. [52:1]=ECC - EDO static Drive   1=ECC are always driven. 
  94. [52:0]=IDSEL_REDIRECT           1=AD17 0=AD12(def)
  95. [53:7]=SDRAM[7] ECC Support     1=ECC 0=Non ECC
  96. [53:6]=SDRAM[6] ECC Support     1=ECC 0=Non ECC
  97. [53:5]=SDRAM[5] ECC Support     1=ECC 0=Non ECC
  98. [53:4]=SDRAM[4] ECC Support     1=ECC 0=Non ECC
  99. [53:3]=SDRAM[3] ECC Support     1=ECC 0=Non ECC
  100. [53:2]=SDRAM[2] ECC Support     1=ECC 0=Non ECC
  101. [53:1]=SDRAM[1] ECC Support     1=ECC 0=Non ECC
  102. [53:0]=SDRAM[0] ECC Support     1=ECC 0=Non ECC
  103.  
  104. [57:5]=Module Mode Configuration
  105. [57:4]=DRAM Type[1:0]           00=EDO 01=SDRAM 10=RSDRAM
  106. [57:3]=11=(Reserved)
  107. [57:2]=DRAM Refresh Rate[2:0]   000=disable 001=15.6us
  108. [57:1]=010=31.2us  011=62.4us   100=124.8us 101=249.6us
  109. [57:0]=110=(Reserved)           111=(Reserved)
  110.  
  111. [58:1]=EDO RASx# Wait State     0=1 tASR 1=2 tASR
  112. [58:0]=EDO CASx# Wait State     0=1 Tasc 1=2 Tasc
  113.  
  114. [59:5]=PAM[0] Write Enable      0F0000h - 0FFFFFh
  115. [59:4]=PAM[0] Read Enable       0F0000h - 0FFFFFh
  116. [5A:5]=PAM[1] Write Enable      0C4000h - 0C7FFFh
  117. [5A:4]=PAM[1] Read Enable       0C4000h - 0C7FFFh
  118. [5A:1]=PAM[1] Write Enable      0C0000h - 0C3FFFh
  119. [5A:0]=PAM[1] Read Enable       0C0000h - 0C3FFFh
  120. [5B:5]=PAM[2] Write Enable      0CC000h - 0CFFFFh
  121. [5B:4]=PAM[2] Read Enable       0CC000h - 0CFFFFh
  122. [5B:1]=PAM[2] Write Enable      0C8000h - 0CBFFFh
  123. [5B:0]=PAM[2] Read Enable       0C8000h - 0CBFFFh
  124. [5C:5]=PAM[3] Write Enable      0D4000h - 0D7FFFh
  125. [5C:4]=PAM[3] Read Enable       0D4000h - 0D7FFFh
  126. [5C:1]=PAM[3] Write Enable      0D0000h - 0D3FFFh
  127. [5C:0]=PAM[3] Read Enable       0D0000h - 0D3FFFh
  128. [5D:5]=PAM[4] Write Enable      0DC000h - 0DFFFFh
  129. [5D:4]=PAM[4] Read Enable       0DC000h - 0DFFFFh
  130. [5D:1]=PAM[4] Write Enable      0D8000h - 0DBFFFh
  131. [5D:0]=PAM[4] Read Enable       0D8000h - 0DBFFFh
  132. [5E:5]=PAM[5] Write Enable      0E4000h - 0E7FFFh
  133. [5E:4]=PAM[5] Read Enable       0E4000h - 0E7FFFh
  134. [5E:1]=PAM[5] Write Enable      0E0000h - 0E3FFFh
  135. [5E:0]=PAM[5] Read Enable       0E0000h - 0E3FFFh
  136. [5F:5]=PAM[6] Write Enable      0EC000h - 0EFFFFh
  137. [5F:4]=PAM[6] Read Enable       0EC000h - 0EFFFFh
  138. [5F:1]=PAM[6] Write Enable      0E8000h - 0EBFFFh
  139. [5F:0]=PAM[6] Read Enable       0E8000h - 0EBFFFh
  140.  
  141. [60]=DRAM Row Boundary Addr 0
  142. [61]=DRAM Row Boundary Addr 1
  143. [62]=DRAM Row Boundary Addr 2
  144. [63]=DRAM Row Boundary Addr 3
  145. [64]=DRAM Row Boundary Addr 4
  146. [65]=DRAM Row Boundary Addr 5
  147. [66]=DRAM Row Boundary Addr 6
  148. [67]=DRAM Row Boundary Addr 7
  149. [68:7]=Fixed DRAM Hole Cntl[1:0]01=512-640KB, 10=15-16MB
  150. [68:6]=(Same as top)
  151.  
  152. [69:7]=DQMB1/CASB1# strength    [1:0] 00=1x 10=2x 11=3x
  153. [69:6]=(Same as top)
  154. [69:5]=DQMA[7:6,4:2,0] strength [1:0] 00=1x 10=2x 11=3x
  155. [69:4]=(Same as bit5)
  156. [69:3]=CKE1/GCKE strength[1:0]  00=1x 10=2x 11=3x
  157. [69:2]=(Same as bit3)
  158. [69:1]=CKE0/FENA strength[1:0]  00=1x 10=2x 11=3x
  159. [69:0]=(Same as bit1)
  160.  
  161. [6A:7]=CSA1#/RASA1# etc strength0=1x 1=2x
  162. [6A:6]=CSA0#/RASA0# etc strength0=1x 1=2x
  163. [6A:5]=DQMA5/CASA5# strength    [1:0] 00=1x 10=2x 11=3x
  164. [6A:4]=(Same as bit5)
  165. [6A:3]=DQMA1/CASA1# strength    [1:0] 00=1x 10=2x 11=3x
  166. [6A:2]=(Same as bit3)
  167. [6A:1]=DQMA5/CASA5# strength    [1:0] 00=1x 10=2x 11=3x
  168. [6A:0]=(Same as bit1)
  169.  
  170. [6B:7]=CSB6#/CKE4 strength[1:0] 00=1x 10=2x 11=3x
  171. [6B:6]=(Same as top)
  172. [6B:5]=CSA6#/CKE2 strength[1:0] 00=1x 10=2x 11=3x
  173. [6B:4]=(Same as bit5)
  174. [6B:3]=CSA5#/RASA5# etc strength0=1x 1=2x
  175. [6B:2]=CSA4#/RASA4# etc strength0=1x 1=2x
  176. [6B:1]=CSA3#/RASA3# etc strength0=1x 1=2x
  177. [6B:0]=CSA2#/RASA2# etc strength0=1x 1=2x
  178.  
  179. [6C:7]=MECC [7:0] strength 2    [1:0] 00=1x 10=2x 11=3x
  180. [6C:6]=(Same as top)
  181. [6C:5]=MECC [7:0] strength 1    [1:0] 00=1x 10=2x 11=3x
  182. [6C:4]=(Same as bit5)
  183. [6C:3]=CSB7#/CKE5 strength[1:0] 00=1x 10=2x 11=3x
  184. [6C:2]=(Same as bit3)
  185. [6C:1]=CSA7#/CKE3 strength[1:0] 00=1x 10=2x 11=3x
  186. [6C:0]=(Same as bit1)
  187.  
  188. [6D:7]=MAA[13:0] etc strength   [1:0] 00=1x 10=2x 11=3x
  189. [6D:6]=(Same as top)
  190. [6D:5]=MAB[12:11, 9:0]# strength[1:0] 00=1x 10=2x 11=3x
  191. [6D:4]=(Same as bit5)
  192. [6D:3]=MD [63:0] strength 2[1:0]00=1x 10=2x 11=3x
  193. [6D:2]=(Same as bit3)
  194. [6D:1]=MD [63:0] strength 1[1:0]00=1x 10=2x 11=3x
  195. [6D:0]=(Same as bit1)
  196.  
  197. (71:7)=(Reserved)               default=1Fh
  198. [72:6]=SMM Space Open
  199. [72:5]=SMM Space Closed
  200. [72:4]=SMM Space Locked
  201. [72:3]=Global SMRAM Enable
  202. (72:2)=Compatible SMM Space Base[2] 010=A0000h - BFFFFh
  203. (72:1)=(Same as bit2)
  204. (72:0)=(Same as bit2)
  205.  
  206. [73:7]=H_SMRAM_EN (H_SMRAME)
  207. [73:6]=E_SMRAM_ERR (E_SMERR)
  208. [73:5]=SMRAM_Cache (SM_CACHE)   forced to 1
  209. [73:4]=SMRAM_L1_EN (SM_L1)      forced to 1
  210. [73:3]=SMRAM_L2_EN (SM_L2)      forced to 1
  211. [73:2]=TSEG_SZ[1:0] (T_SZ)[1:0] 0=128,1=256,10=512,11=1M
  212. [73:1]=(Same as bit2)
  213. [73:0]=TSEG_EN (T_EN)           1=enable SMRAM 0=disable
  214.  
  215. [74:1]=SDRAM Row Page Size[1:0] (DRB0)00=2K,01=4K,10=8K
  216. [74:0]=(Same as bit1)
  217. [74:3]=SDRAM Row Page Size[1:0] (DRB1)00=2K,01=4K,10=8K
  218. [74:2]=(Same as bit3)
  219. [74:5]=SDRAM Row Page Size[1:0] (DRB2)00=2K,01=4K,10=8K
  220. [74:4]=(Same as bit5)
  221. [74:7]=SDRAM Row Page Size[1:0] (DRB3)00=2K,01=4K,10=8K
  222. [74:6]=(Same as top)
  223. [75:1]=SDRAM Row Page Size[1:0] (DRB4)00=2K,01=4K,10=8K
  224. [75:0]=(Same as bit1)
  225. [75:3]=SDRAM Row Page Size[1:0] (DRB5)00=2K,01=4K,10=8K
  226. [75:2]=(Same as bit3)
  227. [75:5]=SDRAM Row Page Size[1:0] (DRB6)00=2K,01=4K,10=8K
  228. [75:4]=(Same as bit5)
  229. [75:7]=SDRAM Row Page Size[1:0] (DRB7)00=2K,01=4K,10=8K
  230. [75:6]=(Same as top)
  231.  
  232. [76:7]=SDRAM Mode Select[2:0]   000=Normal SDRAM Op.
  233. [76:6]=(Same as top)            11x=(Reserved)
  234. [76:5]=(Same as top)            else see manual
  235. [76:4]=SDRAMPWR                 0=3DIMM 1=4DIMM
  236. [76:3]=Leadoff Command Timing   0=4 CS# 1=3 CS#
  237. [76:2]=CAS# Latency             0=3 DCLK 1=2 DCLK
  238. [76:1]=SDRAM RAS# to CAS# Delay 0=3 DCLK 1=2 DCLK
  239. [76:0]=SDRAM RAS# Precharge     0=3 DCLK 1=2 DCLK
  240. [77:1]=DRAM Leadoff Timing[1:0] 01=Add clock delay
  241. [77:0]=(Same as bit1)
  242.  
  243. [78:3]=DRAM Idle Timer[3:0]     0000=0, 0001=2, 0010=4,
  244. [78:2]=(Same as bit3)           0011=8, 0100=16,
  245. [78:1]=(Same as bit3)           0101=32,0110=64,
  246. [78:0]=(Same as bit3)           0111=128 clks, 1xxx=Inf.
  247.  
  248. [79:7]=Banks per Row (DRB7)     0=2 Banks 1=4 Banks
  249. [79:6]=Banks per Row (DRB6)     0=2 Banks 1=4 Banks
  250. [79:5]=Banks per Row (DRB5)     0=2 Banks 1=4 Banks
  251. [79:4]=Banks per Row (DRB4)     0=2 Banks 1=4 Banks
  252. [79:3]=Banks per Row (DRB3)     0=2 Banks 1=4 Banks
  253. [79:2]=Banks per Row (DRB2)     0=2 Banks 1=4 Banks
  254. [79:1]=Banks per Row (DRB1)     0=2 Banks 1=4 Banks
  255. [79:0]=Banks per Row (DRB0)     0=2 Banks 1=4 Banks
  256.  
  257. [7A:7]=Power Down SDRAM Enable  1=enable 0=disable
  258. [7A:6]=ACPI Control Register    1=enable 0=disable
  259. [7A:5]=Suspend Refresh Type     1=Self 0=CBR (Refresh)
  260. [7A:4]=Normal Refresh Enable    1=enable 0=disable
  261. (7A:3)=Quick Start Mode         1=enable 0=disable
  262. [7A:2]=Gated Clock Enable       1=enable 0=disable
  263. [7A:1]=AGP Disable (AGP_DIS)    1=AGP disable 0=enable
  264. [7A:0]=CPU reset without PCIRST 1=enable 0=disable
  265.  
  266. [7B]=Suspend CBR Refresh Rate [7:0]
  267. [7C:4]=Suspend CBR Refresh Rate Auto Adjust 1=enable
  268. [7C:3]=Suspend CBR Refresh Rate [11:8]
  269. [7C:2]=(Same as bit3)
  270. [7C:1]=(Same as bit3)
  271. [7C:0]=(Same as bit3)
  272.  
  273. [80:1]=Multiple Bit Error (MBE) 1=multi-bit ECC error
  274. [80:0]=Single Bit Error (SBE)   1=single-bit ECC error
  275. [81:7]=Error Address Pointer    [15:12]
  276. [81:6]=(Same as top)
  277. [81:5]=(Same as top)
  278. [81:4]=(Same as top)
  279. [82]=Error Address Pointer    [23:16]
  280. [83]=Error Address Pointer    [31:24]
  281.  
  282. [90:7]=SERR# on AGP NonSnoopableAccess Outside ofAperture
  283. [90:6]=SERR# on Invalid AGP DRAMAccess
  284. [90:5]=SERR# on AIGATT
  285. [90:4]=SERR# on Receiving TargetAbort
  286. [90:3]=SERR# on Detected ThermalThrottling Condition
  287. [90:2]=SERR# Assertion Mode
  288. [90:1]=SERR# on Receiving Multi-ple-Bit ECC/Parity Error
  289. [90:0]=SERR# on Receiving       Single-bit ECC Error
  290.  
  291. (91:7)=Multi-bit 1st Error[2:0] (MBFRE) indicates row
  292. (91:6)=(Same as top)
  293. (91:5)=(Same as top)
  294. [91:4]=Multiple-bit ECC Error   Flag (MEF)
  295. (91:3)=Single-bit 1st Row Error [2:0] (SBFRE)
  296. (91:2)=(Same as bit3)
  297. (91:1)=(Same as bit3)
  298. [91:0]=Single-bit (correctable) ECC Error Flag (SEF)
  299.  
  300. [92:4]=Read thermal Throttling  Condition
  301. [92:3]=Write Thermal Throttling Condition
  302. [92:2]=AGP non-snoopable access outside of Aperture
  303. [92:1]=Invalid AGP non-snoopableDRAM read access
  304. [92:0]=Access to Invalid GraphicApertureTranslation Table
  305.  
  306. (94:7)=(Reserved)               default=04h
  307. (95:7)=(Reserved)               default=61h
  308. (99:7)=(Reserved)               default=05h
  309.  
  310. (A0)=AGP Capability ID
  311. (A1)=Next Capability Pointer
  312. (A2:3)=Minor AGP Revision Number[3:0]
  313. (A2:2)=(Same as bit3)
  314. (A2:1)=(Same as bit3)
  315. (A2:0)=(Same as bit3)
  316. (A2:7)=Major AGP Revision Number[3:0]
  317. (A2:6)=(Same as top)
  318. (A2:5)=(Same as top)
  319. (A2:4)=(Same as top)
  320.  
  321. [A4:1]=AGP Data Transfer Type[1]01=1x 10=2x 11=default
  322. [A4:0]=AGP Data Transfer Type[0]
  323. [A5:1]=AGP Side Band Addressing Supported, hardwired to 1
  324. [A7]=AGP Maximum Request QueueDepth
  325.  
  326. [A8:1]=AGP Data Transfer Rate[1]00=default 01=1x 10=2x
  327. [A8:0]=AGP Data Transfer Rate[0]
  328. [A9:1]=AGP Side Band Enable     1=enable 0=disable
  329. [A9:0]=AGP Enable               1=enable 0=disable
  330.  
  331. [B0:7]=GTLB Enable (and GTLB    Flush Control)
  332. [B1:7]=Snoopable Writes In OrderWith AGP Reads Disable
  333. [B1:5]=Graphics Aperture Write- AGP Read Sync. Enable
  334.  
  335. [B4:5]=Graphics Aperture Size   (APSIZE) 000000=256MB
  336. [B4:4]=Graphics Aperture Size   100000=128MB
  337. [B4:3]=Graphics Aperture Size   110000=64MB
  338. [B4:2]=Graphics Aperture Size   111000=32MB
  339. [B4:1]=Graphics Aperture Size   111100=16MB
  340. [B4:0]=Graphics Aperture Size   111110=8MB 111111=4MB
  341.  
  342. [B9:7]=Aperture Translation     Table Base [15:12]
  343. [B9:6]=(Same as top)
  344. [B9:5]=(Same as top)
  345. [B9:4]=(Same as top)
  346. [BA]=Aperture Translation     Table Base [23:16]
  347. [BB]=Aperture Translation     Table Base [31:24]
  348.  
  349. (C8:7)=(Reserved)               default=18h
  350. (C9:7)=(Reserved)               default=0Ch
  351.  
  352. [CA:7]=CSA0#/RASA0# CSB0#/RASB0#0=66MHz 1=100MHz
  353. [CA:6]=DQMA5/CASA5# Bus Freq    0=66MHz 1=100MHz
  354. [CA:5]=DQMA1/CASA1# Bus Freq    0=66MHz 1=100MHz
  355. [CA:4]=DQMB5/CASB5# Bus Freq    0=66MHz 1=100MHz
  356. [CA:3]=DQMB1/CASB1# Bus Freq    0=66MHz 1=100MHz
  357. [CA:2]=DQMA[7:6,4:2,0]/         CASA[7:6,4:2,0]#
  358. [CA:1]=CKE1/GCKE Bus Freq       0=66MHz 1=100MHz
  359. [CA:0]=CKE0/FENA Bus Freq       0=66MHz 1=100MHz
  360.  
  361. [CB:7]=CSA7#/CKE3 Bus Freq      0=66MHz 1=100MHz
  362. [CB:6]=CSB6#/CKE4 Bus Freq      0=66MHz 1=100MHz
  363. [CB:5]=CSA6#/CKE2 Bus Freq      0=66MHz 1=100MHz
  364. [CB:4]=CSA5#/RASA5#,CSB5#/RASB5#0=66MHz 1=100MHz
  365. [CB:3]=CSA4#/RASA4#,CSB4#/RASB4#0=66MHz 1=100MHz
  366. [CB:2]=CSA3#/RASA3#,CSB3#/RASB3#0=66MHz 1=100MHz
  367. [CB:1]=CSA2#/RASA2#,CSB2#/RASB2#0=66MHz 1=100MHz
  368. [CB:0]=CSA1#/RASA1#,CSB1#/RASB1#0=66MHz 1=100MHz
  369.  
  370. [CC:6]=MAA[13:0] etc Bus Freq   0=66MHz 1=100MHz
  371. [CC:5]=MAB[12:11, 9:0]# Bus Freq0=66MHz 1=100MHz
  372. [CC:4]=MD [63:0] Bus Freq Ctrl2 0=66MHz 1=100MHz
  373. [CC:3]=MD [63:0] Bus Freq Ctrl1 0=66MHz 1=100MHz
  374. [CC:2]=MECC [7:0] Bus Freq Ctrl20=66MHz 1=100MHz
  375. [CC:1]=MECC [7:0] Bus Freq Ctrl10=66MHz 1=100MHz
  376. [CC:0]=CSB7#/CKE5 Bus Freq      0=66MHz 1=100MHz
  377.  
  378. [D0]=BIOS Scratch Pad (BSPAD) [7:0]
  379. [D1]=BIOS Scratch Pad (BSPAD) [15:8]
  380. [D2]=BIOS Scratch Pad (BSPAD) [23:16]
  381. [D3]=BIOS Scratch Pad (BSPAD) [31:24]
  382.  
  383. [E0:7..3]=Throttle QWord Maximum   (TQM) [4:0]
  384. [E0:6]=(Same as top)
  385. [E0:5]=(Same as top)
  386. [E0:4]=(Same as top)
  387. [E0:3]=(Same as top)
  388. [E0:2]=DRAM Write Throttle Mode [2:0]
  389. [E0:1]=(Same as bit2)           100=Normal Operations
  390. [E0:0]=(Same as bit2)           else=(Reserved)
  391. [E1:7]=Throttle Monitoring      Window (TMW) [2:0]
  392. [E1:6]=(Same as top)
  393. [E1:5]=(Same as top)
  394. [E1:4]=Throttle QWord Maximum   (TQM) [9:5]
  395. [E1:3]=(Same as bit4)
  396. [E1:2]=(Same as bit4)
  397. [E1:1]=(Same as bit4)
  398. [E1:0]=(Same as bit4)
  399. [E2:7]=Throttle Time (TT) [3:0]
  400. [E2:6]=(Same as top)
  401. [E2:5]=(Same as top)
  402. [E2:4]=(Same as top)
  403. [E2:3]=Throttle Monitoring      Window (TMW) [6:3]
  404. [E2:2]=(Same as bit3)
  405. [E2:1]=(Same as bit3)
  406. [E2:0]=(Same as bit3)
  407. [E3:7]=Global QWord Threshold   (GQT) [5:0]
  408. [E3:6]=(Same as top)
  409. [E3:5]=(Same as top)
  410. [E3:4]=(Same as top)
  411. [E3:3]=(Same as top)
  412. [E3:2]=(Same as top)
  413. [E3:1]=Throttle Time (TT) [5:4]
  414. [E3:0]=(Same as bit1)
  415. [E4:7]=Global DRAM Write        Sampling Window [1:0]
  416. [E4:6]=(Same as top)
  417. [E4:5]=Global QWord Threshold   (GQT) [11:6]
  418. [E4:4]=(Same as bit5)
  419. [E4:3]=(Same as bit5)
  420. [E4:2]=(Same as bit5)
  421. [E4:1]=(Same as bit5)
  422. [E4:0]=(Same as bit5)
  423. [E5:5]=Global DRAM Write        Sampling Window [7:2]
  424. [E5:4]=(Same as bit5)
  425. [E5:3]=(Same as bit5)
  426. [E5:2]=(Same as bit5)
  427. [E5:1]=(Same as bit5)
  428. [E5:0]=(Same as bit5)
  429. [E7:7]=Throttle Lock (TLOCK)    1=E0h - EFh is Read Only
  430.  
  431. [E8:7]=Read Throttle QWord Max  (RTQM) [4:0]
  432. [E8:6]=(Same as top)
  433. [E8:5]=(Same as top)
  434. [E8:4]=(Same as top)
  435. [E8:3]=(Same as top)
  436. [E8:2]=DRAM Read Throttle Mode  [2:0]
  437. [E8:1]=(Same as bit2)           100=Normal Operations
  438. [E8:0]=(Same as bit2)           else=(Reserved)
  439. [E9:7]=Read Throttle Monitoring Window (RTMW) [2:0]
  440. [E9:6]=(Same as top)
  441. [E9:5]=(Same as top)
  442. [E9:4]=Read Throttle QWord Max  (RTQM) [9:5]
  443. [E9:3]=(Same as bit4)
  444. [E9:2]=(Same as bit4)
  445. [E9:1]=(Same as bit4)
  446. [E9:0]=(Same as bit4)
  447. [EA:7]=Read Throttle Time (RTT) [3:0]
  448. [EA:6]=(Same as top)
  449. [EA:5]=(Same as top)
  450. [EA:4]=(Same as top)
  451. [EA:3]=Read Throttle Monitoring Window (RTMW) [6:3]
  452. [EA:2]=(Same as bit3)
  453. [EA:1]=(Same as bit3)
  454. [EA:0]=(Same as bit3)
  455. [EB:7]=Global Read QWord        Threshold [5:0]
  456. [EB:6]=(Same as top)
  457. [EB:5]=(Same as top)
  458. [EB:4]=(Same as top)
  459. [EB:3]=(Same as top)
  460. [EB:2]=(Same as top)
  461. [EB:1]=Read Throttle Time (RTT) [5:4]
  462. [EB:0]=(Same as bit1)
  463. [EC:7]=Global DRAM Read SamplingWindow (GDRSW) [1:0]
  464. [EC:6]=(Same as top)
  465. [EC:5]=Global Read QWord        Threshold [11:6]
  466. [EC:4]=(Same as bit5)
  467. [EC:3]=(Same as bit5)
  468. [EC:2]=(Same as bit5)
  469. [EC:1]=(Same as bit5)
  470. [EC:0]=(Same as bit5)
  471. [ED:5]=Global DRAM Read SamplingWindow (GDRSW) [7:2]
  472. [ED:4]=(Same as bit5)
  473. [ED:3]=(Same as bit5)
  474. [ED:2]=(Same as bit5)
  475. [ED:1]=(Same as bit5)
  476. [ED:0]=(Same as bit5)
  477.  
  478. [F0:7]=AGP Jam Latch Strength   1=Enable strong pull-down
  479. [F0:6]=AGP Jam Latch Strength   1=Enable weak pull-down
  480. [F1:1]=AGP Jam Latch Strength   1=Enable strong pull-up
  481. [F1:0]=AGP Jam Latch Strength   1=Enable weak pull-up
  482.  
  483. (F5:7)=(Reserved)               default=F8h
  484. (F8:7)=(Reserved)               default=20h
  485. (F9:7)=(Reserved)               default=0Fh
  486.