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Text File  |  1999-07-25  |  3KB  |  87 lines
  1. PCR(PCI Configration Registers) Editor / WPCREDIT for WIN32
  2. Copyright (c) 1998  H.Oda!
  3.  
  4. [COMMENT]=Author H.Oda! & MARURAN
  5. [MODEL]=430TX PCIset
  6. [VID]=8086:Intel
  7. [DID]=7100:Host to PCI Bridge
  8.  
  9. (00)=Vendor Identification
  10. (01)=Vendor Identification
  11. (02)=Device Identification
  12. (03)=Device Identification
  13. [04:7]=Address/Data Stepping    (Not implemented)
  14. [04:6]=Parity Error Enable      (Not implemented)
  15. [04:4]=Memory Write/Invalidate  (Not implemented)
  16. [04:3]=Special Cycle Enable     (Not implemented)
  17. [04:2]=Bus Master Enable        (Not implemented)
  18. [04:1]=Memory Access Enable     (Not implemented)
  19. [04:0]=I/O Access Enable        (Not implemented)
  20. [05:1]=Fast Back-to-Back        (Not implemented)
  21. [05:0]=SERR# Enable             (Not implemented)
  22. [06:7]=Fast Back-to-Back        0=hardwired to 0
  23. [06:6]=User Defined Format      0=hardwired to 0
  24. [06:5]=66MHz PCI Capable        0=hardwired to 0
  25. [07:7]=Detected Parity Error    0=hardwired to 0
  26. [07:6]=Signaled System Error    0=hardwired to 0
  27. [07:5]=Received Master Abort    1=abort happened
  28. [07:4]=Received Target Abort    1=abort happened
  29. [07:3}=Signaled Target Abort    0=hardwired to 0
  30. [07:1..2]=DEVSEL# Timing[1:0]      01=Medium (hardwired)
  31. [07:0]=Data Parity Detected     0=hardwired to 0
  32. (08)=Revision Identification
  33. (09)=Proglaming Interface
  34. (0A)=Sub-Class Code
  35. (0B)=Base Class Code
  36. [0D:3..7]=Master Latency Timer
  37. (0E)=Header Type
  38. (0F:7)=BIST Supported
  39.  
  40. [4F:7]=XPLDE
  41.  
  42. [50:3]=PCI Councurrency
  43. [52:6..7]=L2 Size                  00=NC 01=256KB 10=512KB
  44. [52:4..5]=L2 SRAM Type             00=PBSRAM 11=2banksPB
  45. [52:3]=NA Disable               1=Diaable 0=Enable
  46. [52:1]=L2 Force M or I          1=Disable 0=Enable
  47. [52:0]=L1 Cache Enable          1=Enable 0=Disable
  48. (53:5)=DRAM Cache L2 Present
  49. [53:0..4]=DRAM Cache L2 RT
  50. [54:6..7]=Special SDRAM Select     00=Default
  51. [54:5]=RAS to CAS Override      1=3T 0=2T
  52. [54:4]=CAS Latency              1=3T 0=2T
  53. [54:3]=RAS Timing               1=3-4-7 0=3-5-8
  54. [54:1]=64Mbit Technology        1=Enable 0=Disable
  55. [55:8]=CBR Cycle Enable         1=Enable 0=Disable
  56. [56:6]=Refresh RAS Assersion    1=5clk 0=4clk
  57. [56:5]=Fast EDO Lead Off        1=Enable 0=Dsiable
  58. [56:4]=Speculative Lead Off     1=Enable 0=Disable
  59. [56:1..2]=Adress Drive Strength
  60. [57:6..7]=Memory Hole Enable       00=None
  61. [57:4]=Enhanced Pageing Disable 1=Enable 0=Disable
  62. [57:3]=EDO Detect Mode Enable   1=Enable 0=Disable
  63. [57:0..2]=DRAM Refresh Rate        000=Disable 001=15.6us
  64. [58:5..6]=DRAM ReadBurstTiming     10=x222 01=x333 00=x444
  65. [58:3..4]=DRAM WriteBurstTiming    10=x222 01=x333 00=x444
  66. [58:0..1]=DRAM Leadoff Timing      10=7-4-4 01=6-3-3
  67.  
  68. [67:7]=Host Frequancy Detecton  1=66MHz 0=60MHz
  69. [67:2]=Memory Adress Select     1=Enable 0=Disable
  70.  
  71. [71:7]=High SMRAM Enable        1=Enable 0=Disable
  72. [71:6]=Extended SMRAM Error
  73. [71:5]=SMRAM Cache Strategy
  74. [71:4]=SMRAM L1 EN
  75. [71:3]=SMRAM L2 EN
  76. [71:1..2]=TSTG_SZ
  77. [71:0]=TSEG_EN
  78. [72:6]=SMM Space Open
  79. [72:5]=SMM Space Closed
  80. [72:4]=SMM Space Locked
  81. [72:3]=Global SMRAM Enable
  82. [72:0..2]=Compatible SMM Space BaseSeg  010=hardwired to 010
  83. [79:6]=ACPI Control
  84. [79:5]=Suspend Refresh Type     0=EDO/FPM 1=SDRAM
  85. [79:4]=Normal Refresh Type
  86. [79:2]=IntClk Control Disable   1=Disable 0=Enable
  87.