home *** CD-ROM | disk | FTP | other *** search
/ Liren Large Software Subsidy 13 / 13.iso / p / p078 / 8.img / MLIB.PLB / AMD.DEF < prev    next >
Encoding:
Text File  |  1990-12-10  |  163.1 KB  |  4,757 lines
  1. (***************************************************************************)
  2. (*                                                                         *)
  3. (*                         Copyright (C) 1987-1990                         *)
  4. (*                      by Gogesch Micro Systems, INC.                     *)
  5. (*                                                                         *)
  6. (*                           All rights reserved.                          *)
  7. (*                                                                         *)
  8. (***************************************************************************)
  9.  
  10.  
  11. ;DELAYS FOR THE FOLLOWING WERE TAKEN FROM THE 1988 AMD PAL DEVICE DATA BOOK.
  12.  
  13. %StartModel
  14. %Manufacturer:AMD
  15. %Type:10H8
  16. %PartNumber:PAL10H8
  17. %LastNode ? ?
  18. %NumPins:20
  19. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P4 ~P4 P5 ~P5 P6 ~P6 P7 ~P7 P8 ~P8 P9 ~P9
  20.      P11 ~P11 *
  21.  
  22. OR(%FF00, %FF20; P19; 25,25,35,35);
  23. OR(%FF40, %FF60; P18; 25,25,35,35);
  24. OR(%FF80, %FF100; P17; 25,25,35,35);
  25. OR(%FF120, %FF140; P16; 25,25,35,35);
  26. OR(%FF160, %FF180; P15; 25,25,35,35);
  27. OR(%FF200, %FF220; P14; 25,25,35,35);
  28. OR(%FF240, %FF260; P13; 25,25,35,35);
  29. OR(%FF280, %FF300; P12; 25,25,35,35);
  30. %EndModel
  31.  
  32. %StartModel
  33. %Manufacturer:AMD
  34. %Type:10L8
  35. %PartNumber:PAL10L8
  36. %LastNode ? ?
  37. %NumPins:20
  38. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P4 ~P4 P5 ~P5 P6 ~P6 P7 ~P7 P8 ~P8 P9 ~P9
  39.      P11 ~P11 *
  40.  
  41. NOR(%FF00, %FF20; P19; 25,25,35,35);
  42. NOR(%FF40, %FF60; P18; 25,25,35,35);
  43. NOR(%FF80, %FF100; P17; 25,25,35,35);
  44. NOR(%FF120, %FF140; P16; 25,25,35,35);
  45. NOR(%FF160, %FF180; P15; 25,25,35,35);
  46. NOR(%FF200, %FF220; P14; 25,25,35,35);
  47. NOR(%FF240, %FF260; P13; 25,25,35,35);
  48. NOR(%FF280, %FF300; P12; 25,25,35,35);
  49. %EndModel
  50.  
  51. %StartModel
  52. %Manufacturer:AMD
  53. %Type:12H6
  54. %PartNumber:PAL12H6
  55. %LastNode ? ?
  56. %NumPins:20
  57. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P19 ~P19 P4 ~P4 P5 ~P5 P6 ~P6 P7 ~P7
  58.      P8 ~P8 P12 ~P12 P9 ~P9 P11 ~P11 *
  59.  
  60. OR(%FF00, %FF24, %FF48, %FF72; P18; 25,25,35,35);
  61. OR(%FF96, %FF120; P17; 25,25,35,35);
  62. OR(%FF144, %FF168; P16; 25,25,35,35);
  63. OR(%FF192, %FF216; P15; 25,25,35,35);
  64. OR(%FF240, %FF264; P14; 25,25,35,35);
  65. OR(%FF288, %FF312, %FF336, %FF360; P13; 25,25,35,35);
  66. %EndModel
  67.  
  68. %StartModel
  69. %Manufacturer:AMD
  70. %Type:12L10
  71. %PartNumber:PAL12L10
  72. %LastNode ? ?
  73. %NumPins:24
  74. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P4 ~P4 P5 ~P5 P6 ~P6 P7 ~P7 P8 ~P8 P9 ~P9
  75.      P10 ~P10 P11 ~P11 P13 ~P13 *
  76.  
  77. NOR(%FF00, %FF24; P23; 25,25,40,40);
  78. NOR(%FF48, %FF72; P22; 25,25,40,40);
  79. NOR(%FF96, %FF120; P21; 25,25,40,40);
  80. NOR(%FF144, %FF168; P20; 25,25,40,40);
  81. NOR(%FF192, %FF216; P19; 25,25,40,40);
  82. NOR(%FF240, %FF264; P18; 25,25,40,40);
  83. NOR(%FF288, %FF312; P17; 25,25,40,40);
  84. NOR(%FF336, %FF360; P16; 25,25,40,40);
  85. NOR(%FF384, %FF408; P15; 25,25,40,40);
  86. NOR(%FF432, %FF456; P14; 25,25,40,40);
  87. %EndModel
  88.  
  89. %StartModel
  90. %Manufacturer:AMD
  91. %Type:12L6
  92. %PartNumber:PAL12L6
  93. %LastNode ? ?
  94. %NumPins:20
  95. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P19 ~P19 P4 ~P4 P5 ~P5 P6 ~P6 P7 ~P7
  96.      P8 ~P8 P12 ~P12 P9 ~P9 P11 ~P11 *
  97.  
  98. NOR(%FF00, %FF24, %FF48, %FF72; P18; 25,25,35,35);
  99. NOR(%FF96, %FF120; P17; 25,25,35,35);
  100. NOR(%FF144, %FF168; P16; 25,25,35,35);
  101. NOR(%FF192, %FF216; P15; 25,25,35,35);
  102. NOR(%FF240, %FF264; P14; 25,25,35,35);
  103. NOR(%FF288, %FF312, %FF336, %FF360; P13; 25,25,35,35);
  104. %EndModel
  105.  
  106. %StartModel
  107. %Manufacturer:AMD
  108. %Type:14H4
  109. %PartNumber:PAL14H4
  110. %LastNode ? ?
  111. %NumPins:20
  112. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P19 ~P19 P4 ~P4 P18 ~P18 P5 ~P5 P6 ~P6
  113.      P7 ~P7 P13 ~P13 P8 ~P8 P12 ~P12 P9 ~P9 P11 ~P11 *
  114.  
  115. OR(%FF00, %FF28, %FF56, %FF84; P17; 25,25,35,35);
  116. OR(%FF112, %FF140, %FF168, %FF196; P16; 25,25,35,35);
  117. OR(%FF224, %FF252, %FF280, %FF308; P15; 25,25,35,35);
  118. OR(%FF336, %FF364, %FF392, %FF420; P14; 25,25,35,35);
  119. %EndModel
  120.  
  121. %StartModel
  122. %Manufacturer:AMD
  123. %Type:14L4
  124. %PartNumber:PAL14L4
  125. %LastNode ? ?
  126. %NumPins:20
  127. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P19 ~P19 P4 ~P4 P18 ~P18 P5 ~P5 P6 ~P6
  128.      P7 ~P7 P13 ~P13 P8 ~P8 P12 ~P12 P9 ~P9 P11 ~P11 *
  129.  
  130. NOR(%FF00, %FF28, %FF56, %FF84; P17; 25,25,35,35);
  131. NOR(%FF112, %FF140, %FF168, %FF196; P16; 25,25,35,35);
  132. NOR(%FF224, %FF252, %FF280, %FF308; P15; 25,25,35,35);
  133. NOR(%FF336, %FF364, %FF392, %FF420; P14; 25,25,35,35);
  134. %EndModel
  135.  
  136. %StartModel
  137. %Manufacturer:AMD
  138. %Type:14L8
  139. %PartNumber:PAL14L8
  140. %LastNode ? ?
  141. %NumPins:24
  142. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P5 ~P5 P6 ~P6 P7 ~P7
  143.      P8 ~P8 P9 ~P9 P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  144.  
  145. NOR(%FF00, %FF28, %FF56, %FF84; P22; 25,25,40,40);
  146. NOR(%FF112, %FF140; P21; 25,25,40,40);
  147. NOR(%FF168, %FF196; P20; 25,25,40,40);
  148. NOR(%FF224, %FF252; P19; 25,25,40,40);
  149. NOR(%FF280, %FF308; P18; 25,25,40,40);
  150. NOR(%FF336, %FF364; P17; 25,25,40,40);
  151. NOR(%FF392, %FF420; P16; 25,25,40,40);
  152. NOR(%FF448, %FF476, %FF504, %FF532; P15; 25,25,40,40);
  153. %EndModel
  154.  
  155. %StartModel
  156. %Manufacturer:AMD
  157. %Type:16C1
  158. %PartNumber:PAL16C1
  159. %LastNode ? ?
  160. %NumPins:20
  161. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P19 ~P19 P4 ~P4 P18 ~P18 P5 ~P5 P17 ~P17
  162.      P6 ~P6 P14 ~P14 P7 ~P7 P13 ~P13 P8 ~P8 P12 ~P12 P9 ~P9 P11 ~P11 *
  163.  
  164. LOR(%FF00, %FF32, %FF64, %FF96, %FF128, %FF160, %FF192, %FF224, %FF256,
  165.    %FF288, %FF320, %FF352, %FF384, %FF416, %FF448, %FF480; L1);
  166. BUF(L1; P16; 25,25,40,40);
  167. INV(L1; P15; 25,25,40,40);
  168. %EndModel
  169.  
  170. %StartModel
  171. %Manufacturer:AMD
  172. %Type:16H2
  173. %PartNumber:PAL16H2
  174. %LastNode ? ?
  175. %NumPins:20
  176. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P19 ~P19 P4 ~P4 P18 ~P18 P5 ~P5 P17 ~P17
  177.      P6 ~P6 P14 ~P14 P7 ~P7 P13 ~P13 P8 ~P8 P12 ~P12 P9 ~P9 P11 ~P11 *
  178.  
  179. OR(%FF00, %FF32, %FF64, %FF96, %FF128, %FF160, %FF192, %FF224; P16; 25,25,35,35);
  180. OR(%FF256, %FF288, %FF320, %FF352, %FF384, %FF416, %FF448, %FF480; P15; 25,25,35,35);
  181. %EndModel
  182.  
  183. %StartModel
  184. %Manufacturer:AMD
  185. %Type:16L2
  186. %PartNumber:PAL16L2
  187. %LastNode ? ?
  188. %NumPins:20
  189. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P19 ~P19 P4 ~P4 P18 ~P18 P5 ~P5 P17 ~P17
  190.      P6 ~P6 P14 ~P14 P7 ~P7 P13 ~P13 P8 ~P8 P12 ~P12 P9 ~P9 P11 ~P11 *
  191.  
  192. NOR(%FF00, %FF32, %FF64, %FF96, %FF128, %FF160, %FF192, %FF224; P16; 25,25,35,35);
  193. NOR(%FF256, %FF288, %FF320, %FF352, %FF384, %FF416, %FF448, %FF480; P15; 25,25,35,35);
  194. %EndModel
  195.  
  196. %StartModel
  197. %Manufacturer:AMD
  198. %Type:16L6
  199. %PartNumber:PAL16L6
  200. %LastNode ? ?
  201. %NumPins:24
  202. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P22 ~P22 P5 ~P5 P6 ~P6
  203.      P7 ~P7 P8 ~P8 P9 ~P9 P15 ~P15 P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  204.  
  205. NOR(%FF00, %FF32, %FF64, %FF96; P21; 25,25,40,40);
  206. NOR(%FF128, %FF160, %FF192, %FF224; P20; 25,25,40,40);
  207. NOR(%FF256, %FF288; P19; 25,25,40,40);
  208. NOR(%FF320, %FF352; P18; 25,25,40,40);
  209. NOR(%FF384, %FF416, %FF448, %FF480; P17; 25,25,40,40);
  210. NOR(%FF512, %FF544, %FF576, %FF608; P16; 25,25,40,40);
  211. %EndModel
  212.  
  213. %StartModel
  214. %Manufacturer:AMD
  215. %Type:16L8
  216. %PartNumber:PAL16L8A
  217. %LastNode ? ?
  218. %NumPins:20
  219. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  220.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  221.  
  222. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  223.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  224.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  225.      %InFuse+192, %InFuse+224; OutPin; 15,15,25,25);
  226.  %ELSE
  227.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  228.      %InFuse+192, %InFuse+224; TNode; 15,15,25,25);
  229.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  230.  %END;
  231. %MACEND;
  232.  
  233. NOR7ENABLE(%SF00, %FF00, P19, N1);
  234. NOR7ENABLE(%SF256, %FF256, P18, N2);
  235. NOR7ENABLE(%SF512, %FF512, P17, N3);
  236. NOR7ENABLE(%SF768, %FF768, P16, N4);
  237. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  238. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  239. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  240. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  241. %EndModel
  242.  
  243. %StartModel
  244. %Manufacturer:AMD
  245. %Type:16L8
  246. %PartNumber:PAL16L8A-2
  247. %LastNode ? ?
  248. %NumPins:20
  249. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  250.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  251.  
  252. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  253.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  254.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  255.      %InFuse+192, %InFuse+224; OutPin; 25,25,35,35);
  256.  %ELSE
  257.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  258.      %InFuse+192, %InFuse+224; TNode; 25,25,35,35);
  259.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  260.  %END;
  261. %MACEND;
  262.  
  263. NOR7ENABLE(%SF00, %FF00, P19, N1);
  264. NOR7ENABLE(%SF256, %FF256, P18, N2);
  265. NOR7ENABLE(%SF512, %FF512, P17, N3);
  266. NOR7ENABLE(%SF768, %FF768, P16, N4);
  267. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  268. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  269. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  270. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  271. %EndModel
  272.  
  273. %StartModel
  274. %Manufacturer:AMD
  275. %Type:16L8
  276. %PartNumber:PAL16L8A-4
  277. %LastNode ? ?
  278. %NumPins:20
  279. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  280.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  281.  
  282. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  283.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  284.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  285.      %InFuse+192, %InFuse+224; OutPin; 35,35,55,55);
  286.  %ELSE
  287.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  288.      %InFuse+192, %InFuse+224; TNode; 35,35,55,55);
  289.   TSB(TNode, %InFuse; OutPin; 30,30,30,30,50,50,50,50);
  290.  %END;
  291. %MACEND;
  292.  
  293. NOR7ENABLE(%SF00, %FF00, P19, N1);
  294. NOR7ENABLE(%SF256, %FF256, P18, N2);
  295. NOR7ENABLE(%SF512, %FF512, P17, N3);
  296. NOR7ENABLE(%SF768, %FF768, P16, N4);
  297. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  298. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  299. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  300. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  301. %EndModel
  302.  
  303. %StartModel
  304. %Manufacturer:AMD
  305. %Type:16L8
  306. %PartNumber:PAL16L8B
  307. %LastNode ? ?
  308. %NumPins:20
  309. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  310.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  311.  
  312. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  313.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  314.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  315.      %InFuse+192, %InFuse+224; OutPin; 12,12,15,15);
  316.  %ELSE
  317.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  318.      %InFuse+192, %InFuse+224; TNode; 12,12,15,15);
  319.   TSB(TNode, %InFuse; OutPin; 12,12,12,12,22,22,15,15);
  320.  %END;
  321. %MACEND;
  322.  
  323. NOR7ENABLE(%SF00, %FF00, P19, N1);
  324. NOR7ENABLE(%SF256, %FF256, P18, N2);
  325. NOR7ENABLE(%SF512, %FF512, P17, N3);
  326. NOR7ENABLE(%SF768, %FF768, P16, N4);
  327. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  328. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  329. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  330. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  331. %EndModel
  332.  
  333. %StartModel
  334. %Manufacturer:AMD
  335. %Type:16L8
  336. %PartNumber:PAL16L8B-2
  337. %LastNode ? ?
  338. %NumPins:20
  339. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  340.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  341.  
  342. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  343.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  344.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  345.      %InFuse+192, %InFuse+224; OutPin; 17,17,25,25);
  346.  %ELSE
  347.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  348.      %InFuse+192, %InFuse+224; TNode; 17,17,25,25);
  349.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  350.  %END;
  351. %MACEND;
  352.  
  353. NOR7ENABLE(%SF00, %FF00, P19, N1);
  354. NOR7ENABLE(%SF256, %FF256, P18, N2);
  355. NOR7ENABLE(%SF512, %FF512, P17, N3);
  356. NOR7ENABLE(%SF768, %FF768, P16, N4);
  357. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  358. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  359. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  360. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  361. %EndModel
  362.  
  363. %StartModel
  364. %Manufacturer:AMD
  365. %Type:16L8
  366. %PartNumber:PAL16L8B-4
  367. %LastNode ? ?
  368. %NumPins:20
  369. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  370.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  371.  
  372. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  373.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  374.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  375.      %InFuse+192, %InFuse+224; OutPin; 25,25,35,35);
  376.  %ELSE
  377.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  378.      %InFuse+192, %InFuse+224; TNode; 25,25,35,35);
  379.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  380.  %END;
  381. %MACEND;
  382.  
  383. NOR7ENABLE(%SF00, %FF00, P19, N1);
  384. NOR7ENABLE(%SF256, %FF256, P18, N2);
  385. NOR7ENABLE(%SF512, %FF512, P17, N3);
  386. NOR7ENABLE(%SF768, %FF768, P16, N4);
  387. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  388. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  389. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  390. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  391. %EndModel
  392.  
  393. %StartModel
  394. %Manufacturer:AMD
  395. %Type:16L8
  396. %PartNumber:PAL16L8D
  397. %LastNode ? ?
  398. %NumPins:20
  399. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  400.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  401.  
  402. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  403.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  404.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  405.      %InFuse+192, %InFuse+224; OutPin; 8,8,10,10);
  406.  %ELSE
  407.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  408.      %InFuse+192, %InFuse+224; TNode; 8,8,10,10);
  409.   TSB(TNode, %InFuse; OutPin; 8,8,8,8,10,10,10,10);
  410.  %END;
  411. %MACEND;
  412.  
  413. NOR7ENABLE(%SF00, %FF00, P19, N1);
  414. NOR7ENABLE(%SF256, %FF256, P18, N2);
  415. NOR7ENABLE(%SF512, %FF512, P17, N3);
  416. NOR7ENABLE(%SF768, %FF768, P16, N4);
  417. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  418. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  419. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  420. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  421. %EndModel
  422.  
  423. %StartModel
  424. %Manufacturer:AMD
  425. %Type:16L8
  426. %PartNumber:PAL16L8Q-25
  427. %LastNode ? ?
  428. %NumPins:20
  429. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  430.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  431.  
  432. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  433.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  434.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  435.      %InFuse+192, %InFuse+224; OutPin; 20,20,25,25);
  436.  %ELSE
  437.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  438.      %InFuse+192, %InFuse+224; TNode; 20,20,25,25);
  439.   TSB(TNode, %InFuse; OutPin; 20,20,20,20,25,25,25,25);
  440.  %END;
  441. %MACEND;
  442.  
  443. NOR7ENABLE(%SF00, %FF00, P19, N1);
  444. NOR7ENABLE(%SF256, %FF256, P18, N2);
  445. NOR7ENABLE(%SF512, %FF512, P17, N3);
  446. NOR7ENABLE(%SF768, %FF768, P16, N4);
  447. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  448. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  449. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  450. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  451. %EndModel
  452.  
  453. ;Delays are given for device with polarity fuse programmed.
  454. %StartModel
  455. %Manufacturer:AMD
  456. %Type:16P8
  457. %PartNumber:PAL16P8A
  458. %LastNode ? ?
  459. %NumPins:20
  460. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  461.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  462.  
  463. %MACRO POR7ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT,
  464.                  TNode:%TEXT);
  465. %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  466.   %IF %XorFuse=0 %THEN
  467.    NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  468.       %InFuse+192, %InFuse+224; OutPin; 20,20,30,30);
  469.   %ELSE
  470.    OR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  471.       %InFuse+192, %InFuse+224; OutPin; 20,20,30,30);
  472.   %END;
  473. %ELSE
  474.   %IF %XorFuse=0 %THEN
  475.    NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  476.       %InFuse+192, %InFuse+224; TNode; 20,20,30,30);
  477.   %ELSE
  478.    OR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  479.       %InFuse+192, %InFuse+224; TNode; 20,20,30,30);
  480.   %END;
  481.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  482.  %END;
  483. %MACEND;
  484.  
  485. POR7ENABLE(%SF00, %FF00, %SF2048, P19, N1);
  486. POR7ENABLE(%SF256, %FF256, %SF2049, P18, N2);
  487. POR7ENABLE(%SF512, %FF512, %SF2050, P17, N3);
  488. POR7ENABLE(%SF768, %FF768, %SF2051, P16, N4);
  489. POR7ENABLE(%SF1024, %FF1024, %SF2052, P15, N5);
  490. POR7ENABLE(%SF1280, %FF1280, %SF2053, P14, N6);
  491. POR7ENABLE(%SF1536, %FF1536, %SF2054, P13, N7);
  492. POR7ENABLE(%SF1792, %FF1792, %SF2055, P12, N8);
  493. %EndModel
  494.  
  495. %StartModel
  496. %Manufacturer:AMD
  497. %Type:16R4
  498. %PartNumber:PAL16R4A
  499. %LastNode ? ?
  500. %NumPins:20
  501. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  502.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  503.  
  504. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  505.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  506.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  507.      %InFuse+192, %InFuse+224; OutPin; 15,15,25,25);
  508.  %ELSE
  509.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  510.      %InFuse+192, %InFuse+224; TNode; 15,15,25,25);
  511.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  512.  %END;
  513. %MACEND;
  514.  
  515. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  516.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  517.  DQFF(TLNode,P1;NodeInp;10,10,15,0,10,10,15,15,25,0,15,15);
  518.  TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  519. %MACEND;
  520.  
  521. LINV(P11;L1);
  522. NOR7ENABLE(%SF00, %FF00, P19, N1);
  523. NOR7ENABLE(%SF256, %FF256, P18, N2);
  524. NOR8DFF(%FF512, N3, L2, P17);
  525. NOR8DFF(%FF768, N4, L3, P16);
  526. NOR8DFF(%FF1024, N5, L4, P15);
  527. NOR8DFF(%FF1280, N6, L5, P14);
  528. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  529. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  530. %EndModel
  531.  
  532. %StartModel
  533. %Manufacturer:AMD
  534. %Type:16R4
  535. %PartNumber:PAL16R4A-2
  536. %LastNode ? ?
  537. %NumPins:20
  538. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  539.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  540.  
  541. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  542.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  543.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  544.      %InFuse+192, %InFuse+224; OutPin; 25,25,35,35);
  545.  %ELSE
  546.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  547.      %InFuse+192, %InFuse+224; TNode; 25,25,35,35);
  548.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  549.  %END;
  550. %MACEND;
  551.  
  552. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  553.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  554.  DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,25,25,35,0,25,25);
  555.  TSB(NodeInp,L1;OutPin;15,15,15,15,25,25,25,25);
  556. %MACEND;
  557.  
  558. LINV(P11;L1);
  559. NOR7ENABLE(%SF00, %FF00, P19, N1);
  560. NOR7ENABLE(%SF256, %FF256, P18, N2);
  561. NOR8DFF(%FF512, N3, L2, P17);
  562. NOR8DFF(%FF768, N4, L3, P16);
  563. NOR8DFF(%FF1024, N5, L4, P15);
  564. NOR8DFF(%FF1280, N6, L5, P14);
  565. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  566. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  567. %EndModel
  568.  
  569. %StartModel
  570. %Manufacturer:AMD
  571. %Type:16R4
  572. %PartNumber:PAL16R4A-4
  573. %LastNode ? ?
  574. %NumPins:20
  575. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  576.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  577.  
  578. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  579.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  580.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  581.      %InFuse+192, %InFuse+224; OutPin; 35,35,55,55);
  582.  %ELSE
  583.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  584.      %InFuse+192, %InFuse+224; TNode; 35,35,55,55);
  585.   TSB(TNode, %InFuse; OutPin; 30,30,30,30,50,50,50,50);
  586.  %END;
  587. %MACEND;
  588.  
  589. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  590.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  591.  DQFF(TLNode,P1;NodeInp;20,20,45,0,20,20,35,35,60,0,30,30);
  592.  TSB(NodeInp,L1;OutPin;15,15,15,15,30,30,30,30);
  593. %MACEND;
  594.  
  595. LINV(P11;L1);
  596. NOR7ENABLE(%SF00, %FF00, P19, N1);
  597. NOR7ENABLE(%SF256, %FF256, P18, N2);
  598. NOR8DFF(%FF512, N3, L2, P17);
  599. NOR8DFF(%FF768, N4, L3, P16);
  600. NOR8DFF(%FF1024, N5, L4, P15);
  601. NOR8DFF(%FF1280, N6, L5, P14);
  602. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  603. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  604. %EndModel
  605.  
  606. %StartModel
  607. %Manufacturer:AMD
  608. %Type:16R4
  609. %PartNumber:PAL16R4B
  610. %LastNode ? ?
  611. %NumPins:20
  612. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  613.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  614.  
  615. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  616.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  617.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  618.      %InFuse+192, %InFuse+224; OutPin; 12,12,15,15);
  619.  %ELSE
  620.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  621.      %InFuse+192, %InFuse+224; TNode; 12,12,15,15);
  622.   TSB(TNode, %InFuse; OutPin; 12,12,12,12,22,22,15,15);
  623.  %END;
  624. %MACEND;
  625.  
  626. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  627.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  628.  DQFF(TLNode,P1;NodeInp;8,8,10,0,5,6,12,12,15,0,10,10);
  629.  TSB(NodeInp,L1;OutPin;10,10,10,10,15,15,15,15);
  630. %MACEND;
  631.  
  632. LINV(P11;L1);
  633. NOR7ENABLE(%SF00, %FF00, P19, N1);
  634. NOR7ENABLE(%SF256, %FF256, P18, N2);
  635. NOR8DFF(%FF512, N3, L2, P17);
  636. NOR8DFF(%FF768, N4, L3, P16);
  637. NOR8DFF(%FF1024, N5, L4, P15);
  638. NOR8DFF(%FF1280, N6, L5, P14);
  639. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  640. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  641. %EndModel
  642.  
  643. %StartModel
  644. %Manufacturer:AMD
  645. %Type:16R4
  646. %PartNumber:PAL16R4B-2
  647. %LastNode ? ?
  648. %NumPins:20
  649. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  650.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  651.  
  652. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  653.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  654.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  655.      %InFuse+192, %InFuse+224; OutPin; 17,17,25,25);
  656.  %ELSE
  657.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  658.      %InFuse+192, %InFuse+224; TNode; 17,17,25,25);
  659.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  660.  %END;
  661. %MACEND;
  662.  
  663. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  664.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  665.  DQFF(TLNode,P1;NodeInp;10,10,15,0,10,10,15,15,25,0,15,15);
  666.  TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  667. %MACEND;
  668.  
  669. LINV(P11;L1);
  670. NOR7ENABLE(%SF00, %FF00, P19, N1);
  671. NOR7ENABLE(%SF256, %FF256, P18, N2);
  672. NOR8DFF(%FF512, N3, L2, P17);
  673. NOR8DFF(%FF768, N4, L3, P16);
  674. NOR8DFF(%FF1024, N5, L4, P15);
  675. NOR8DFF(%FF1280, N6, L5, P14);
  676. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  677. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  678. %EndModel
  679.  
  680. %StartModel
  681. %Manufacturer:AMD
  682. %Type:16R4
  683. %PartNumber:PAL16R4B-4
  684. %LastNode ? ?
  685. %NumPins:20
  686. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  687.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  688.  
  689. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  690.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  691.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  692.      %InFuse+192, %InFuse+224; OutPin; 25,25,35,35);
  693.  %ELSE
  694.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  695.      %InFuse+192, %InFuse+224; TNode; 25,25,35,35);
  696.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  697.  %END;
  698. %MACEND;
  699.  
  700. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  701.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  702.  DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,25,25,35,0,25,25);
  703.  TSB(NodeInp,L1;OutPin;15,15,15,15,25,25,25,25);
  704. %MACEND;
  705.  
  706. LINV(P11;L1);
  707. NOR7ENABLE(%SF00, %FF00, P19, N1);
  708. NOR7ENABLE(%SF256, %FF256, P18, N2);
  709. NOR8DFF(%FF512, N3, L2, P17);
  710. NOR8DFF(%FF768, N4, L3, P16);
  711. NOR8DFF(%FF1024, N5, L4, P15);
  712. NOR8DFF(%FF1280, N6, L5, P14);
  713. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  714. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  715. %EndModel
  716.  
  717. %StartModel
  718. %Manufacturer:AMD
  719. %Type:16R4
  720. %PartNumber:PAL16R4D
  721. %LastNode ? ?
  722. %NumPins:20
  723. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  724.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  725.  
  726. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  727.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  728.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  729.      %InFuse+192, %InFuse+224; OutPin; 8,8,10,10);
  730.  %ELSE
  731.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  732.      %InFuse+192, %InFuse+224; TNode; 8,8,10,10);
  733.   TSB(TNode, %InFuse; OutPin; 8,8,8,8,10,10,10,10);
  734.  %END;
  735. %MACEND;
  736.  
  737. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  738.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  739.  DQFF(TLNode,P1;NodeInp;6,6,8,0,5,6,7,7,10,0,8,8);
  740.  TSB(NodeInp,L1;OutPin;8,8,8,8,10,10,10,10);
  741. %MACEND;
  742.  
  743. LINV(P11;L1);
  744. NOR7ENABLE(%SF00, %FF00, P19, N1);
  745. NOR7ENABLE(%SF256, %FF256, P18, N2);
  746. NOR8DFF(%FF512, N3, L2, P17);
  747. NOR8DFF(%FF768, N4, L3, P16);
  748. NOR8DFF(%FF1024, N5, L4, P15);
  749. NOR8DFF(%FF1280, N6, L5, P14);
  750. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  751. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  752. %EndModel
  753.  
  754. %StartModel
  755. %Manufacturer:AMD
  756. %Type:16R4
  757. %PartNumber:PAL16R4Q-25
  758. %LastNode ? ?
  759. %NumPins:20
  760. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  761.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  762.  
  763. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  764.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  765.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  766.      %InFuse+192, %InFuse+224; OutPin; 20,20,25,25);
  767.  %ELSE
  768.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  769.      %InFuse+192, %InFuse+224; TNode; 20,20,25,25);
  770.   TSB(TNode, %InFuse; OutPin; 20,20,20,20,25,25,25,25);
  771.  %END;
  772. %MACEND;
  773.  
  774. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  775.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  776.  DQFF(TLNode,P1;NodeInp;10,10,15,0,10,10,15,15,20,0,15,15);
  777.  TSB(NodeInp,L1;OutPin;15,15,15,15,20,20,20,20);
  778. %MACEND;
  779.  
  780. LINV(P11;L1);
  781. NOR7ENABLE(%SF00, %FF00, P19, N1);
  782. NOR7ENABLE(%SF256, %FF256, P18, N2);
  783. NOR8DFF(%FF512, N3, L2, P17);
  784. NOR8DFF(%FF768, N4, L3, P16);
  785. NOR8DFF(%FF1024, N5, L4, P15);
  786. NOR8DFF(%FF1280, N6, L5, P14);
  787. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  788. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  789. %EndModel
  790.  
  791. %StartModel
  792. %Manufacturer:AMD
  793. %Type:16R6
  794. %PartNumber:PAL16R6A
  795. %LastNode ? ?
  796. %NumPins:20
  797. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  798.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  799.  
  800. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  801.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  802.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  803.      %InFuse+192, %InFuse+224; OutPin; 15,15,25,25);
  804.  %ELSE
  805.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  806.      %InFuse+192, %InFuse+224; TNode; 15,15,25,25);
  807.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  808.  %END;
  809. %MACEND;
  810.  
  811. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  812.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  813.  DQFF(TLNode,P1;NodeInp;10,10,15,0,10,10,15,15,25,0,15,15);
  814.  TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  815. %MACEND;
  816.  
  817. LINV(P11;L1);
  818. NOR7ENABLE(%SF00, %FF00, P19, N1);
  819. NOR8DFF(%FF256, N2, L2, P18);
  820. NOR8DFF(%FF512, N3, L3, P17);
  821. NOR8DFF(%FF768, N4, L4, P16);
  822. NOR8DFF(%FF1024, N5, L5, P15);
  823. NOR8DFF(%FF1280, N6, L6, P14);
  824. NOR8DFF(%FF1536, N7, L7, P13);
  825. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  826. %EndModel
  827.  
  828. %StartModel
  829. %Manufacturer:AMD
  830. %Type:16R6
  831. %PartNumber:PAL16R6A-2
  832. %LastNode ? ?
  833. %NumPins:20
  834. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  835.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  836.  
  837. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  838.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  839.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  840.      %InFuse+192, %InFuse+224; OutPin; 25,25,35,35);
  841.  %ELSE
  842.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  843.      %InFuse+192, %InFuse+224; TNode; 25,25,35,35);
  844.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  845.  %END;
  846. %MACEND;
  847.  
  848. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  849.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  850.  DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,25,25,35,0,25,25);
  851.  TSB(NodeInp,L1;OutPin;15,15,15,15,25,25,25,25);
  852. %MACEND;
  853.  
  854. LINV(P11;L1);
  855. NOR7ENABLE(%SF00, %FF00, P19, N1);
  856. NOR8DFF(%FF256, N2, L2, P18);
  857. NOR8DFF(%FF512, N3, L3, P17);
  858. NOR8DFF(%FF768, N4, L4, P16);
  859. NOR8DFF(%FF1024, N5, L5, P15);
  860. NOR8DFF(%FF1280, N6, L6, P14);
  861. NOR8DFF(%FF1536, N7, L7, P13);
  862. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  863. %EndModel
  864.  
  865. %StartModel
  866. %Manufacturer:AMD
  867. %Type:16R6
  868. %PartNumber:PAL16R6A-4
  869. %LastNode ? ?
  870. %NumPins:20
  871. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  872.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  873.  
  874. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  875.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  876.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  877.      %InFuse+192, %InFuse+224; OutPin; 35,35,55,55);
  878.  %ELSE
  879.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  880.      %InFuse+192, %InFuse+224; TNode; 35,35,55,55);
  881.   TSB(TNode, %InFuse; OutPin; 30,30,30,30,50,50,50,50);
  882.  %END;
  883. %MACEND;
  884.  
  885. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  886.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  887.  DQFF(TLNode,P1;NodeInp;20,20,45,0,20,20,35,35,60,0,30,30);
  888.  TSB(NodeInp,L1;OutPin;15,15,15,15,30,30,30,30);
  889. %MACEND;
  890.  
  891. LINV(P11;L1);
  892. NOR7ENABLE(%SF00, %FF00, P19, N1);
  893. NOR8DFF(%FF256, N2, L2, P18);
  894. NOR8DFF(%FF512, N3, L3, P17);
  895. NOR8DFF(%FF768, N4, L4, P16);
  896. NOR8DFF(%FF1024, N5, L5, P15);
  897. NOR8DFF(%FF1280, N6, L6, P14);
  898. NOR8DFF(%FF1536, N7, L7, P13);
  899. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  900. %EndModel
  901.  
  902. %StartModel
  903. %Manufacturer:AMD
  904. %Type:16R6
  905. %PartNumber:PAL16R6B
  906. %LastNode ? ?
  907. %NumPins:20
  908. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  909.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  910.  
  911. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  912.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  913.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  914.      %InFuse+192, %InFuse+224; OutPin; 12,12,15,15);
  915.  %ELSE
  916.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  917.      %InFuse+192, %InFuse+224; TNode; 12,12,15,15);
  918.   TSB(TNode, %InFuse; OutPin; 12,12,12,12,22,22,15,15);
  919.  %END;
  920. %MACEND;
  921.  
  922. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  923.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  924.  DQFF(TLNode,P1;NodeInp;8,8,10,0,5,6,12,12,15,0,10,10);
  925.  TSB(NodeInp,L1;OutPin;10,10,10,10,15,15,15,15);
  926. %MACEND;
  927.  
  928. LINV(P11;L1);
  929. NOR7ENABLE(%SF00, %FF00, P19, N1);
  930. NOR8DFF(%FF256, N2, L2, P18);
  931. NOR8DFF(%FF512, N3, L3, P17);
  932. NOR8DFF(%FF768, N4, L4, P16);
  933. NOR8DFF(%FF1024, N5, L5, P15);
  934. NOR8DFF(%FF1280, N6, L6, P14);
  935. NOR8DFF(%FF1536, N7, L7, P13);
  936. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  937. %EndModel
  938.  
  939. %StartModel
  940. %Manufacturer:AMD
  941. %Type:16R6
  942. %PartNumber:PAL16R6B-2
  943. %LastNode ? ?
  944. %NumPins:20
  945. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  946.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  947.  
  948. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  949.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  950.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  951.      %InFuse+192, %InFuse+224; OutPin; 17,17,25,25);
  952.  %ELSE
  953.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  954.      %InFuse+192, %InFuse+224; TNode; 17,17,25,25);
  955.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  956.  %END;
  957. %MACEND;
  958.  
  959. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  960.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  961.  DQFF(TLNode,P1;NodeInp;10,10,15,0,10,10,15,15,25,0,15,15);
  962.  TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  963. %MACEND;
  964.  
  965. LINV(P11;L1);
  966. NOR7ENABLE(%SF00, %FF00, P19, N1);
  967. NOR8DFF(%FF256, N2, L2, P18);
  968. NOR8DFF(%FF512, N3, L3, P17);
  969. NOR8DFF(%FF768, N4, L4, P16);
  970. NOR8DFF(%FF1024, N5, L5, P15);
  971. NOR8DFF(%FF1280, N6, L6, P14);
  972. NOR8DFF(%FF1536, N7, L7, P13);
  973. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  974. %EndModel
  975.  
  976. %StartModel
  977. %Manufacturer:AMD
  978. %Type:16R6
  979. %PartNumber:PAL16R6B-4
  980. %LastNode ? ?
  981. %NumPins:20
  982. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  983.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  984.  
  985. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  986.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  987.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  988.      %InFuse+192, %InFuse+224; OutPin; 25,25,35,35);
  989.  %ELSE
  990.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  991.      %InFuse+192, %InFuse+224; TNode; 25,25,35,35);
  992.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  993.  %END;
  994. %MACEND;
  995.  
  996. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  997.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  998.  DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,25,25,35,0,25,25);
  999.  TSB(NodeInp,L1;OutPin;15,15,15,15,25,25,25,25);
  1000. %MACEND;
  1001.  
  1002. LINV(P11;L1);
  1003. NOR7ENABLE(%SF00, %FF00, P19, N1);
  1004. NOR8DFF(%FF256, N2, L2, P18);
  1005. NOR8DFF(%FF512, N3, L3, P17);
  1006. NOR8DFF(%FF768, N4, L4, P16);
  1007. NOR8DFF(%FF1024, N5, L5, P15);
  1008. NOR8DFF(%FF1280, N6, L6, P14);
  1009. NOR8DFF(%FF1536, N7, L7, P13);
  1010. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  1011. %EndModel
  1012.  
  1013. %StartModel
  1014. %Manufacturer:AMD
  1015. %Type:16R6
  1016. %PartNumber:PAL16R6D
  1017. %LastNode ? ?
  1018. %NumPins:20
  1019. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1020.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  1021.  
  1022. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  1023.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  1024.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1025.      %InFuse+192, %InFuse+224; OutPin; 8,8,10,10);
  1026.  %ELSE
  1027.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1028.      %InFuse+192, %InFuse+224; TNode; 8,8,10,10);
  1029.   TSB(TNode, %InFuse; OutPin; 8,8,8,8,10,10,10,10);
  1030.  %END;
  1031. %MACEND;
  1032.  
  1033. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1034.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1035.  DQFF(TLNode,P1;NodeInp;6,6,8,0,5,6,7,7,10,0,8,8);
  1036.  TSB(NodeInp,L1;OutPin;8,8,8,8,10,10,10,10);
  1037. %MACEND;
  1038.  
  1039. LINV(P11;L1);
  1040. NOR7ENABLE(%SF00, %FF00, P19, N1);
  1041. NOR8DFF(%FF256, N2, L2, P18);
  1042. NOR8DFF(%FF512, N3, L3, P17);
  1043. NOR8DFF(%FF768, N4, L4, P16);
  1044. NOR8DFF(%FF1024, N5, L5, P15);
  1045. NOR8DFF(%FF1280, N6, L6, P14);
  1046. NOR8DFF(%FF1536, N7, L7, P13);
  1047. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  1048. %EndModel
  1049.  
  1050. %StartModel
  1051. %Manufacturer:AMD
  1052. %Type:16R6
  1053. %PartNumber:PAL16R6Q-25
  1054. %LastNode ? ?
  1055. %NumPins:20
  1056. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1057.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  1058.  
  1059. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  1060.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  1061.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1062.      %InFuse+192, %InFuse+224; OutPin; 20,20,25,25);
  1063.  %ELSE
  1064.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1065.      %InFuse+192, %InFuse+224; TNode; 20,20,25,25);
  1066.   TSB(TNode, %InFuse; OutPin; 20,20,20,20,25,25,25,25);
  1067.  %END;
  1068. %MACEND;
  1069.  
  1070. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1071.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1072.  DQFF(TLNode,P1;NodeInp;10,10,15,0,10,10,15,15,20,0,15,15);
  1073.  TSB(NodeInp,L1;OutPin;15,15,15,15,20,20,20,20);
  1074. %MACEND;
  1075.  
  1076. LINV(P11;L1);
  1077. NOR7ENABLE(%SF00, %FF00, P19, N1);
  1078. NOR8DFF(%FF256, N2, L2, P18);
  1079. NOR8DFF(%FF512, N3, L3, P17);
  1080. NOR8DFF(%FF768, N4, L4, P16);
  1081. NOR8DFF(%FF1024, N5, L5, P15);
  1082. NOR8DFF(%FF1280, N6, L6, P14);
  1083. NOR8DFF(%FF1536, N7, L7, P13);
  1084. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  1085. %EndModel
  1086.  
  1087. %StartModel
  1088. %Manufacturer:AMD
  1089. %Type:16R8
  1090. %PartNumber:PAL16R8A
  1091. %LastNode ? ?
  1092. %NumPins:20
  1093. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1094.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  1095.  
  1096. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1097.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1098.  DQFFC(TLNode,P1,IPL;NodeInp;10,10,15,0,10,10,1,1,1,1,15,15,25,0,15,15,1,1,1,1);
  1099.  TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  1100. %MACEND;
  1101.  
  1102. LINV(P11;L1);
  1103. NOR8DFF(%FF00, N1, L2, P19);
  1104. NOR8DFF(%FF256, N2, L3, P18);
  1105. NOR8DFF(%FF512, N3, L4, P17);
  1106. NOR8DFF(%FF768, N4, L5, P16);
  1107. NOR8DFF(%FF1024, N5, L6, P15);
  1108. NOR8DFF(%FF1280, N6, L7, P14);
  1109. NOR8DFF(%FF1536, N7, L8, P13);
  1110. NOR8DFF(%FF1792, N8, L9, P12);
  1111. %EndModel
  1112.  
  1113. %StartModel
  1114. %Manufacturer:AMD
  1115. %Type:16R8
  1116. %PartNumber:PAL16R8A-2
  1117. %LastNode ? ?
  1118. %NumPins:20
  1119. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1120.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  1121.  
  1122. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1123.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1124.  DQFFC(TLNode,P1,IPL;NodeInp;15,15,25,0,10,10,1,1,1,1,25,25,35,0,25,25,1,1,1,1);
  1125.  TSB(NodeInp,L1;OutPin;15,15,15,15,25,25,25,25);
  1126. %MACEND;
  1127.  
  1128. LINV(P11;L1);
  1129. NOR8DFF(%FF00, N1, L2, P19);
  1130. NOR8DFF(%FF256, N2, L3, P18);
  1131. NOR8DFF(%FF512, N3, L4, P17);
  1132. NOR8DFF(%FF768, N4, L5, P16);
  1133. NOR8DFF(%FF1024, N5, L6, P15);
  1134. NOR8DFF(%FF1280, N6, L7, P14);
  1135. NOR8DFF(%FF1536, N7, L8, P13);
  1136. NOR8DFF(%FF1792, N8, L9, P12);
  1137. %EndModel
  1138.  
  1139. %StartModel
  1140. %Manufacturer:AMD
  1141. %Type:16R8
  1142. %PartNumber:PAL16R8A-4
  1143. %LastNode ? ?
  1144. %NumPins:20
  1145. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1146.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  1147.  
  1148. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1149.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1150.  DQFF(TLNode,P1;NodeInp;20,20,45,0,20,20,35,35,60,0,30,30);
  1151.  TSB(NodeInp,L1;OutPin;15,15,15,15,30,30,30,30);
  1152. %MACEND;
  1153.  
  1154. LINV(P11;L1);
  1155. NOR8DFF(%FF00, N1, L2, P19);
  1156. NOR8DFF(%FF256, N2, L3, P18);
  1157. NOR8DFF(%FF512, N3, L4, P17);
  1158. NOR8DFF(%FF768, N4, L5, P16);
  1159. NOR8DFF(%FF1024, N5, L6, P15);
  1160. NOR8DFF(%FF1280, N6, L7, P14);
  1161. NOR8DFF(%FF1536, N7, L8, P13);
  1162. NOR8DFF(%FF1792, N8, L9, P12);
  1163. %EndModel
  1164.  
  1165. %StartModel
  1166. %Manufacturer:AMD
  1167. %Type:16R8
  1168. %PartNumber:PAL16R8B
  1169. %LastNode ? ?
  1170. %NumPins:20
  1171. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1172.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  1173.  
  1174. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1175.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1176.  DQFFC(TLNode,P1,IPL;NodeInp;8,8,10,0,5,6,1,1,1,1,12,12,15,0,10,10,1,1,1,1);
  1177.  TSB(NodeInp,L1;OutPin;10,10,10,10,15,15,15,15);
  1178. %MACEND;
  1179.  
  1180. LINV(P11;L1);
  1181. NOR8DFF(%FF00, N1, L2, P19);
  1182. NOR8DFF(%FF256, N2, L3, P18);
  1183. NOR8DFF(%FF512, N3, L4, P17);
  1184. NOR8DFF(%FF768, N4, L5, P16);
  1185. NOR8DFF(%FF1024, N5, L6, P15);
  1186. NOR8DFF(%FF1280, N6, L7, P14);
  1187. NOR8DFF(%FF1536, N7, L8, P13);
  1188. NOR8DFF(%FF1792, N8, L9, P12);
  1189. %EndModel
  1190.  
  1191. %StartModel
  1192. %Manufacturer:AMD
  1193. %Type:16R8
  1194. %PartNumber:PAL16R8B-2
  1195. %LastNode ? ?
  1196. %NumPins:20
  1197. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1198.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  1199.  
  1200. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1201.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1202.  DQFFC(TLNode,P1,IPL;NodeInp;10,10,15,0,10,10,1,1,1,1,15,15,25,0,15,15,1,1,1,1);
  1203.  TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  1204. %MACEND;
  1205.  
  1206. LINV(P11;L1);
  1207. NOR8DFF(%FF00, N1, L2, P19);
  1208. NOR8DFF(%FF256, N2, L3, P18);
  1209. NOR8DFF(%FF512, N3, L4, P17);
  1210. NOR8DFF(%FF768, N4, L5, P16);
  1211. NOR8DFF(%FF1024, N5, L6, P15);
  1212. NOR8DFF(%FF1280, N6, L7, P14);
  1213. NOR8DFF(%FF1536, N7, L8, P13);
  1214. NOR8DFF(%FF1792, N8, L9, P12);
  1215. %EndModel
  1216.  
  1217. %StartModel
  1218. %Manufacturer:AMD
  1219. %Type:16R8
  1220. %PartNumber:PAL16R8B-4
  1221. %LastNode ? ?
  1222. %NumPins:20
  1223. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1224.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  1225.  
  1226. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1227.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1228.  DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,25,25,35,0,25,25);
  1229.  TSB(NodeInp,L1;OutPin;15,15,15,15,25,25,25,25);
  1230. %MACEND;
  1231.  
  1232. LINV(P11;L1);
  1233. NOR8DFF(%FF00, N1, L2, P19);
  1234. NOR8DFF(%FF256, N2, L3, P18);
  1235. NOR8DFF(%FF512, N3, L4, P17);
  1236. NOR8DFF(%FF768, N4, L5, P16);
  1237. NOR8DFF(%FF1024, N5, L6, P15);
  1238. NOR8DFF(%FF1280, N6, L7, P14);
  1239. NOR8DFF(%FF1536, N7, L8, P13);
  1240. NOR8DFF(%FF1792, N8, L9, P12);
  1241. %EndModel
  1242.  
  1243. %StartModel
  1244. %Manufacturer:AMD
  1245. %Type:16R8
  1246. %PartNumber:PAL16R8D
  1247. %LastNode ? ?
  1248. %NumPins:20
  1249. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1250.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  1251.  
  1252. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1253.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1254.  DQFF(TLNode,P1;NodeInp;6,6,8,0,5,6,7,7,10,0,8,8);
  1255.  TSB(NodeInp,L1;OutPin;8,8,8,8,10,10,10,10);
  1256. %MACEND;
  1257.  
  1258. LINV(P11;L1);
  1259. NOR8DFF(%FF00, N1, L2, P19);
  1260. NOR8DFF(%FF256, N2, L3, P18);
  1261. NOR8DFF(%FF512, N3, L4, P17);
  1262. NOR8DFF(%FF768, N4, L5, P16);
  1263. NOR8DFF(%FF1024, N5, L6, P15);
  1264. NOR8DFF(%FF1280, N6, L7, P14);
  1265. NOR8DFF(%FF1536, N7, L8, P13);
  1266. NOR8DFF(%FF1792, N8, L9, P12);
  1267. %EndModel
  1268.  
  1269. %StartModel
  1270. %Manufacturer:AMD
  1271. %Type:16R8
  1272. %PartNumber:PAL16R8Q-25
  1273. %LastNode ? ?
  1274. %NumPins:20
  1275. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1276.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  1277.  
  1278. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1279.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1280.  DQFF(TLNode,P1;NodeInp;10,10,15,0,10,10,15,15,20,0,15,15);
  1281.  TSB(NodeInp,L1;OutPin;15,15,15,15,20,20,20,20);
  1282. %MACEND;
  1283.  
  1284. LINV(P11;L1);
  1285. NOR8DFF(%FF00, N1, L2, P19);
  1286. NOR8DFF(%FF256, N2, L3, P18);
  1287. NOR8DFF(%FF512, N3, L4, P17);
  1288. NOR8DFF(%FF768, N4, L5, P16);
  1289. NOR8DFF(%FF1024, N5, L6, P15);
  1290. NOR8DFF(%FF1280, N6, L7, P14);
  1291. NOR8DFF(%FF1536, N7, L8, P13);
  1292. NOR8DFF(%FF1792, N8, L9, P12);
  1293. %EndModel
  1294.  
  1295. %StartModel
  1296. %Manufacturer:AMD
  1297. %Type:16RA8
  1298. %PartNumber:PAL16RA8
  1299. %LastNode ? ?
  1300. %NumPins: 20
  1301. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  1302.            P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  1303.  
  1304.  
  1305. %MACRO LOADMac(IO:%TEXT, IOBar:%TEXT, InFuse:%FF, TLNode1:%TEXT,
  1306.                    TLNode2:%TEXT, ResetLoadInput:%TEXT, TLNode3:%TEXT,
  1307.                SetLoadInput:%TEXT, XorFuse:%SF, TLNode:%TEXT, PClock:%TEXT,
  1308.                    RegOut:%TEXT, TLSet:%TEXT);
  1309.  
  1310.   LINV(IO; IOBar);
  1311.   LAND(P1, %InFuse+64; TLNode1);
  1312.   LAND(L1, IOBar; TLNode2);
  1313.   LNOR(TLNode1, TLNode2, IPH; ResetLoadInput);
  1314.   LINV(%InFuse+96; TLSet);
  1315.   LAND(P1, TLSet; TLNode3);
  1316.   LOR(TLNode2, TLNode3; SetLoadInput);
  1317.  
  1318.  %IF %XorFuse=1 %THEN
  1319.   LOR(%InFuse+128, %InFuse+160, %InFuse+192, %InFuse+224; TLNode);
  1320.  %ELSE
  1321.   LNOR(%InFuse+128, %InFuse+160, %InFuse+192, %InFuse+224; TLNode);
  1322.  %END;
  1323.   AND(%InFuse+32; PClock; 0,0,0,0);
  1324.   DQFFPC(TLNode, PClock, SetLoadInput, ResetLoadInput; RegOut; 17,17,10,0,13,13,22,27,15,0,30,30,20,10,20,20,35,40,35,0);
  1325. %MACEND;
  1326.  
  1327.  
  1328. %MACRO OUTPUTMac(InFuse:%FF, TLNode:%TEXT, RegOutput:%TEXT, Output:%TEXT,
  1329.                  TsbEnable:%TEXT, IO:%TEXT, EnableFuse:%SF, SETFuse:%SF,
  1330.          RESETFuse:%SF);
  1331.  
  1332. %IF %SETFuse..%SETFuse+31 = 1 %THEN
  1333.  %IF %RESETFuse..%RESETFuse+31 = 1 %THEN
  1334.  
  1335.    %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  1336.      ITSB(TLNode, L2; IO; 10,10,10,10,20,20,20,20);
  1337.    %ELSE
  1338.      AND(%InFuse, L2; TSBEnable; 18,18,30,30);
  1339.      ITSB(TLNode, TsbEnable; IO; 10,10,10,10,20,20,20,20);
  1340.    %END;
  1341.  
  1342.  %ELSE
  1343.  
  1344.    %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  1345.      ITSB(RegOutput, L2; IO; 10,10,10,10,20,20,20,20);
  1346.    %ELSE
  1347.      AND(%InFuse, L2; TsbEnable; 18,18,30,30);
  1348.      ITSB(RegOutput, TsbEnable; IO; 10,10,10,10,20,20,20,20);
  1349.    %END;
  1350.  %END;
  1351. %ELSE
  1352.  %IF %RESETFuse..%RESETFuse+31 = 1 %THEN
  1353.  
  1354.    %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  1355.      ITSB(RegOutput, L2; IO; 10,10,10,10,20,20,20,20);
  1356.    %ELSE
  1357.      AND(%InFuse, L2; TsbEnable; 18,18,30,30);
  1358.      ITSB(RegOutput, TsbEnable; IO; 10,10,10,10,20,20,20,20);
  1359.    %END;
  1360.  
  1361.  %ELSE
  1362.  
  1363.    %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  1364.      ITSB(RegOutput, L2; IO; 10,10,10,10,20,20,20,20);
  1365.    %ELSE
  1366.      AND(%InFuse, L2; TsbEnable; 18,18,30,30);
  1367.      ITSB(RegOutput, TsbEnable; IO; 10,10,10,10,20,20,20,20);
  1368.    %END;
  1369.  %END;
  1370. %END;
  1371. %MACEND;
  1372.  
  1373. LINV(P1; L1);
  1374. LINV(P11; L2);
  1375.  
  1376. LOADMac(P19, L3, %FF00, L4, L5, L6, L7, L8, %SF2048, L9, N1, N2, L59);
  1377. LOADMac(P18, L10, %FF256, L11, L12, L13, L14, L15, %SF2049, L16, N3, N4, L60);
  1378. LOADMac(P17, L17, %FF512, L18, L19 ,L20, L21, L22, %SF2050, L23, N5, N6, L61);
  1379. LOADMac(P16, L24, %FF768, L25, L26, L27, L28, L29, %SF2051, L30, N7, N8, L62);
  1380. LOADMac(P15, L31, %FF1024, L32, L33, L34, L35, L36, %SF2052, L37, N9, N10, L63);
  1381. LOADMac(P14, L38, %FF1280, L39, L40, L41, L42, L43, %SF2053, L44, N11, N12, L64);
  1382. LOADMac(P13, L45, %FF1536, L46, L47, L48, L49, L50, %SF2054, L51, N13, N14, L65);
  1383. LOADMac(P12, L52, %FF1792, L53, L54, L55, L56, L57, %SF2055, L58, N15, N16, L66);
  1384.  
  1385. OUTPUTMac(%FF00, L9, N2, L67, N17, P19, %SF00, %SF96, %SF64);
  1386. OUTPUTMac(%FF256, L16, N4, L69, N18, P18, %SF256, %SF352, %SF320);
  1387. OUTPUTMac(%FF512, L23, N6, L71, N19, P17, %SF512, %SF608, %SF576);
  1388. OUTPUTMac(%FF768, L30, N8, L73, N20, P16, %SF768, %SF864, %SF832);
  1389. OUTPUTMac(%FF1024, L37, N10, L75, N21, P15, %SF1024, %SF1120, %SF1088);
  1390. OUTPUTMac(%FF1280, L44, N12, L77, N22, P14, %SF1280, %SF1376, %SF1344);
  1391. OUTPUTMac(%FF1536, L51, N14, L79, N23, P13, %SF1536, %SF1632, %SF1600);
  1392. OUTPUTMac(%FF1792, L58, N16, L81, N24, P12, %SF1792, %SF1888, %SF1856);
  1393. %EndModel
  1394.  
  1395. ;The registers on the following device reset upon power-up, whereby the
  1396. ;active-low outputs are set to a logic High.
  1397. ;Delays for this device are given for polarity fuse programmed.
  1398. %StartModel
  1399. %Manufacturer:AMD
  1400. %Type:16RP4
  1401. %PartNumber:PAL16RP4A
  1402. %LastNode ? ?
  1403. %NumPins:20
  1404. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1405.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  1406.  
  1407. %MACRO POR7ENABLE(EnableFuse:%SF, XorFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  1408.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  1409.   %IF %XorFuse = 0 %THEN
  1410.    NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1411.       %InFuse+192, %InFuse+224; OutPin; 20,20,30,30);
  1412.   %ELSE
  1413.    OR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1414.      %InFuse+192, %InFuse+224; OutPin; 20,20,30,30);
  1415.   %END;
  1416.  %ELSE
  1417.   %IF %XorFuse = 0 %THEN
  1418.    NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1419.       %InFuse+192, %InFuse+224; TNode; 20,20,30,30);
  1420.   %ELSE
  1421.    OR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1422.      %InFuse+192, %InFuse+224; TNode; 20,20,30,30);
  1423.   %END;
  1424.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  1425.  %END;
  1426. %MACEND;
  1427.  
  1428. %MACRO POR8DFF(InFuse:%FF, XorFuse:%SF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1429.  %IF %XorFuse = 0 %THEN
  1430.   LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1431.  %ELSE
  1432.   LOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1433.  %END;
  1434.  DQFFC(TLNode,P1,IPL;NodeInp;10,10,20,0,6,14,1,1,1,1,15,15,30,0,10,20,1,1,1,1);
  1435.  TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  1436. %MACEND;
  1437.  
  1438. LINV(P11;L1);
  1439. POR7ENABLE(%SF00, %SF2048, %FF00, P19, N1);
  1440. POR7ENABLE(%SF256, %SF2049, %FF256, P18, N2);
  1441. POR8DFF(%FF512, %SF2050, N3, L2, P17);
  1442. POR8DFF(%FF768, %SF2051, N4, L3, P16);
  1443. POR8DFF(%FF1024, %SF2052, N5, L4, P15);
  1444. POR8DFF(%FF1280, %SF2053, N6, L5, P14);
  1445. POR7ENABLE(%SF1536, %SF2054, %FF1536, P13, N7);
  1446. POR7ENABLE(%SF1792, %SF2055, %FF1792, P12, N8);
  1447. %EndModel
  1448.  
  1449. ;The registers on the following device reset upon power-up, whereby the
  1450. ;active-low outputs are set to a logic High.
  1451. ;Delays for this device are given for polarity fuse programmed.
  1452. %StartModel
  1453. %Manufacturer:AMD
  1454. %Type:16RP6
  1455. %PartNumber:PAL16RP6A
  1456. %LastNode ? ?
  1457. %NumPins:20
  1458. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1459.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  1460.  
  1461. %MACRO POR7ENABLE(EnableFuse:%SF, XorFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  1462.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  1463.   %IF %XorFuse = 0 %THEN
  1464.    NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1465.       %InFuse+192, %InFuse+224; OutPin; 20,20,30,30);
  1466.   %ELSE
  1467.    OR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1468.      %InFuse+192, %InFuse+224; OutPin; 20,20,30,30);
  1469.   %END;
  1470.  %ELSE
  1471.   %IF %XorFuse = 0 %THEN
  1472.    NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1473.       %InFuse+192, %InFuse+224; TNode; 20,20,30,30);
  1474.   %ELSE
  1475.    OR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  1476.      %InFuse+192, %InFuse+224; TNode; 20,20,30,30);
  1477.   %END;
  1478.     TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  1479.  %END;
  1480. %MACEND;
  1481.  
  1482. %MACRO POR8DFF(InFuse:%FF, XorFuse:%SF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1483.  %IF %XorFuse = 0 %THEN
  1484.   LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1485.  %ELSE
  1486.   LOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1487.  %END;
  1488.  DQFFC(TLNode,P1,IPL;NodeInp;10,10,20,0,6,14,1,1,1,1,15,15,30,0,10,20,1,1,1,1);
  1489.  TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  1490. %MACEND;
  1491.  
  1492. LINV(P11;L1);
  1493. POR7ENABLE(%SF00, %SF2048, %FF00, P19, N1);
  1494. POR8DFF(%FF256, %SF2049, N2, L2, P18);
  1495. POR8DFF(%FF512, %SF2050, N3, L3, P17);
  1496. POR8DFF(%FF768, %SF2051, N4, L4, P16);
  1497. POR8DFF(%FF1024, %SF2052, N5, L5, P15);
  1498. POR8DFF(%FF1280, %SF2053, N6, L6, P14);
  1499. POR8DFF(%FF1536, %SF2054, N7, L7, P13);
  1500. POR7ENABLE(%SF1792, %SF2055, %FF1792, P12, N8);
  1501. %EndModel
  1502.  
  1503. ;The registers on the following device reset upon power-up, whereby the
  1504. ;active-low outputs are set to a logic High.
  1505. ;Delays for this device are given for polarity fuse programmed.
  1506. %StartModel
  1507. %Manufacturer:AMD
  1508. %Type:16RP8
  1509. %PartNumber:PAL16RP8A
  1510. %LastNode ? ?
  1511. %NumPins:20
  1512. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  1513.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  1514.  
  1515. %MACRO POR8DFF(InFuse:%FF, XorFuse:%SF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1516.  %IF %XorFuse = 0 %THEN
  1517.   LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1518.  %ELSE
  1519.   LOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  1520.  %END;
  1521.  DQFFC(TLNode,P1,IPL;NodeInp;10,10,20,0,6,14,1,1,1,1,15,15,30,0,10,20,1,1,1,1);
  1522.  TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  1523. %MACEND;
  1524.  
  1525. LINV(P11; L1);
  1526. POR8DFF(%FF00, %SF2048, N1, L2, P19);
  1527. POR8DFF(%FF256, %SF2049, N2, L3, P18);
  1528. POR8DFF(%FF512, %SF2050, N3, L4, P17);
  1529. POR8DFF(%FF768, %SF2051, N4, L5, P16);
  1530. POR8DFF(%FF1024, %SF2052, N5, L6, P15);
  1531. POR8DFF(%FF1280, %SF2053, N6, L7, P14);
  1532. POR8DFF(%FF1536, %SF2054, N7, L8, P13);
  1533. POR8DFF(%FF1792, %SF2055, N8, L9, P12);
  1534. %EndModel
  1535.  
  1536. %StartModel
  1537. %Manufacturer:AMD
  1538. %Type:18L4
  1539. %PartNumber:PAL18L4
  1540. %LastNode ? ?
  1541. %NumPins:24
  1542. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P22 ~P22 P5 ~P5 P21 ~P21 P6 ~P6
  1543.    P7 ~P7 P8 ~P8 P16 ~P16 P9 ~P9 P15 ~P15 P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  1544.  
  1545. NOR(%FF00, %FF36, %FF72, %FF108, %FF144, %FF180; P20; 25,25,40,40);
  1546. NOR(%FF216, %FF252, %FF288, %FF324; P19; 25,25,40,40);
  1547. NOR(%FF360, %FF396, %FF432, %FF468; P18; 25,25,40,40);
  1548. NOR(%FF504, %FF540, %FF576, %FF612, %FF648, %FF684; P17; 25,25,40,40);
  1549. %EndModel
  1550.  
  1551. %StartModel
  1552. %Manufacturer:AMD
  1553. %Type:20C1
  1554. %PartNumber:PAL20C1
  1555. %LastNode ? ?
  1556. %NumPins:24
  1557. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P22 ~P22 P5 ~P5 P21 ~P21
  1558.      P6 ~P6 P20 ~P20 P7 ~P7 P17 ~P17 P8 ~P8 P16 ~P16 P9 ~P9 P15 ~P15
  1559.      P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  1560.  
  1561. LOR(%FF00, %FF40, %FF80, %FF120, %FF160, %FF200, %FF240, %FF280, %FF320,
  1562.    %FF360, %FF400, %FF440, %FF480, %FF520, %FF560, %FF600; L1);
  1563. BUF(L1; P19; 25,25,40,40);
  1564. INV(L1; P18; 25,25,40,40);
  1565. %EndModel
  1566.  
  1567. %StartModel
  1568. %Manufacturer:AMD
  1569. %Type:20L10
  1570. %PartNumber:PAL20L10A
  1571. %LastNode ? ?
  1572. %NumPins:24
  1573. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  1574.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  1575.      P10 ~P10 P15 ~P15 P11 ~P11 P13 ~P13 *
  1576.  
  1577. %MACRO NOR3ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  1578.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1579.   NOR(%InFuse+40, %InFuse+80, %InFuse+120; OutPin; 23,23,30,30);
  1580.  %ELSE
  1581.   NOR(%InFuse+40, %InFuse+80, %InFuse+120; TNode; 23,23,30,30);
  1582.   TSB(TNode, %InFuse; OutPin; 19,19,15,15,30,30,30,30);
  1583.  %END;
  1584. %MACEND;
  1585.  
  1586. NOR3ENABLE(%SF00, %FF00, P23, N1);
  1587. NOR3ENABLE(%SF160, %FF160, P22, N2);
  1588. NOR3ENABLE(%SF320, %FF320, P21, N3);
  1589. NOR3ENABLE(%SF480, %FF480, P20, N4);
  1590. NOR3ENABLE(%SF640, %FF640, P19, N5);
  1591. NOR3ENABLE(%SF800, %FF800, P18, N6);
  1592. NOR3ENABLE(%SF960, %FF960, P17, N7);
  1593. NOR3ENABLE(%SF1120, %FF1120, P16, N8);
  1594. NOR3ENABLE(%SF1280, %FF1280, P15, N9);
  1595. NOR3ENABLE(%SF1440, %FF1440, P14, N10);
  1596. %EndModel
  1597.  
  1598. %StartModel
  1599. %Manufacturer:AMD
  1600. %Type:20L2
  1601. %PartNumber:PAL20L2
  1602. %LastNode ? ?
  1603. %NumPins:24
  1604. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P22 ~P22 P5 ~P5 P21 ~P21
  1605.      P6 ~P6 P20 ~P20 P7 ~P7 P17 ~P17 P8 ~P8 P16 ~P16 P9 ~P9 P15 ~P15
  1606.      P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  1607.  
  1608. NOR(%FF00, %FF40, %FF80, %FF120, %FF160, %FF200, %FF240, %FF280; P19; 25,25,40,40);
  1609. NOR(%FF320, %FF360, %FF400, %FF440, %FF480, %FF520, %FF560, %FF600; P18; 25,25,40,40);
  1610. %EndModel
  1611.  
  1612. %StartModel
  1613. %Manufacturer:AMD
  1614. %Type:20L8
  1615. %PartNumber:PAL20L8A
  1616. %LastNode ? ?
  1617. %NumPins:24
  1618. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  1619.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  1620.      P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  1621.  
  1622. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  1623.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1624.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1625.      %InFuse+240, %InFuse+280; OutPin; 15,15,25,25);
  1626.  %ELSE
  1627.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1628.       %InFuse+240, %InFuse+280; TNode; 15,15,25,25);
  1629.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  1630.  %END;
  1631. %MACEND;
  1632.  
  1633. NOR7ENABLE(%SF00, %FF00, P22, N1);
  1634. NOR7ENABLE(%SF320, %FF320, P21, N2);
  1635. NOR7ENABLE(%SF640, %FF640, P20, N3);
  1636. NOR7ENABLE(%SF960, %FF960, P19, N4);
  1637. NOR7ENABLE(%SF1280, %FF1280, P18, N5);
  1638. NOR7ENABLE(%SF1600, %FF1600, P17, N6);
  1639. NOR7ENABLE(%SF1920, %FF1920, P16, N7);
  1640. NOR7ENABLE(%SF2240, %FF2240, P15, N8);
  1641. %EndModel
  1642.  
  1643. %StartModel
  1644. %Manufacturer:AMD
  1645. %Type:20L8
  1646. %PartNumber:PAL20L8A-2
  1647. %LastNode ? ?
  1648. %NumPins:24
  1649. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  1650.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  1651.      P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  1652.  
  1653. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  1654.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1655.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1656.      %InFuse+240, %InFuse+280; OutPin; 25,25,35,35);
  1657.  %ELSE
  1658.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1659.       %InFuse+240, %InFuse+280; TNode; 25,25,35,35);
  1660.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  1661.  %END;
  1662. %MACEND;
  1663.  
  1664. NOR7ENABLE(%SF00, %FF00, P22, N1);
  1665. NOR7ENABLE(%SF320, %FF320, P21, N2);
  1666. NOR7ENABLE(%SF640, %FF640, P20, N3);
  1667. NOR7ENABLE(%SF960, %FF960, P19, N4);
  1668. NOR7ENABLE(%SF1280, %FF1280, P18, N5);
  1669. NOR7ENABLE(%SF1600, %FF1600, P17, N6);
  1670. NOR7ENABLE(%SF1920, %FF1920, P16, N7);
  1671. NOR7ENABLE(%SF2240, %FF2240, P15, N8);
  1672. %EndModel
  1673.  
  1674. %StartModel
  1675. %Manufacturer:AMD
  1676. %Type:20L8
  1677. %PartNumber:PAL20L8B
  1678. %LastNode ? ?
  1679. %NumPins:24
  1680. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  1681.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  1682.      P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  1683.  
  1684. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  1685.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1686.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1687.      %InFuse+240, %InFuse+280; OutPin; 12,12,15,15);
  1688.  %ELSE
  1689.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1690.       %InFuse+240, %InFuse+280; TNode; 12,12,15,15);
  1691.   TSB(TNode, %InFuse; OutPin; 12,12,12,12,18,18,15,15);
  1692.  %END;
  1693. %MACEND;
  1694.  
  1695. NOR7ENABLE(%SF00, %FF00, P22, N1);
  1696. NOR7ENABLE(%SF320, %FF320, P21, N2);
  1697. NOR7ENABLE(%SF640, %FF640, P20, N3);
  1698. NOR7ENABLE(%SF960, %FF960, P19, N4);
  1699. NOR7ENABLE(%SF1280, %FF1280, P18, N5);
  1700. NOR7ENABLE(%SF1600, %FF1600, P17, N6);
  1701. NOR7ENABLE(%SF1920, %FF1920, P16, N7);
  1702. NOR7ENABLE(%SF2240, %FF2240, P15, N8);
  1703. %EndModel
  1704.  
  1705. %StartModel
  1706. %Manufacturer:AMD
  1707. %Type:20L8
  1708. %PartNumber:PAL20L8B-2
  1709. %LastNode ? ?
  1710. %NumPins:24
  1711. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  1712.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  1713.      P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  1714.  
  1715. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  1716.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1717.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1718.      %InFuse+240, %InFuse+280; OutPin; 15,15,25,25);
  1719.  %ELSE
  1720.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1721.       %InFuse+240, %InFuse+280; TNode; 15,15,25,25);
  1722.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  1723.  %END;
  1724. %MACEND;
  1725.  
  1726. NOR7ENABLE(%SF00, %FF00, P22, N1);
  1727. NOR7ENABLE(%SF320, %FF320, P21, N2);
  1728. NOR7ENABLE(%SF640, %FF640, P20, N3);
  1729. NOR7ENABLE(%SF960, %FF960, P19, N4);
  1730. NOR7ENABLE(%SF1280, %FF1280, P18, N5);
  1731. NOR7ENABLE(%SF1600, %FF1600, P17, N6);
  1732. NOR7ENABLE(%SF1920, %FF1920, P16, N7);
  1733. NOR7ENABLE(%SF2240, %FF2240, P15, N8);
  1734. %EndModel
  1735.  
  1736. %StartModel
  1737. %Manufacturer:AMD
  1738. %Type:20R4
  1739. %PartNumber:PAL20R4A
  1740. %LastNode ? ?
  1741. %NumPins:24
  1742. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 N3 ~N3 P6 ~P6
  1743.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 P16 ~P16 P10 ~P10 P15 ~P15
  1744.    P11 ~P11 P14 ~P14 *
  1745.  
  1746. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1747.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  1748.   DQFF(TLNode,P1;NodeInp;10,10,15,0,7,7,15,15,25,0,15,15);
  1749.   TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  1750. %MACEND;
  1751.  
  1752. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  1753.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1754.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1755.       %InFuse+240, %InFuse+280; OutPin; 15,15,25,25);
  1756.  %ELSE
  1757.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1758.       %InFuse+240, %InFuse+280; TNode; 15,15,25,25);
  1759.    TSB(TNode, %InFuse; OutPin;10,10,13,13,25,25,25,25);
  1760.  %END;
  1761. %MACEND;
  1762.  
  1763. LINV(P13; L1);
  1764. NOR7ENABLE(%FF00, %SF00, P22, N1);
  1765. NOR7ENABLE(%FF320, %SF320, P21, N2);
  1766. NOR8DFF(%FF640, N3, L2, P20);
  1767. NOR8DFF(%FF960, N4, L3, P19);
  1768. NOR8DFF(%FF1280, N5, L4, P18);
  1769. NOR8DFF(%FF1600, N6, L5, P17);
  1770. NOR7ENABLE(%FF1920, %SF1920, P16, N7);
  1771. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  1772. %EndModel
  1773.  
  1774. %StartModel
  1775. %Manufacturer:AMD
  1776. %Type:20R4
  1777. %PartNumber:PAL20R4A-2
  1778. %LastNode ? ?
  1779. %NumPins:24
  1780. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 N3 ~N3 P6 ~P6
  1781.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 P16 ~P16 P10 ~P10 P15 ~P15
  1782.    P11 ~P11 P14 ~P14 *
  1783.  
  1784. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1785.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  1786.   DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,25,25,35,0,25,25);
  1787.   TSB(NodeInp,L1;OutPin;15,15,15,15,25,25,25,25);
  1788. %MACEND;
  1789.  
  1790. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  1791.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1792.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1793.       %InFuse+240, %InFuse+280; OutPin; 25,25,35,35);
  1794.  %ELSE
  1795.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1796.       %InFuse+240, %InFuse+280; TNode; 25,25,35,35);
  1797.    TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  1798.  %END;
  1799. %MACEND;
  1800.  
  1801. LINV(P13; L1);
  1802. NOR7ENABLE(%FF00, %SF00, P22, N1);
  1803. NOR7ENABLE(%FF320, %SF320, P21, N2);
  1804. NOR8DFF(%FF640, N3, L2, P20);
  1805. NOR8DFF(%FF960, N4, L3, P19);
  1806. NOR8DFF(%FF1280, N5, L4, P18);
  1807. NOR8DFF(%FF1600, N6, L5, P17);
  1808. NOR7ENABLE(%FF1920, %SF1920, P16, N7);
  1809. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  1810. %EndModel
  1811.  
  1812. %StartModel
  1813. %Manufacturer:AMD
  1814. %Type:20R4
  1815. %PartNumber:PAL20R4B
  1816. %LastNode ? ?
  1817. %NumPins:24
  1818. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 N3 ~N3 P6 ~P6
  1819.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 P16 ~P16 P10 ~P10 P15 ~P15
  1820.    P11 ~P11 P14 ~P14 *
  1821.  
  1822. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1823.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  1824.   DQFF(TLNode,P1;NodeInp;8,8,10,0,8,6,12,12,15,0,12,10);
  1825.   TSB(NodeInp,L1;OutPin;10,10,8,8,15,15,12,12);
  1826. %MACEND;
  1827.  
  1828. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  1829.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1830.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1831.       %InFuse+240, %InFuse+280; OutPin; 12,12,15,15);
  1832.  %ELSE
  1833.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1834.       %InFuse+240, %InFuse+280; TNode; 12,12,15,15);
  1835.    TSB(TNode, %InFuse; OutPin; 12,12,12,12,18,18,15,15);
  1836.  %END;
  1837. %MACEND;
  1838.  
  1839. LINV(P13; L1);
  1840. NOR7ENABLE(%FF00, %SF00, P22, N1);
  1841. NOR7ENABLE(%FF320, %SF320, P21, N2);
  1842. NOR8DFF(%FF640, N3, L2, P20);
  1843. NOR8DFF(%FF960, N4, L3, P19);
  1844. NOR8DFF(%FF1280, N5, L4, P18);
  1845. NOR8DFF(%FF1600, N6, L5, P17);
  1846. NOR7ENABLE(%FF1920, %SF1920, P16, N7);
  1847. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  1848. %EndModel
  1849.  
  1850. ;The registers on the following device reset upon power-up, whereby the
  1851. ;active-low outputs are set to a logic High.
  1852. %StartModel
  1853. %Manufacturer:AMD
  1854. %Type:20R4
  1855. %PartNumber:PAL20R4B-2
  1856. %LastNode ? ?
  1857. %NumPins:24
  1858. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 N3 ~N3 P6 ~P6
  1859.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 P16 ~P16 P10 ~P10 P15 ~P15
  1860.    P11 ~P11 P14 ~P14 *
  1861.  
  1862. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1863.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  1864.   DQFFC(TLNode,P1,IPL;NodeInp;10,10,15,0,10,10,1,1,1,1,15,15,25,0,15,15,1,1,1,1);
  1865.   TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  1866. %MACEND;
  1867.  
  1868. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  1869.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1870.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1871.       %InFuse+240, %InFuse+280; OutPin; 15,15,25,25);
  1872.  %ELSE
  1873.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1874.       %InFuse+240, %InFuse+280; TNode; 15,15,25,25);
  1875.    TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  1876.  %END;
  1877. %MACEND;
  1878.  
  1879. LINV(P13; L1);
  1880. NOR7ENABLE(%FF00, %SF00, P22, N1);
  1881. NOR7ENABLE(%FF320, %SF320, P21, N2);
  1882. NOR8DFF(%FF640, N3, L2, P20);
  1883. NOR8DFF(%FF960, N4, L3, P19);
  1884. NOR8DFF(%FF1280, N5, L4, P18);
  1885. NOR8DFF(%FF1600, N6, L5, P17);
  1886. NOR7ENABLE(%FF1920, %SF1920, P16, N7);
  1887. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  1888. %EndModel
  1889.  
  1890. %StartModel
  1891. %Manufacturer:AMD
  1892. %Type:20R6
  1893. %PartNumber:PAL20R6A
  1894. %LastNode ? ?
  1895. %NumPins:24
  1896. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  1897.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 P15 ~P15
  1898.    P11 ~P11 P14 ~P14 *
  1899.  
  1900. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1901.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  1902.   DQFF(TLNode,P1;NodeInp;10,10,15,0,7,7,15,15,25,0,15,15);
  1903.   TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  1904. %MACEND;
  1905.  
  1906. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  1907.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1908.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1909.       %InFuse+240, %InFuse+280; OutPin; 15,15,25,25);
  1910.  %ELSE
  1911.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1912.       %InFuse+240, %InFuse+280; TNode; 15,15,25,25);
  1913.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  1914.  %END;
  1915. %MACEND;
  1916.  
  1917. LINV(P13; L1);
  1918. NOR7ENABLE(%FF00, %SF00, P22, N1);
  1919. NOR8DFF(%FF320, N2, L2, P21);
  1920. NOR8DFF(%FF640, N3, L3, P20);
  1921. NOR8DFF(%FF960, N4, L4, P19);
  1922. NOR8DFF(%FF1280, N5, L5, P18);
  1923. NOR8DFF(%FF1600, N6, L6, P17);
  1924. NOR8DFF(%FF1920, N7, L7, P16);
  1925. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  1926. %EndModel
  1927.  
  1928. %StartModel
  1929. %Manufacturer:AMD
  1930. %Type:20R6
  1931. %PartNumber:PAL20R6A-2
  1932. %LastNode ? ?
  1933. %NumPins:24
  1934. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  1935.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 P15 ~P15
  1936.    P11 ~P11 P14 ~P14 *
  1937.  
  1938. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1939.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  1940.   DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,25,25,35,0,25,25);
  1941.   TSB(NodeInp,L1;OutPin;15,15,15,15,25,25,25,25);
  1942. %MACEND;
  1943.  
  1944. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  1945.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1946.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1947.       %InFuse+240, %InFuse+280; OutPin; 25,25,35,35);
  1948.  %ELSE
  1949.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1950.       %InFuse+240, %InFuse+280; TNode; 25,25,35,35);
  1951.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  1952.  %END;
  1953. %MACEND;
  1954.  
  1955. LINV(P13; L1);
  1956. NOR7ENABLE(%FF00, %SF00, P22, N1);
  1957. NOR8DFF(%FF320, N2, L2, P21);
  1958. NOR8DFF(%FF640, N3, L3, P20);
  1959. NOR8DFF(%FF960, N4, L4, P19);
  1960. NOR8DFF(%FF1280, N5, L5, P18);
  1961. NOR8DFF(%FF1600, N6, L6, P17);
  1962. NOR8DFF(%FF1920, N7, L7, P16);
  1963. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  1964. %EndModel
  1965.  
  1966. %StartModel
  1967. %Manufacturer:AMD
  1968. %Type:20R6
  1969. %PartNumber:PAL20R6B
  1970. %LastNode ? ?
  1971. %NumPins:24
  1972. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  1973.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 P15 ~P15
  1974.    P11 ~P11 P14 ~P14 *
  1975.  
  1976. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  1977.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  1978.   DQFF(TLNode,P1;NodeInp;8,8,10,0,8,6,12,12,15,0,12,10);
  1979.   TSB(NodeInp,L1;OutPin;10,10,8,8,15,15,12,12);
  1980. %MACEND;
  1981.  
  1982. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  1983.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  1984.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1985.       %InFuse+240, %InFuse+280; OutPin; 12,12,15,15);
  1986.  %ELSE
  1987.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  1988.       %InFuse+240, %InFuse+280; TNode; 12,12,15,15);
  1989.   TSB(TNode, %InFuse; OutPin; 12,12,12,12,18,18,15,15);
  1990.  %END;
  1991. %MACEND;
  1992.  
  1993. LINV(P13; L1);
  1994. NOR7ENABLE(%FF00, %SF00, P22, N1);
  1995. NOR8DFF(%FF320, N2, L2, P21);
  1996. NOR8DFF(%FF640, N3, L3, P20);
  1997. NOR8DFF(%FF960, N4, L4, P19);
  1998. NOR8DFF(%FF1280, N5, L5, P18);
  1999. NOR8DFF(%FF1600, N6, L6, P17);
  2000. NOR8DFF(%FF1920, N7, L7, P16);
  2001. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  2002. %EndModel
  2003.  
  2004. ;The registers on the following device reset upon power-up, whereby the
  2005. ;ctive-low outputs are set to a logic High.
  2006. %StartModel
  2007. %Manufacturer:AMD
  2008. %Type:20R6
  2009. %PartNumber:PAL20R6B-2
  2010. %LastNode ? ?
  2011. %NumPins:24
  2012. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  2013.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 P15 ~P15
  2014.    P11 ~P11 P14 ~P14 *
  2015.  
  2016. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2017.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2018.   DQFFC(TLNode,P1,IPL;NodeInp;10,10,15,0,10,10,1,1,1,1,15,15,25,0,15,15,1,1,1,1);
  2019.   TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  2020. %MACEND;
  2021.  
  2022. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  2023.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2024.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2025.       %InFuse+240, %InFuse+280; OutPin; 15,15,25,25);
  2026.  %ELSE
  2027.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2028.       %InFuse+240, %InFuse+280; TNode; 15,15,25,25);
  2029.   TSB(TNode, %InFuse; OutPin; 10,10,13,13,25,25,25,25);
  2030.  %END;
  2031. %MACEND;
  2032.  
  2033. LINV(P13; L1);
  2034. NOR7ENABLE(%FF00, %SF00, P22, N1);
  2035. NOR8DFF(%FF320, N2, L2, P21);
  2036. NOR8DFF(%FF640, N3, L3, P20);
  2037. NOR8DFF(%FF960, N4, L4, P19);
  2038. NOR8DFF(%FF1280, N5, L5, P18);
  2039. NOR8DFF(%FF1600, N6, L6, P17);
  2040. NOR8DFF(%FF1920, N7, L7, P16);
  2041. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  2042. %EndModel
  2043.  
  2044. %StartModel
  2045. %Manufacturer:AMD
  2046. %Type:20R8
  2047. %PartNumber:PAL20R8A
  2048. %LastNode ? ?
  2049. %NumPins:24
  2050. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 N1 ~N1 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  2051.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 N8 ~N8
  2052.    P11 ~P11 P14 ~P14 *
  2053.  
  2054. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2055.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2056.   DQFF(TLNode,P1;NodeInp;10,10,15,0,7,7,15,15,25,0,15,15);
  2057.   TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  2058. %MACEND;
  2059.  
  2060. LINV(P13; L1);
  2061. NOR8DFF(%FF00, N1, L2, P22);
  2062. NOR8DFF(%FF320, N2, L3, P21);
  2063. NOR8DFF(%FF640, N3, L4, P20);
  2064. NOR8DFF(%FF960, N4, L5, P19);
  2065. NOR8DFF(%FF1280, N5, L6, P18);
  2066. NOR8DFF(%FF1600, N6, L7, P17);
  2067. NOR8DFF(%FF1920, N7, L8, P16);
  2068. NOR8DFF(%FF2240, N8, L9, P15);
  2069. %EndModel
  2070.  
  2071. %StartModel
  2072. %Manufacturer:AMD
  2073. %Type:20R8
  2074. %PartNumber:PAL20R8A-2
  2075. %LastNode ? ?
  2076. %NumPins:24
  2077. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 N1 ~N1 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  2078.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 N8 ~N8
  2079.    P11 ~P11 P14 ~P14 *
  2080.  
  2081. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2082.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2083.   DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,25,25,35,0,25,25);
  2084.   TSB(NodeInp,L1;OutPin;15,15,15,15,25,25,25,25);
  2085. %MACEND;
  2086.  
  2087. LINV(P13; L1);
  2088. NOR8DFF(%FF00, N1, L2, P22);
  2089. NOR8DFF(%FF320, N2, L3, P21);
  2090. NOR8DFF(%FF640, N3, L4, P20);
  2091. NOR8DFF(%FF960, N4, L5, P19);
  2092. NOR8DFF(%FF1280, N5, L6, P18);
  2093. NOR8DFF(%FF1600, N6, L7, P17);
  2094. NOR8DFF(%FF1920, N7, L8, P16);
  2095. NOR8DFF(%FF2240, N8, L9, P15);
  2096. %EndModel
  2097.  
  2098. %StartModel
  2099. %Manufacturer:AMD
  2100. %Type:20R8
  2101. %PartNumber:PAL20R8B
  2102. %LastNode ? ?
  2103. %NumPins:24
  2104. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 N1 ~N1 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  2105.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 N8 ~N8
  2106.    P11 ~P11 P14 ~P14 *
  2107.  
  2108. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2109.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2110.   DQFF(TLNode,P1;NodeInp;8,8,10,0,8,6,15,15,15,0,12,10);
  2111.   TSB(NodeInp,L1;OutPin;10,10,8,8,15,15,12,12);
  2112. %MACEND;
  2113.  
  2114. LINV(P13; L1);
  2115. NOR8DFF(%FF00, N1, L2, P22);
  2116. NOR8DFF(%FF320, N2, L3, P21);
  2117. NOR8DFF(%FF640, N3, L4, P20);
  2118. NOR8DFF(%FF960, N4, L5, P19);
  2119. NOR8DFF(%FF1280, N5, L6, P18);
  2120. NOR8DFF(%FF1600, N6, L7, P17);
  2121. NOR8DFF(%FF1920, N7, L8, P16);
  2122. NOR8DFF(%FF2240, N8, L9, P15);
  2123. %EndModel
  2124.  
  2125. ;The registers on the following device reset upon power-up, whereby the
  2126. ;active-low outputs are set to a logic High.
  2127. %StartModel
  2128. %Manufacturer:AMD
  2129. %Type:20R8
  2130. %PartNumber:PAL20R8B-2
  2131. %LastNode ? ?
  2132. %NumPins:24
  2133. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 N1 ~N1 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  2134.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 N8 ~N8
  2135.    P11 ~P11 P14 ~P14 *
  2136.  
  2137. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2138.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2139.   DQFFC(TLNode,P1,IPL;NodeInp;10,10,15,0,10,10,1,1,1,1,15,15,25,0,15,15,1,1,1,1);
  2140.   TSB(NodeInp,L1;OutPin;10,10,11,11,20,20,20,20);
  2141. %MACEND;
  2142.  
  2143. LINV(P13; L1);
  2144. NOR8DFF(%FF00, N1, L2, P22);
  2145. NOR8DFF(%FF320, N2, L3, P21);
  2146. NOR8DFF(%FF640, N3, L4, P20);
  2147. NOR8DFF(%FF960, N4, L5, P19);
  2148. NOR8DFF(%FF1280, N5, L6, P18);
  2149. NOR8DFF(%FF1600, N6, L7, P17);
  2150. NOR8DFF(%FF1920, N7, L8, P16);
  2151. NOR8DFF(%FF2240, N8, L9, P15);
  2152. %EndModel
  2153.  
  2154. %StartModel
  2155. %Manufacturer:AMD
  2156. %Type:20RA10
  2157. %PartNumber:PAL20RA10
  2158. %LastNode ? ?
  2159. %NumPins: 24
  2160. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20 P6 ~P6
  2161.            P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17  P9 ~P9 P16 ~P16 P10 ~P10  P15 ~P15
  2162.            P11 ~P11 P14 ~P14 *
  2163.  
  2164.  
  2165. %MACRO LOADMac(IO:%TEXT, IOBar:%TEXT, InFuse:%FF, TLNode1:%TEXT,
  2166.                    TLNode2:%TEXT, ResetLoadInput:%TEXT, TLNode3:%TEXT,
  2167.                SetLoadInput:%TEXT, XorFuse:%SF, TLNode:%TEXT, PClock:%TEXT,
  2168.                    RegOut:%TEXT, TLSet:%TEXT);
  2169.  
  2170.   LINV(IO; IOBar);
  2171.   LAND(P1, %InFuse+80; TLNode1);
  2172.   LAND(L1, IOBar; TLNode2);
  2173.   LNOR(TLNode1, TLNode2, IPH; ResetLoadInput);
  2174.   LINV(%InFuse+120; TLSet);
  2175.   LAND(P1, TLSet; TLNode3);
  2176.   LOR(TLNode2, TLNode3; SetLoadInput);
  2177.  
  2178.  %IF %XorFuse=1 %THEN
  2179.   LOR(%InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TLNode);
  2180.  %ELSE
  2181.   LNOR(%InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TLNode);
  2182.  %END;
  2183.   AND(%InFuse+40; PClock; 0,0,0,0);
  2184.   DQFFPC(TLNode, PClock, SetLoadInput, ResetLoadInput; RegOut; 17,17,10,0,13,13,22,27,15,0,30,30,20,0,20,20,35,40,35,0);
  2185. %MACEND;
  2186.  
  2187. %MACRO OUTPUTMac(InFuse:%FF, TLNode:%TEXT, RegOutput:%TEXT, Output:%TEXT,
  2188.                  TsbEnable:%TEXT, IO:%TEXT, EnableFuse:%SF, SETFuse:%SF,
  2189.          RESETFuse:%SF);
  2190.  
  2191. %IF %SETFuse..%SETFuse+39 = 1 %THEN
  2192.  %IF %RESETFuse..%RESETFuse+39 = 1 %THEN
  2193.  
  2194.    %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2195.      ITSB(TLNode, L2; IO; 10,10,10,10,20,20,20,20);
  2196.    %ELSE
  2197.      AND(%InFuse, L2; TSBEnable; 18,18,30,30);
  2198.      ITSB(TLNode, TsbEnable; IO; 10,10,10,10,20,20,20,20);
  2199.    %END;
  2200.  
  2201.  %ELSE
  2202.  
  2203.    %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2204.      ITSB(RegOutput, L2; IO; 10,10,10,10,20,20,20,20);
  2205.    %ELSE
  2206.      AND(%InFuse, L2; TsbEnable; 18,18,30,30);
  2207.      ITSB(RegOutput, TsbEnable; IO; 10,10,10,10,20,20,20,20);
  2208.    %END;
  2209.  %END;
  2210. %ELSE
  2211.  %IF %RESETFuse..%RESETFuse+39 = 1 %THEN
  2212.  
  2213.    %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2214.      ITSB(RegOutput, L2; IO; 10,10,10,10,20,20,20,20);
  2215.    %ELSE
  2216.      AND(%InFuse, L2; TsbEnable; 18,18,30,30);
  2217.      ITSB(RegOutput, TsbEnable; IO; 10,10,10,10,20,20,20,20);
  2218.    %END;
  2219.  
  2220.  %ELSE
  2221.  
  2222.    %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2223.      ITSB(RegOutput, L2; IO; 10,10,10,10,20,20,20,20);
  2224.    %ELSE
  2225.      AND(%InFuse, L2; TsbEnable; 18,18,30,30);
  2226.      ITSB(RegOutput, TsbEnable; IO; 10,10,10,10,20,20,20,20);
  2227.    %END;
  2228.  %END;
  2229. %END;
  2230. %MACEND;
  2231.  
  2232. LINV(P1;L1);
  2233. LINV(P13;L2);
  2234.  
  2235. LOADMac(P23, L3, %FF00, L4, L5, L6, L7, L8, %SF3200, L9, N1, N2, L73);
  2236. LOADMac(P22, L10, %FF320, L11, L12, L13, L14, L15, %SF3201, L16, N3, N4, L74);
  2237. LOADMac(P21, L17, %FF640, L18, L19, L20, L21, L22, %SF3202, L23, N5, N6, L75);
  2238. LOADMac(P20, L24, %FF960, L25, L26, L27, L28, L29, %SF3203, L30, N7, N8, L76);
  2239. LOADMac(P19, L31, %FF1280, L32, L33, L34, L35, L36, %SF3204, L37, N9, N10, L77);
  2240. LOADMac(P18, L38, %FF1600, L39, L40, L41, L42, L43, %SF3205, L44, N11, N12, L78);
  2241. LOADMac(P17, L45, %FF1920, L46, L47, L48, L49, L50, %SF3206, L51, N13, N14, L79);
  2242. LOADMac(P16, L52, %FF2240, L53, L54, L55, L56, L57, %SF3207, L58, N15, N16, L80);
  2243. LOADMac(P15, L59, %FF2560, L60, L61, L62, L63, L64, %SF3208, L65, N17, N18, L81);
  2244. LOADMac(P14, L66, %FF2880, L67, L68, L69, L70, L71, %SF3209, L72, N19, N20, L82);
  2245.  
  2246. OUTPUTMac(%FF00, L9, N2, L83, N21, P23, %SF00, %SF120, %SF80);
  2247. OUTPUTMac(%FF320,L16, N4, L85, N22, P22, %SF320, %SF440, %SF400);
  2248. OUTPUTMac(%FF640, L23, N6, L87, N23, P21, %SF640, %SF760, %SF720);
  2249. OUTPUTMac(%FF960, L30, N8, L89, N24, P20, %SF960, %SF1080, %SF1040);
  2250. OUTPUTMac(%FF1280, L37, N10, L91, N25, P19, %SF1280, %SF1400, %SF1360);
  2251. OUTPUTMac(%FF1600, L44, N12, L93, N26, P18, %SF1600, %SF1720, %SF1680);
  2252. OUTPUTMac(%FF1920, L51, N14, L95, N27, P17, %SF1920, %SF2040, %SF2000);
  2253. OUTPUTMac(%FF2240, L58, N16, L97, N28, P16, %SF2240, %SF2360, %SF2320);
  2254. OUTPUTMac(%FF2560, L65, N18, L99, N29, P15, %SF2560, %SF2680, %SF2640);
  2255. OUTPUTMac(%FF2880, L72, N20, L100, N30, P14, %SF2880, %SF3000, %SF2960);
  2256. %EndModel
  2257.  
  2258. %StartModel
  2259. %Manufacturer:AMD
  2260. %Type:24L10
  2261. %PartNumber:PAL24L10-10
  2262. %LastNode ? ?
  2263. %NumPins:28
  2264. %FDF AND 0 P2 ~P2 P28 ~P28 P3 ~P3 P27 ~P27 P4 ~P4 P1 ~P1 P5 ~P5 P25 ~P25
  2265.      P6 ~P6 P24 ~P24 P8 ~P8 P23 ~P23 P9 ~P9 P22 ~P22 P10 ~P10 P20 ~P20
  2266.      P11 ~P11 P19 ~P19 P12 ~P12 P18 ~P18 P13 ~P13 P17 ~P17 P14 ~P14
  2267.      P15 ~P15*
  2268.  
  2269. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  2270.  %IF %EnableFuse..%EnableFuse+47 = 1 %THEN
  2271.   NOR(%InFuse+48, %InFuse+96, %InFuse+144, %InFuse+192, %InFuse+240,
  2272.       %InFuse+288, %InFuse+336; OutPin; 2,2,8,8);
  2273.  %ELSE
  2274.   NOR(%InFuse+48, %InFuse+96, %InFuse+144, %InFuse+192, %InFuse+240,
  2275.       %InFuse+288, %InFuse+336; OutPin; 2,2,8,8);
  2276.   TSB(TNode, %InFuse; OutPin; 3,3,3,3,10,10,10,10);
  2277.  %END;
  2278. %MACEND;
  2279.  
  2280. NOR7ENABLE(%SF00, %FF00, P26, N1);
  2281. NOR7ENABLE(%SF384, %FF384, P25, N2);
  2282. NOR7ENABLE(%SF768, %FF768, P24, N3);
  2283. NOR7ENABLE(%SF1152, %FF1152, P23, N4);
  2284. NOR7ENABLE(%SF1536, %FF1536, P22, N5);
  2285. NOR7ENABLE(%SF1920, %FF1920, P20, N6);
  2286. NOR7ENABLE(%SF2304, %FF2304, P19, N7);
  2287. NOR7ENABLE(%SF2688, %FF2688, P18, N8);
  2288. NOR7ENABLE(%SF3072, %FF3072, P17, N9);
  2289. NOR7ENABLE(%SF3456, %FF3456, P16, N10);
  2290. %EndModel
  2291.  
  2292. %StartModel
  2293. %Manufacturer:AMD
  2294. %Type:24R10
  2295. %PartNumber:PAL24R10-10
  2296. %LastNode ? ?
  2297. %NumPins:28
  2298. %FDF AND 0 P2 ~P2 P28 ~P28 P3 ~P3 P27 ~P27 P4 ~P4 N1 ~N1 P5 ~P5 N2 ~N2
  2299.    P6 ~P6 N3 ~N3 P8 ~P8 N4 ~N4 P9 ~P9 N5 ~N5 P10 ~P10 N6 ~N6 P11 ~P11
  2300.    N7 ~N7 P12 ~P12 N8 ~N8 P13 ~P13 N9 ~N9 P14 ~P14 N10 ~N10*
  2301.  
  2302. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT,
  2303.                TSBInput:%TEXT);
  2304.   LNOR(%InFuse, %InFuse+48, %InFuse+96, %InFuse+144, %InFuse+192, %InFuse+240,
  2305.       %InFuse+288, %InFuse+336; TLNode);
  2306.   DQFFC(TLNode,P1,IPL;NodeInp;1,1,10,0,7,7,1,1,1,1,7,7,10,0,7,7,1,1,1,1);
  2307.   BUF(NodeInp; TSBInput; 1,1,1,1);
  2308.   TSB(TSBInput,L1;OutPin; 1,1,1,1,10,10,10,10);
  2309. %MACEND;
  2310.  
  2311. LINV(P15; L1);
  2312. NOR8DFF(%FF00, N1, L2, P26, N11);
  2313. NOR8DFF(%FF384, N2, L3, P25, N12);
  2314. NOR8DFF(%FF768, N3, L4, P24, N13);
  2315. NOR8DFF(%FF1152, N4, L5, P23, N14);
  2316. NOR8DFF(%FF1536, N5, L6, P22, N15);
  2317. NOR8DFF(%FF1920, N6, L7, P20, N16);
  2318. NOR8DFF(%FF2304, N7, L8, P19, N17);
  2319. NOR8DFF(%FF2688, N8, L10, P18, N18);
  2320. NOR8DFF(%FF3072, N9, L11, P17, N19);
  2321. NOR8DFF(%FF3456, N10, L12, P16, N20);
  2322. %EndModel
  2323.  
  2324. %StartModel
  2325. %Manufacturer:AMD
  2326. %Type:24R4
  2327. %PartNumber:PAL24R4-10
  2328. %LastNode ? ?
  2329. %NumPins:28
  2330. %FDF AND 0 P2 ~P2 P28 ~P28 P3 ~P3 P27 ~P27 P4 ~P4 P26 ~P26 P5 ~P5 P25 P6 ~P6
  2331.    P24 ~P24 P8 ~P8 N1 ~N1 P9 ~P9 N2 ~N2 P10 ~P10 N3 ~N3 P11 ~P11 N4 ~N4
  2332.    P12 ~P12 P18 ~P18 P13 ~P13 P17 ~P17 P14 ~P14 P16 ~P16*
  2333.  
  2334. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT,
  2335.                TSBInput:%TEXT);
  2336.   LNOR(%InFuse, %InFuse+48, %InFuse+96, %InFuse+144, %InFuse+192, %InFuse+240,
  2337.       %InFuse+288, %InFuse+336; TLNode);
  2338.   DQFFC(TLNode,P1,IPL;NodeInp;1,1,10,0,7,7,1,1,1,1,7,7,10,0,7,7,1,1,1,1);
  2339.   BUF(NodeInp; TSBInput; 1,1,1,1);
  2340.   TSB(TSBInput,L1;OutPin; 1,1,1,1,10,10,10,10);
  2341. %MACEND;
  2342.  
  2343. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  2344.  %IF %EnableFuse..%EnableFuse+47 = 1 %THEN
  2345.    NOR(%InFuse+48, %InFuse+96, %InFuse+144, %InFuse+192, %InFuse+240,
  2346.       %InFuse+288, %InFuse+336; OutPin; 2,2,8,8);
  2347.  %ELSE
  2348.    NOR(%InFuse+48, %InFuse+96, %InFuse+144, %InFuse+192, %InFuse+240,
  2349.       %InFuse+288, %InFuse+336; OutPin; 2,2,8,8);
  2350.    TSB(TNode, %InFuse; OutPin; 3,3,3,3,10,10,10,10);
  2351.  %END;
  2352. %MACEND;
  2353.  
  2354. LINV(P15; L1);
  2355. NOR7ENABLE(%FF00, %SF00, P26, N5);
  2356. NOR7ENABLE(%FF384, %SF384, P25, N6);
  2357. NOR7ENABLE(%FF768, %SF768, P24, N7);
  2358. NOR8DFF(%FF1152, N1, L2, P23, N8);
  2359. NOR8DFF(%FF1536, N2, L3, P22, N9);
  2360. NOR8DFF(%FF1920, N3, L4, P20, N10);
  2361. NOR8DFF(%FF2304, N4, L5, P19, N11);
  2362. NOR7ENABLE(%FF2688, %SF2688, P18, N12);
  2363. NOR7ENABLE(%FF3072, %SF3072, P17, N13);
  2364. NOR7ENABLE(%FF3456, %SF3456, P16, N14);
  2365. %EndModel
  2366.  
  2367. %StartModel
  2368. %Manufacturer:AMD
  2369. %Type:24R8
  2370. %PartNumber:PAL24R8-10
  2371. %LastNode ? ?
  2372. %NumPins:28
  2373. %FDF AND 0 P2 ~P2 P28 ~P28 P3 ~P3 P27 ~P27 P4 ~P4 P26 ~P26 P5 ~P5 N1 ~N1
  2374.    P6 ~P6 N2 ~N2 P8 ~P8 N3 ~N3 P9 ~P9 N4 ~N4 P10 ~P10 N5 ~N5 P11 ~P11
  2375.    N6 ~N6 P12 ~P12 N7 ~N7 P13 ~P13 N8 ~N8 P14 ~P14 P16 ~P16 *
  2376.  
  2377. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  2378.  %IF %EnableFuse..%EnableFuse+47 = 1 %THEN
  2379.    NOR(%InFuse+48, %InFuse+96, %InFuse+144, %InFuse+192, %InFuse+240,
  2380.       %InFuse+288, %InFuse+336; OutPin; 2,2,8,8);
  2381.  %ELSE
  2382.    NOR(%InFuse+48, %InFuse+96, %InFuse+144, %InFuse+192, %InFuse+240,
  2383.       %InFuse+288, %InFuse+336; TNode; 2,2,8,8);
  2384.    TSB(TNode, %InFuse; OutPin; 3,3,3,3,10,10,10,10);
  2385.  %END;
  2386. %MACEND;
  2387.  
  2388. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT,
  2389.                TSBInput:%TEXT);
  2390.   LNOR(%InFuse, %InFuse+48, %InFuse+96, %InFuse+144, %InFuse+192, %InFuse+240,
  2391.       %InFuse+288, %InFuse+336; TLNode);
  2392.   DQFFC(TLNode,P1,IPL;NodeInp;1,1,10,0,7,7,1,1,1,1,7,7,10,0,7,7,1,1,1,1);
  2393.   BUF(NodeInp; TSBInput; 1,1,1,1);
  2394.   TSB(TSBInput,L1;OutPin; 1,1,1,1,10,10,10,10);
  2395. %MACEND;
  2396.  
  2397. LINV(P15; L1);
  2398.  
  2399. NOR7ENABLE(%FF00, %SF00, P26, N9);
  2400. NOR8DFF(%FF384, N1, L2, P25, N10);
  2401. NOR8DFF(%FF768, N2, L3, P24, N11);
  2402. NOR8DFF(%FF1152, N3, L4, P23, N12);
  2403. NOR8DFF(%FF1536, N4, L5, P22, N13);
  2404. NOR8DFF(%FF1920, N5, L6, P20, N14);
  2405. NOR8DFF(%FF2304, N6, L7, P19, N15);
  2406. NOR8DFF(%FF2688, N7, L8, P18, N16);
  2407. NOR8DFF(%FF3072, N8, L9, P17, N17);
  2408. NOR7ENABLE(%FF3456, %SF3456, P16, N18);
  2409. %EndModel
  2410.  
  2411. %StartModel
  2412. %Manufacturer:AMD
  2413. %Type:6L16
  2414. %PartNumber:PAL6L16A
  2415. %LastNode ? ?
  2416. %NumPins:24
  2417. %FDF AND 0 P4 ~P4 P5 ~P5 P6 ~P6 P7 ~P7 P8 ~P8 P9 ~P9 *
  2418.  
  2419. INV(%FF00; P1; 15,15,25,25);
  2420. INV(%FF12; P23; 15,15,25,25);
  2421. INV(%FF24; P2; 15,15,25,25);
  2422. INV(%FF36; P3; 15,15,25,25);
  2423. INV(%FF48; P22; 15,15,25,25);
  2424. INV(%FF60; P21; 15,15,25,25);
  2425. INV(%FF72; P20; 15,15,25,25);
  2426. INV(%FF84; P19; 15,15,25,25);
  2427. INV(%FF96; P18; 15,15,25,25);
  2428. INV(%FF108; P17; 15,15,25,25);
  2429. INV(%FF120; P16; 15,15,25,25);
  2430. INV(%FF132; P10; 15,15,25,25);
  2431. INV(%FF144; P15; 15,15,25,25);
  2432. INV(%FF156; P14; 15,15,25,25);
  2433. INV(%FF168; P11; 15,15,25,25);
  2434. INV(%FF180; P13; 15,15,25,25);
  2435. %EndModel
  2436.  
  2437. %StartModel
  2438. %Manufacturer:AMD
  2439. %Type:8L14
  2440. %PartNumber:PAL8L14
  2441. %LastNode ? ?
  2442. %NumPins:24
  2443. %FDF AND 0 P3 ~P3 P4 ~P4 P5 ~P5 P6 ~P6 P7 ~P7 P8 ~P8 P9 ~P9 P10 ~P10 *
  2444.  
  2445. INV(%FF00; P1; 15,15,25,25);
  2446. INV(%FF16; P23; 15,15,25,25);
  2447. INV(%FF32; P2; 15,15,25,25);
  2448. INV(%FF48; P22; 15,15,25,25);
  2449. INV(%FF64; P21; 15,15,25,25);
  2450. INV(%FF80; P20; 15,15,25,25);
  2451. INV(%FF96; P19; 15,15,25,25);
  2452. INV(%FF112; P18; 15,15,25,25);
  2453. INV(%FF128; P17; 15,15,25,25);
  2454. INV(%FF144; P16; 15,15,25,25);
  2455. INV(%FF160; P15; 15,15,25,25);
  2456. INV(%FF176; P14; 15,15,25,25);
  2457. INV(%FF192; P11; 15,15,25,25);
  2458. INV(%FF208; P13; 15,15,25,25);
  2459. %EndModel
  2460.  
  2461. %StartModel
  2462. %Manufacturer:AMD
  2463. %Type:20L8
  2464. %PartNumber:PALC20L8Z-35
  2465. %LastNode ? ?
  2466. %NumPins:24
  2467. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  2468.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  2469.      P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  2470.  
  2471. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  2472.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2473.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2474.      %InFuse+240, %InFuse+280; OutPin; 30,30,35,35);
  2475.  %ELSE
  2476.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2477.       %InFuse+240, %InFuse+280; TNode; 30,30,35,35);
  2478.   TSB(TNode, %InFuse; OutPin; 30,30,30,30,35,35,35,35);
  2479.  %END;
  2480. %MACEND;
  2481.  
  2482. NOR7ENABLE(%SF00, %FF00, P22, N1);
  2483. NOR7ENABLE(%SF320, %FF320, P21, N2);
  2484. NOR7ENABLE(%SF640, %FF640, P20, N3);
  2485. NOR7ENABLE(%SF960, %FF960, P19, N4);
  2486. NOR7ENABLE(%SF1280, %FF1280, P18, N5);
  2487. NOR7ENABLE(%SF1600, %FF1600, P17, N6);
  2488. NOR7ENABLE(%SF1920, %FF1920, P16, N7);
  2489. NOR7ENABLE(%SF2240, %FF2240, P15, N8);
  2490. %EndModel
  2491.  
  2492. %StartModel
  2493. %Manufacturer:AMD
  2494. %Type:20L8
  2495. %PartNumber:PALC20L8Z-45
  2496. %LastNode ? ?
  2497. %NumPins:24
  2498. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P23 ~P23 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  2499.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  2500.      P10 ~P10 P14 ~P14 P11 ~P11 P13 ~P13 *
  2501.  
  2502. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  2503.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2504.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2505.      %InFuse+240, %InFuse+280; OutPin; 40,40,45,45);
  2506.  %ELSE
  2507.   NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2508.       %InFuse+240, %InFuse+280; TNode; 40,40,45,45);
  2509.   TSB(TNode, %InFuse; OutPin; 40,40,40,40,45,45,45,45);
  2510.  %END;
  2511. %MACEND;
  2512.  
  2513. NOR7ENABLE(%SF00, %FF00, P22, N1);
  2514. NOR7ENABLE(%SF320, %FF320, P21, N2);
  2515. NOR7ENABLE(%SF640, %FF640, P20, N3);
  2516. NOR7ENABLE(%SF960, %FF960, P19, N4);
  2517. NOR7ENABLE(%SF1280, %FF1280, P18, N5);
  2518. NOR7ENABLE(%SF1600, %FF1600, P17, N6);
  2519. NOR7ENABLE(%SF1920, %FF1920, P16, N7);
  2520. NOR7ENABLE(%SF2240, %FF2240, P15, N8);
  2521. %EndModel
  2522.  
  2523. %StartModel
  2524. %Manufacturer:AMD
  2525. %Type:20R4
  2526. %PartNumber:PALC20R4Z-35
  2527. %LastNode ? ?
  2528. %NumPins:24
  2529. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 N3 ~N3 P6 ~P6
  2530.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 P16 ~P16 P10 ~P10 P15 ~P15
  2531.    P11 ~P11 P14 ~P14 *
  2532.  
  2533. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2534.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2535.   DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,20,20,30,0,15,15);
  2536.   TSB(NodeInp,L1;OutPin;15,15,15,15,20,20,20,20);
  2537. %MACEND;
  2538.  
  2539. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  2540.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2541.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2542.       %InFuse+240, %InFuse+280; OutPin; 30,30,35,35);
  2543.  %ELSE
  2544.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2545.       %InFuse+240, %InFuse+280; TNode; 30,30,35,35);
  2546.    TSB(TNode, %InFuse; OutPin; 30,30,30,30,35,35,35,35);
  2547.  %END;
  2548. %MACEND;
  2549.  
  2550. LINV(P13; L1);
  2551. NOR7ENABLE(%FF00, %SF00, P22, N1);
  2552. NOR7ENABLE(%FF320, %SF320, P21, N2);
  2553. NOR8DFF(%FF640, N3, L2, P20);
  2554. NOR8DFF(%FF960, N4, L3, P19);
  2555. NOR8DFF(%FF1280, N5, L4, P18);
  2556. NOR8DFF(%FF1600, N6, L5, P17);
  2557. NOR7ENABLE(%FF1920, %SF1920, P16, N7);
  2558. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  2559. %EndModel
  2560.  
  2561. %StartModel
  2562. %Manufacturer:AMD
  2563. %Type:20R4
  2564. %PartNumber:PALC20R4Z-45
  2565. %LastNode ? ?
  2566. %NumPins:24
  2567. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 N3 ~N3 P6 ~P6
  2568.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 P16 ~P16 P10 ~P10 P15 ~P15
  2569.    P11 ~P11 P14 ~P14 *
  2570.  
  2571. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2572.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2573.   DQFF(TLNode,P1;NodeInp;20,20,30,0,10,10,25,25,40,0,15,15);
  2574.   TSB(NodeInp,L1;OutPin;20,20,20,20,25,25,25,25);
  2575. %MACEND;
  2576.  
  2577. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  2578.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2579.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2580.       %InFuse+240, %InFuse+280; OutPin; 40,40,45,45);
  2581.  %ELSE
  2582.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2583.       %InFuse+240, %InFuse+280; TNode; 40,40,45,45);
  2584.    TSB(TNode, %InFuse; OutPin; 40,40,40,40,45,45,45,45);
  2585.  %END;
  2586. %MACEND;
  2587.  
  2588. LINV(P13; L1);
  2589. NOR7ENABLE(%FF00, %SF00, P22, N1);
  2590. NOR7ENABLE(%FF320, %SF320, P21, N2);
  2591. NOR8DFF(%FF640, N3, L2, P20);
  2592. NOR8DFF(%FF960, N4, L3, P19);
  2593. NOR8DFF(%FF1280, N5, L4, P18);
  2594. NOR8DFF(%FF1600, N6, L5, P17);
  2595. NOR7ENABLE(%FF1920, %SF1920, P16, N7);
  2596. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  2597. %EndModel
  2598.  
  2599. %StartModel
  2600. %Manufacturer:AMD
  2601. %Type:20R6
  2602. %PartNumber:PALC20R6Z-35
  2603. %LastNode ? ?
  2604. %NumPins:24
  2605. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  2606.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 P15 ~P15
  2607.    P11 ~P11 P14 ~P14 *
  2608.  
  2609. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2610.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2611.   DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,20,20,30,0,15,15);
  2612.   TSB(NodeInp,L1;OutPin;15,15,15,15,20,20,20,20);
  2613. %MACEND;
  2614.  
  2615. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  2616.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2617.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2618.       %InFuse+240, %InFuse+280; OutPin; 30,30,35,35);
  2619.  %ELSE
  2620.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2621.       %InFuse+240, %InFuse+280; TNode; 30,30,35,35);
  2622.   TSB(TNode, %InFuse; OutPin; 30,30,30,30,35,35,35,35);
  2623.  %END;
  2624. %MACEND;
  2625.  
  2626. LINV(P13; L1);
  2627. NOR7ENABLE(%FF00, %SF00, P22, N1);
  2628. NOR8DFF(%FF320, N2, L2, P21);
  2629. NOR8DFF(%FF640, N3, L3, P20);
  2630. NOR8DFF(%FF960, N4, L4, P19);
  2631. NOR8DFF(%FF1280, N5, L5, P18);
  2632. NOR8DFF(%FF1600, N6, L6, P17);
  2633. NOR8DFF(%FF1920, N7, L7, P16);
  2634. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  2635. %EndModel
  2636.  
  2637. %StartModel
  2638. %Manufacturer:AMD
  2639. %Type:20R6
  2640. %PartNumber:PALC20R6Z-45
  2641. %LastNode ? ?
  2642. %NumPins:24
  2643. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 P22 ~P22 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  2644.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 P15 ~P15
  2645.    P11 ~P11 P14 ~P14 *
  2646.  
  2647. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2648.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2649.   DQFF(TLNode,P1;NodeInp;20,20,30,0,10,10,25,25,40,0,15,15);
  2650.   TSB(NodeInp,L1;OutPin;20,20,20,20,25,25,25,25);
  2651. %MACEND;
  2652.  
  2653. %MACRO NOR7ENABLE(InFuse:%FF, EnableFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  2654.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  2655.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2656.       %InFuse+240, %InFuse+280; OutPin; 40,40,45,45);
  2657.  %ELSE
  2658.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  2659.       %InFuse+240, %InFuse+280; TNode; 40,40,45,45);
  2660.   TSB(TNode, %InFuse; OutPin; 40,40,40,40,45,45,45,45);
  2661.  %END;
  2662. %MACEND;
  2663.  
  2664. LINV(P13; L1);
  2665. NOR7ENABLE(%FF00, %SF00, P22, N1);
  2666. NOR8DFF(%FF320, N2, L2, P21);
  2667. NOR8DFF(%FF640, N3, L3, P20);
  2668. NOR8DFF(%FF960, N4, L4, P19);
  2669. NOR8DFF(%FF1280, N5, L5, P18);
  2670. NOR8DFF(%FF1600, N6, L6, P17);
  2671. NOR8DFF(%FF1920, N7, L7, P16);
  2672. NOR7ENABLE(%FF2240, %SF2240, P15, N8);
  2673. %EndModel
  2674.  
  2675. %StartModel
  2676. %Manufacturer:AMD
  2677. %Type:20R8
  2678. %PartNumber:PALC20R8Z-35
  2679. %LastNode ? ?
  2680. %NumPins:24
  2681. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 N1 ~N1 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  2682.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 N8 ~N8
  2683.    P11 ~P11 P14 ~P14 *
  2684.  
  2685. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2686.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2687.   DQFF(TLNode,P1;NodeInp;15,15,25,0,10,10,20,20,30,0,15,15);
  2688.   TSB(NodeInp,L1;OutPin;15,15,15,15,20,20,20,20);
  2689. %MACEND;
  2690.  
  2691. LINV(P13; L1);
  2692. NOR8DFF(%FF00, N1, L2, P22);
  2693. NOR8DFF(%FF320, N2, L3, P21);
  2694. NOR8DFF(%FF640, N3, L4, P20);
  2695. NOR8DFF(%FF960, N4, L5, P19);
  2696. NOR8DFF(%FF1280, N5, L6, P18);
  2697. NOR8DFF(%FF1600, N6, L7, P17);
  2698. NOR8DFF(%FF1920, N7, L8, P16);
  2699. NOR8DFF(%FF2240, N8, L9, P15);
  2700. %EndModel
  2701.  
  2702. %StartModel
  2703. %Manufacturer:AMD
  2704. %Type:20R8
  2705. %PartNumber:PALC20R8Z-45
  2706. %LastNode ? ?
  2707. %NumPins:24
  2708. %FDF AND 0 P2 ~P2 P23 ~P23  P3 ~P3 N1 ~N1 P4 ~P4 N2 ~N2 P5 ~P5 N3 ~N3 P6 ~P6
  2709.    N4 ~N4 P7 ~P7 N5 ~N5 P8 ~P8 N6 ~N6 P9 ~P9 N7 ~N7 P10 ~P10 N8 ~N8
  2710.    P11 ~P11 P14 ~P14 *
  2711.  
  2712. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  2713.   LNOR(%InFuse,%InFuse+40,%InFuse+80,%InFuse+120,%InFuse+160,%InFuse+200,%InFuse+240,%InFuse+280;TLNode);
  2714.   DQFF(TLNode,P1;NodeInp;20,20,30,0,10,10,25,25,40,0,15,15);
  2715.   TSB(NodeInp,L1;OutPin;20,20,20,20,25,25,25,25);
  2716. %MACEND;
  2717.  
  2718. LINV(P13; L1);
  2719. NOR8DFF(%FF00, N1, L2, P22);
  2720. NOR8DFF(%FF320, N2, L3, P21);
  2721. NOR8DFF(%FF640, N3, L4, P20);
  2722. NOR8DFF(%FF960, N4, L5, P19);
  2723. NOR8DFF(%FF1280, N5, L6, P18);
  2724. NOR8DFF(%FF1600, N6, L7, P17);
  2725. NOR8DFF(%FF1920, N7, L8, P16);
  2726. NOR8DFF(%FF2240, N8, L9, P15);
  2727. %EndModel
  2728.  
  2729. ;Delays for the following device are typical and maximum.
  2730. %StartModel
  2731. %Manufacturer:AMD
  2732. %Type:22V10
  2733. %PartNumber:PALC22V10H-25
  2734. %LastNode ? ?
  2735. %NumPins: 24
  2736. %FDF AND 0 P1 ~P1 N1 ~N1 P2 ~P2 N2 ~N2 P3 ~P3 N3 ~N3 P4 ~P4 N4 ~N4 P5 ~P5
  2737.      N5 ~N5 P6 ~P6 N6 ~N6 P7 ~P7 N7 ~N7 P8 ~P8 N8 ~N8 P9 ~P9 N9 ~N9
  2738.      P10 ~P10 N10 ~N10 P11 ~P11 P13 ~P13 *
  2739.  
  2740. %MACRO LOR16(InFuse:%FF, OutLNode:%TEXT);
  2741.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2742.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  2743.      %InFuse+528,%InFuse+572,%InFuse+616,%InFuse+660; OutLNode);
  2744. %MACEND;
  2745.  
  2746. %MACRO LOR14(InFuse:%FF, OutLNode:%TEXT);
  2747.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2748.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  2749.      %InFuse+528,%InFuse+572; OutLNode);
  2750. %MACEND;
  2751.  
  2752. %MACRO LOR12(InFuse:%FF, OutLNode:%TEXT);
  2753.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2754.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,
  2755.      %InFuse+484; OutLNode);
  2756. %MACEND;
  2757.  
  2758. %MACRO LOR10(InFuse:%FF, OutLNode:%TEXT);
  2759.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2760.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396; OutLNode);
  2761. %MACEND;
  2762.  
  2763. %MACRO LOR8(InFuse:%FF, OutLNode:%TEXT);
  2764.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2765.      %InFuse+264,%InFuse+308; OutLNode);
  2766. %MACEND;
  2767.  
  2768. %MACRO V10Mac(S1:%SF, S0:%SF, FeedBack:%TEXT, OrOutput:%TEXT, TNode:%TEXT,
  2769.               OutPin:%TEXT, InFuse:%FF, EnableFuse:%SF, TLNode:%TEXT);
  2770.  %CASE %S1,%S0
  2771.    0:
  2772.      LOR(OrOutput, L21; TLNode);
  2773.      DQFFC(TLNode, P1, L22; TNode; 13,13,11,0,9,9,20,20,20,20,15,15,15,0,13,13,25,25,25,25);
  2774.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  2775.      INV(TNode; OutPin; 0,0,0,0);
  2776.     %ELSE
  2777.      ITSB(TNode, %InFuse; OutPin; 20,20,20,20,25,25,25,25);
  2778.     %END;
  2779.     INV(TNode; FeedBack; 0,0,0,0);
  2780.   |1:
  2781.      LOR(OrOutput, L21; TLNode);
  2782.      DQFFC(TLNode, P1, L22; TNode; 13,13,11,0,9,9,20,20,20,20,15,15,15,0,13,13,25,25,25,25);
  2783.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  2784.      BUF(TNode; OutPin; 0,0,0,0);
  2785.     %ELSE
  2786.      TSB(TNode, %InFuse; OutPin; 20,20,20,20,25,25,25,25);
  2787.     %END;
  2788.     INV(TNode; FeedBack; 0,0,0,0);
  2789.   |2:
  2790.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  2791.      INV(OrOutput; OutPin; 20,20,25,25);
  2792.     %ELSE
  2793.      INV(OrOutput; TNode; 20,20,25,25);
  2794.      TSB(TNode, %InFuse; OutPin; 20,20,20,20,25,25,25,25);
  2795.     %END;
  2796.     BUF(OutPin; FeedBack; 0,0,0,0);
  2797.   |3:
  2798.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  2799.      BUF(OrOutput; OutPin; 20,20,25,25);
  2800.     %ELSE
  2801.      BUF(OrOutput; TNode; 20,20,25,25);
  2802.      TSB(TNode, %InFuse; OutPin; 20,20,20,20,25,25,25,25);
  2803.     %END;
  2804.     BUF(OutPin; FeedBack; 0,0,0,0);
  2805.   %END;
  2806. %MACEND;
  2807.  
  2808. LAND(%FF5764; L21);
  2809. LNOR(%FF00, IPH; L22);
  2810.  
  2811. LOR8(%FF88, L1);
  2812. LOR10(%FF484, L2);
  2813. LOR12(%FF968, L3);
  2814. LOR14(%FF1540, L4);
  2815. LOR16(%FF2200, L5);
  2816. LOR16(%FF2948, L6);
  2817. LOR14(%FF3696, L7);
  2818. LOR12(%FF4356, L8);
  2819. LOR10(%FF4928, L9);
  2820. LOR8(%FF5412, L10);
  2821.  
  2822. V10Mac(%SF5809, %SF5808, N1, L1, N11, P23, %FF44, %SF44, L11);
  2823. V10Mac(%SF5811, %SF5810, N2, L2, N12, P22, %FF440, %SF440, L12);
  2824. V10Mac(%SF5813, %SF5812, N3, L3, N13, P21, %FF924, %SF924, L13);
  2825. V10Mac(%SF5815, %SF5814, N4, L4, N14, P20, %FF1496, %SF1496, L14);
  2826. V10Mac(%SF5817, %SF5816, N5, L5, N15, P19, %FF2156, %SF2156, L15);
  2827. V10Mac(%SF5819, %SF5818, N6, L6, N16, P18, %FF2904, %SF2904, L16);
  2828. V10Mac(%SF5821, %SF5820, N7, L7, N17, P17, %FF3652, %SF3652, L17);
  2829. V10Mac(%SF5823, %SF5822, N8, L8, N18, P16, %FF4312, %SF4312, L18);
  2830. V10Mac(%SF5825, %SF5824, N9, L9, N19, P15, %FF4884, %SF4884, L19);
  2831. V10Mac(%SF5827, %SF5826, N10, L10, N20, P14, %FF5368, %SF5368, L20);
  2832. %EndModel
  2833.  
  2834. ;Delays for the following device are typical and maximum.
  2835. %StartModel
  2836. %Manufacturer:AMD
  2837. %Type:22V10
  2838. %PartNumber:PALC22V10H-35
  2839. %LastNode ? ?
  2840. %NumPins: 24
  2841. %FDF AND 0 P1 ~P1 N1 ~N1 P2 ~P2 N2 ~N2 P3 ~P3 N3 ~N3 P4 ~P4 N4 ~N4 P5 ~P5
  2842.      N5 ~N5 P6 ~P6 N6 ~N6 P7 ~P7 N7 ~N7 P8 ~P8 N8 ~N8 P9 ~P9 N9 ~N9
  2843.      P10 ~P10 N10 ~N10 P11 ~P11 P13 ~P13 *
  2844.  
  2845. %MACRO LOR16(InFuse:%FF, OutLNode:%TEXT);
  2846.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2847.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  2848.      %InFuse+528,%InFuse+572,%InFuse+616,%InFuse+660; OutLNode);
  2849. %MACEND;
  2850.  
  2851. %MACRO LOR14(InFuse:%FF, OutLNode:%TEXT);
  2852.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2853.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  2854.      %InFuse+528,%InFuse+572; OutLNode);
  2855. %MACEND;
  2856.  
  2857. %MACRO LOR12(InFuse:%FF, OutLNode:%TEXT);
  2858.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2859.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,
  2860.      %InFuse+484; OutLNode);
  2861. %MACEND;
  2862.  
  2863. %MACRO LOR10(InFuse:%FF, OutLNode:%TEXT);
  2864.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2865.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396; OutLNode);
  2866. %MACEND;
  2867.  
  2868. %MACRO LOR8(InFuse:%FF, OutLNode:%TEXT);
  2869.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  2870.      %InFuse+264,%InFuse+308; OutLNode);
  2871. %MACEND;
  2872.  
  2873. %MACRO V10Mac(S1:%SF, S0:%SF, FeedBack:%TEXT, OrOutput:%TEXT, TNode:%TEXT,
  2874.               OutPin:%TEXT, InFuse:%FF, EnableFuse:%SF, TLNode:%TEXT);
  2875.  %CASE %S1,%S0
  2876.    0:
  2877.      LOR(OrOutput, L21; TLNode);
  2878.      DQFFC(TLNode, P1, L22; TNode; 20,20,20,0,14,14,25,25,30,30,25,25,25,0,17,17,35,35,35,35);
  2879.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  2880.      INV(TNode; OutPin; 0,0,0,0);
  2881.     %ELSE
  2882.      ITSB(TNode, %InFuse; OutPin; 30,30,30,30,35,35,35,35);
  2883.     %END;
  2884.     INV(TNode; FeedBack; 0,0,0,0);
  2885.   |1:
  2886.      LOR(OrOutput, L21; TLNode);
  2887.      DQFFC(TLNode, P1, L22; TNode; 20,20,20,0,14,14,25,25,30,30,25,25,25,0,17,17,35,35,35,35);
  2888.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  2889.      BUF(TNode; OutPin; 0,0,0,0);
  2890.     %ELSE
  2891.      TSB(TNode, %InFuse; OutPin; 30,30,30,30,35,35,35,35);
  2892.     %END;
  2893.     INV(TNode; FeedBack; 0,0,0,0);
  2894.   |2:
  2895.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  2896.      INV(OrOutput; OutPin; 25,25,35,35);
  2897.     %ELSE
  2898.      INV(OrOutput; TNode; 25,25,35,35);
  2899.      TSB(TNode, %InFuse; OutPin; 30,30,30,30,35,35,35,35);
  2900.     %END;
  2901.     BUF(OutPin; FeedBack; 0,0,0,0);
  2902.   |3:
  2903.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  2904.      BUF(OrOutput; OutPin; 25,25,35,35);
  2905.     %ELSE
  2906.      BUF(OrOutput; TNode; 25,25,35,35);
  2907.      TSB(TNode, %InFuse; OutPin; 30,30,30,30,35,35,35,35);
  2908.     %END;
  2909.     BUF(OutPin; FeedBack; 0,0,0,0);
  2910.   %END;
  2911. %MACEND;
  2912.  
  2913. LAND(%FF5764; L21);
  2914. LNOR(%FF00, IPH; L22);
  2915.  
  2916. LOR8(%FF88, L1);
  2917. LOR10(%FF484, L2);
  2918. LOR12(%FF968, L3);
  2919. LOR14(%FF1540, L4);
  2920. LOR16(%FF2200, L5);
  2921. LOR16(%FF2948, L6);
  2922. LOR14(%FF3696, L7);
  2923. LOR12(%FF4356, L8);
  2924. LOR10(%FF4928, L9);
  2925. LOR8(%FF5412, L10);
  2926.  
  2927. V10Mac(%SF5809, %SF5808, N1, L1, N11, P23, %FF44, %SF44, L11);
  2928. V10Mac(%SF5811, %SF5810, N2, L2, N12, P22, %FF440, %SF440, L12);
  2929. V10Mac(%SF5813, %SF5812, N3, L3, N13, P21, %FF924, %SF924, L13);
  2930. V10Mac(%SF5815, %SF5814, N4, L4, N14, P20, %FF1496, %SF1496, L14);
  2931. V10Mac(%SF5817, %SF5816, N5, L5, N15, P19, %FF2156, %SF2156, L15);
  2932. V10Mac(%SF5819, %SF5818, N6, L6, N16, P18, %FF2904, %SF2904, L16);
  2933. V10Mac(%SF5821, %SF5820, N7, L7, N17, P17, %FF3652, %SF3652, L17);
  2934. V10Mac(%SF5823, %SF5822, N8, L8, N18, P16, %FF4312, %SF4312, L18);
  2935. V10Mac(%SF5825, %SF5824, N9, L9, N19, P15, %FF4884, %SF4884, L19);
  2936. V10Mac(%SF5827, %SF5826, N10, L10, N20, P14, %FF5368, %SF5368, L20);
  2937. %EndModel
  2938.  
  2939. %StartModel
  2940. %Manufacturer:AMD
  2941. %Type:16L8
  2942. %PartNumber:AMPAL16L8
  2943. %LastNode ? ?
  2944. %NumPins:20
  2945. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  2946.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  2947.  
  2948. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  2949.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  2950.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  2951.      %InFuse+192, %InFuse+224; OutPin; 23,23,35,35);
  2952.  %ELSE
  2953.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  2954.      %InFuse+192, %InFuse+224; TNode; 23,23,35,35);
  2955.   TSB(TNode, %InFuse; OutPin; 23,23,23,23,35,35,35,35);
  2956.  %END;
  2957. %MACEND;
  2958.  
  2959. NOR7ENABLE(%SF00, %FF00, P19, N1);
  2960. NOR7ENABLE(%SF256, %FF256, P18, N2);
  2961. NOR7ENABLE(%SF512, %FF512, P17, N3);
  2962. NOR7ENABLE(%SF768, %FF768, P16, N4);
  2963. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  2964. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  2965. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  2966. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  2967. %EndModel
  2968.  
  2969. %StartModel
  2970. %Manufacturer:AMD
  2971. %Type:16L8A
  2972. %PartNumber:AMPAL16L8A
  2973. %LastNode ? ?
  2974. %NumPins:20
  2975. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  2976.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  2977.  
  2978. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  2979.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  2980.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  2981.      %InFuse+192, %InFuse+224; OutPin; 17,17,25,25);
  2982.  %ELSE
  2983.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  2984.      %InFuse+192, %InFuse+224; TNode; 17,17,25,25);
  2985.   TSB(TNode, %InFuse; OutPin; 17,17,17,17,25,25,25,25);
  2986.  %END;
  2987. %MACEND;
  2988.  
  2989. NOR7ENABLE(%SF00, %FF00, P19, N1);
  2990. NOR7ENABLE(%SF256, %FF256, P18, N2);
  2991. NOR7ENABLE(%SF512, %FF512, P17, N3);
  2992. NOR7ENABLE(%SF768, %FF768, P16, N4);
  2993. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  2994. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  2995. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  2996. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  2997. %EndModel
  2998.  
  2999. %StartModel
  3000. %Manufacturer:AMD
  3001. %Type:16L8B
  3002. %PartNumber:AMPAL16L8B
  3003. %LastNode ? ?
  3004. %NumPins:20
  3005. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16
  3006.      P6 ~P6 P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 *
  3007.  
  3008. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3009.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  3010.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3011.      %InFuse+192, %InFuse+224; OutPin; 12,12,15,15);
  3012.  %ELSE
  3013.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3014.      %InFuse+192, %InFuse+224; TNode; 12,12,15,15);
  3015.   TSB(TNode, %InFuse; OutPin; 12,12,12,12,15,15,15,15);
  3016.  %END;
  3017. %MACEND;
  3018.  
  3019. NOR7ENABLE(%SF00, %FF00, P19, N1);
  3020. NOR7ENABLE(%SF256, %FF256, P18, N2);
  3021. NOR7ENABLE(%SF512, %FF512, P17, N3);
  3022. NOR7ENABLE(%SF768, %FF768, P16, N4);
  3023. NOR7ENABLE(%SF1024, %FF1024, P15, N5);
  3024. NOR7ENABLE(%SF1280, %FF1280, P14, N6);
  3025. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  3026. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  3027. %EndModel
  3028.  
  3029. ;The registers on the following device reset upon power-up, whereby the
  3030. ;active-low outputs are set to a logic High.
  3031. %StartModel
  3032. %Manufacturer:AMD
  3033. %Type:16R4
  3034. %PartNumber:AMPAL16R4
  3035. %LastNode ? ?
  3036. %NumPins:20
  3037. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  3038.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  3039.  
  3040. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3041.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  3042.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3043.      %InFuse+192, %InFuse+224; OutPin; 23,23,35,35);
  3044.  %ELSE
  3045.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3046.      %InFuse+192, %InFuse+224; TNode; 23,23,35,35);
  3047.   TSB(TNode, %InFuse; OutPin; 23,23,23,23,35,35,35,35);
  3048.  %END;
  3049. %MACEND;
  3050.  
  3051. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  3052.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  3053.  DQFFC(TLNode,P1,IPL;NodeInp;17,17,20,0,25,25,1,1,1,1,25,25,30,0,25,25,1,1,1,1);
  3054.  TSB(NodeInp,L1;OutPin;17,17,17,17,25,25,25,25);
  3055. %MACEND;
  3056.  
  3057. LINV(P11;L1);
  3058. NOR7ENABLE(%SF00, %FF00, P19, N1);
  3059. NOR7ENABLE(%SF256, %FF256, P18, N2);
  3060. NOR8DFF(%FF512, N3, L2, P17);
  3061. NOR8DFF(%FF768, N4, L3, P16);
  3062. NOR8DFF(%FF1024, N5, L4, P15);
  3063. NOR8DFF(%FF1280, N6, L5, P14);
  3064. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  3065. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  3066. %EndModel
  3067.  
  3068. ;The registers on the following device reset upon power-up, whereby the
  3069. ;active-low outputs are set to a logic High.
  3070. %StartModel
  3071. %Manufacturer:AMD
  3072. %Type:16R4
  3073. %PartNumber:AMPAL16R4A
  3074. %LastNode ? ?
  3075. %NumPins:20
  3076. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  3077.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  3078.  
  3079. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3080.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  3081.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3082.      %InFuse+192, %InFuse+224; OutPin; 17,17,25,25);
  3083.  %ELSE
  3084.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3085.      %InFuse+192, %InFuse+224; TNode; 17,17,25,25);
  3086.   TSB(TNode, %InFuse; OutPin; 17,17,17,17,25,25,25,25);
  3087.  %END;
  3088. %MACEND;
  3089.  
  3090. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  3091.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  3092.  DQFFC(TLNode,P1,IPL;NodeInp;12,12,15,0,15,15,1,1,1,1,15,15,20,0,15,15,1,1,1,1);
  3093.  TSB(NodeInp,L1;OutPin;12,12,12,12,20,20,20,20);
  3094. %MACEND;
  3095.  
  3096. LINV(P11;L1);
  3097. NOR7ENABLE(%SF00, %FF00, P19, N1);
  3098. NOR7ENABLE(%SF256, %FF256, P18, N2);
  3099. NOR8DFF(%FF512, N3, L2, P17);
  3100. NOR8DFF(%FF768, N4, L3, P16);
  3101. NOR8DFF(%FF1024, N5, L4, P15);
  3102. NOR8DFF(%FF1280, N6, L5, P14);
  3103. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  3104. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  3105. %EndModel
  3106.  
  3107. ;The registers on the following device reset upon power-up, whereby the
  3108. ;active-low outputs are set to a logic High.
  3109. %StartModel
  3110. %Manufacturer:AMD
  3111. %Type:16R4
  3112. %PartNumber:AMPAL16R4B
  3113. %LastNode ? ?
  3114. %NumPins:20
  3115. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 P18 ~P18 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  3116.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 P13 ~P13 P9 ~P9 P12 ~P12 *
  3117.  
  3118. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3119.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  3120.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3121.      %InFuse+192, %InFuse+224; OutPin; 12,12,15,15);
  3122.  %ELSE
  3123.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3124.      %InFuse+192, %InFuse+224; TNode; 12,12,15,15);
  3125.   TSB(TNode, %InFuse; OutPin; 12,12,12,12,15,15,15,15);
  3126.  %END;
  3127. %MACEND;
  3128.  
  3129. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  3130.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  3131.  DQFFC(TLNode,P1,IPL;NodeInp;8,8,10,0,10,10,1,1,1,1,12,12,13,0,10,10,1,1,1,1);
  3132.  TSB(NodeInp,L1;OutPin;8,8,8,8,15,15,15,15);
  3133. %MACEND;
  3134.  
  3135. LINV(P11;L1);
  3136. NOR7ENABLE(%SF00, %FF00, P19, N1);
  3137. NOR7ENABLE(%SF256, %FF256, P18, N2);
  3138. NOR8DFF(%FF512, N3, L2, P17);
  3139. NOR8DFF(%FF768, N4, L3, P16);
  3140. NOR8DFF(%FF1024, N5, L4, P15);
  3141. NOR8DFF(%FF1280, N6, L5, P14);
  3142. NOR7ENABLE(%SF1536, %FF1536, P13, N7);
  3143. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  3144. %EndModel
  3145.  
  3146. ;The registers on the following device reset upon power-up, whereby the
  3147. ;active-low outputs are set to a logic High.
  3148. %StartModel
  3149. %Manufacturer:AMD
  3150. %Type:16R6
  3151. %PartNumber:AMPAL16R6
  3152. %LastNode ? ?
  3153. %NumPins:20
  3154. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  3155.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  3156.  
  3157. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3158.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  3159.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3160.      %InFuse+192, %InFuse+224; OutPin; 23,23,35,35);
  3161.  %ELSE
  3162.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3163.      %InFuse+192, %InFuse+224; TNode; 23,23,35,35);
  3164.   TSB(TNode, %InFuse; OutPin; 23,23,23,23,35,35,35,35);
  3165.  %END;
  3166. %MACEND;
  3167.  
  3168. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  3169.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  3170.  DQFFC(TLNode,P1,IPL;NodeInp;17,17,20,0,25,25,1,1,1,1,25,25,30,0,25,25,1,1,1,1);
  3171.  TSB(NodeInp,L1;OutPin;17,17,17,17,25,25,25,25);
  3172. %MACEND;
  3173.  
  3174. LINV(P11;L1);
  3175. NOR7ENABLE(%SF00, %FF00, P19, N1);
  3176. NOR8DFF(%FF256, N2, L2, P18);
  3177. NOR8DFF(%FF512, N3, L3, P17);
  3178. NOR8DFF(%FF768, N4, L4, P16);
  3179. NOR8DFF(%FF1024, N5, L5, P15);
  3180. NOR8DFF(%FF1280, N6, L6, P14);
  3181. NOR8DFF(%FF1536, N7, L7, P13);
  3182. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  3183. %EndModel
  3184.  
  3185. ;The registers on the following device reset upon power-up, whereby the
  3186. ;active-low outputs are set to a logic High.
  3187. %StartModel
  3188. %Manufacturer:AMD
  3189. %Type:16R6
  3190. %PartNumber:AMPAL16R6A
  3191. %LastNode ? ?
  3192. %NumPins:20
  3193. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  3194.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  3195.  
  3196. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3197.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  3198.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3199.      %InFuse+192, %InFuse+224; OutPin; 17,17,25,25);
  3200.  %ELSE
  3201.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3202.      %InFuse+192, %InFuse+224; TNode; 17,17,25,25);
  3203.   TSB(TNode, %InFuse; OutPin; 17,17,17,17,25,25,25,25);
  3204.  %END;
  3205. %MACEND;
  3206.  
  3207. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  3208.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  3209.  DQFFC(TLNode,P1,IPL;NodeInp;12,12,15,10,15,15,1,1,1,1,15,15,20,0,15,15,1,1,1,1);
  3210.  TSB(NodeInp,L1;OutPin;12,12,12,12,20,20,20,20);
  3211. %MACEND;
  3212.  
  3213. LINV(P11;L1);
  3214. NOR7ENABLE(%SF00, %FF00, P19, N1);
  3215. NOR8DFF(%FF256, N2, L2, P18);
  3216. NOR8DFF(%FF512, N3, L3, P17);
  3217. NOR8DFF(%FF768, N4, L4, P16);
  3218. NOR8DFF(%FF1024, N5, L5, P15);
  3219. NOR8DFF(%FF1280, N6, L6, P14);
  3220. NOR8DFF(%FF1536, N7, L7, P13);
  3221. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  3222. %EndModel
  3223.  
  3224. ;The registers on the following device reset upon power-up, whereby the
  3225. ;active-low outputs are set to a logic High.
  3226. %StartModel
  3227. %Manufacturer:AMD
  3228. %Type:16R6
  3229. %PartNumber:AMPAL16R6B
  3230. %LastNode ? ?
  3231. %NumPins:20
  3232. %FDF AND 0 P2 ~P2 P19 ~P19 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  3233.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 P12 ~P12 *
  3234.  
  3235. %MACRO NOR7ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3236.  %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  3237.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3238.      %InFuse+192, %InFuse+224; OutPin; 12,12,15,15);
  3239.  %ELSE
  3240.   NOR(%InFuse+32, %InFuse+64, %InFuse+96, %InFuse+128, %InFuse+160,
  3241.      %InFuse+192, %InFuse+224; TNode; 12,12,15,15);
  3242.   TSB(TNode, %InFuse; OutPin; 12,12,12,12,15,15,15,15);
  3243.  %END;
  3244. %MACEND;
  3245.  
  3246. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  3247.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  3248.  DQFFC(TLNode,P1,IPL;NodeInp;8,8,10,0,10,10,1,1,1,1,12,12,13,0,10,10,1,1,1,1);
  3249.  TSB(NodeInp,L1;OutPin;8,8,8,8,15,15,15,15);
  3250. %MACEND;
  3251.  
  3252. LINV(P11;L1);
  3253. NOR7ENABLE(%SF00, %FF00, P19, N1);
  3254. NOR8DFF(%FF256, N2, L2, P18);
  3255. NOR8DFF(%FF512, N3, L3, P17);
  3256. NOR8DFF(%FF768, N4, L4, P16);
  3257. NOR8DFF(%FF1024, N5, L5, P15);
  3258. NOR8DFF(%FF1280, N6, L6, P14);
  3259. NOR8DFF(%FF1536, N7, L7, P13);
  3260. NOR7ENABLE(%SF1792, %FF1792, P12, N8);
  3261. %EndModel
  3262.  
  3263. ;The registers on the following device reset upon power-up, whereby the
  3264. ;active-low outputs are set to a logic High.
  3265. %StartModel
  3266. %Manufacturer:AMD
  3267. %Type:16R8
  3268. %PartNumber:AMPAL16R8
  3269. %LastNode ? ?
  3270. %NumPins:20
  3271. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  3272.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  3273.  
  3274. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  3275.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  3276.  DQFFC(TLNode,P1,IPL;NodeInp;17,17,20,0,25,25,1,1,1,1,25,25,30,0,25,25,1,1,1,1);
  3277.  TSB(NodeInp,L1;OutPin;17,17,17,17,25,25,25,25);
  3278. %MACEND;
  3279.  
  3280. LINV(P11;L1);
  3281. NOR8DFF(%FF00, N1, L2, P19);
  3282. NOR8DFF(%FF256, N2, L3, P18);
  3283. NOR8DFF(%FF512, N3, L4, P17);
  3284. NOR8DFF(%FF768, N4, L5, P16);
  3285. NOR8DFF(%FF1024, N5, L6, P15);
  3286. NOR8DFF(%FF1280, N6, L7, P14);
  3287. NOR8DFF(%FF1536, N7, L8, P13);
  3288. NOR8DFF(%FF1792, N8, L9, P12);
  3289. %EndModel
  3290.  
  3291. ;The registers on the following device reset upon power-up, whereby the
  3292. ;active-low outputs are set to a logic High.
  3293. %StartModel
  3294. %Manufacturer:AMD
  3295. %Type:16R8
  3296. %PartNumber:AMPAL16R8A
  3297. %LastNode ? ?
  3298. %NumPins:20
  3299. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  3300.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  3301.  
  3302. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  3303.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  3304.  DQFFC(TLNode,P1,IPL;NodeInp;12,12,15,0,15,15,1,1,1,1,15,15,20,0,15,15,1,1,1,1);
  3305.  TSB(NodeInp,L1;OutPin;12,12,12,12,20,20,20,20);
  3306. %MACEND;
  3307.  
  3308. LINV(P11;L1);
  3309. NOR8DFF(%FF00, N1, L2, P19);
  3310. NOR8DFF(%FF256, N2, L3, P18);
  3311. NOR8DFF(%FF512, N3, L4, P17);
  3312. NOR8DFF(%FF768, N4, L5, P16);
  3313. NOR8DFF(%FF1024, N5, L6, P15);
  3314. NOR8DFF(%FF1280, N6, L7, P14);
  3315. NOR8DFF(%FF1536, N7, L8, P13);
  3316. NOR8DFF(%FF1792, N8, L9, P12);
  3317. %EndModel
  3318.  
  3319. ;The registers on the following device reset upon power-up, whereby the
  3320. ;active-low outputs are set to a logic High.
  3321. %StartModel
  3322. %Manufacturer:AMD
  3323. %Type:16R8
  3324. %PartNumber:AMPAL16R8B
  3325. %LastNode ? ?
  3326. %NumPins:20
  3327. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4
  3328.      P6 ~P6 N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  3329.  
  3330. %MACRO NOR8DFF(InFuse:%FF, NodeInp:%TEXT, TLNode:%TEXT, OutPin:%TEXT);
  3331.  LNOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,%InFuse+192,%InFuse+224;TLNode);
  3332.  DQFFC(TLNode,P1,IPL;NodeInp;8,8,10,0,10,10,1,1,1,1,12,12,13,0,10,10,1,1,1,1);
  3333.  TSB(NodeInp,L1;OutPin;8,8,8,8,15,15,15,15);
  3334. %MACEND;
  3335.  
  3336. LINV(P11;L1);
  3337. NOR8DFF(%FF00, N1, L2, P19);
  3338. NOR8DFF(%FF256, N2, L3, P18);
  3339. NOR8DFF(%FF512, N3, L4, P17);
  3340. NOR8DFF(%FF768, N4, L5, P16);
  3341. NOR8DFF(%FF1024, N5, L6, P15);
  3342. NOR8DFF(%FF1280, N6, L7, P14);
  3343. NOR8DFF(%FF1536, N7, L8, P13);
  3344. NOR8DFF(%FF1792, N8, L9, P12);
  3345. %EndModel
  3346.  
  3347. %StartModel
  3348. %Manufacturer:AMD
  3349. %Type:18P8
  3350. %PartNumber:AMPAL18P8A
  3351. %LastNode ? ?
  3352. %NumPins:20
  3353. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16 P6 ~P6
  3354.    P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 P19 ~P19 P12 ~P12 *
  3355.  
  3356. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  3357.  %IF %EnableFuse..%EnableFuse+35 = 1 %THEN
  3358.   %IF %XorFuse = 0 %THEN
  3359.    NOR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3360.       %InFuse+216, %InFuse+252, %InFuse+288; OutPin; 15,15,25,25);
  3361.   %ELSE
  3362.    OR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3363.        %InFuse+216, %InFuse+252, %InFuse+288; OutPin; 15,15,25,25);
  3364.   %END;
  3365.  %ELSE
  3366.   %IF %XorFuse = 0 %THEN
  3367.    NOR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3368.       %InFuse+216, %InFuse+252, %InFuse+288; TNode; 15,15,25,25);
  3369.   %ELSE
  3370.    OR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3371.      %InFuse+216, %InFuse+252, %InFuse+288; TNode; 15,15,25,25);
  3372.   %END;
  3373.   TSB(TNode, %InFuse; OutPin; 15,15,15,15,25,25,25,25);
  3374.  %END;
  3375. %MACEND;
  3376.  
  3377. POR8ENABLE(%SF00, %FF00, %SF2592, P19, N1);
  3378. POR8ENABLE(%SF324, %FF324, %SF2593, P18, N2);
  3379. POR8ENABLE(%SF648, %FF648, %SF2594, P17, N3);
  3380. POR8ENABLE(%SF972, %FF972, %SF2595, P16, N4);
  3381. POR8ENABLE(%SF1296, %FF1296, %SF2596, P15, N5);
  3382. POR8ENABLE(%SF1620, %FF1620, %SF2597, P14, N6);
  3383. POR8ENABLE(%SF1944, %FF1944, %SF2598, P13, N7);
  3384. POR8ENABLE(%SF2268, %FF2268, %SF2599, P12, N8);
  3385. %EndModel
  3386.  
  3387. %StartModel
  3388. %Manufacturer:AMD
  3389. %Type:18P8
  3390. %PartNumber:AMPAL18P8B
  3391. %LastNode ? ?
  3392. %NumPins:20
  3393. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16 P6 ~P6
  3394.    P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 P19 ~P19 P12 ~P12 *
  3395.  
  3396. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  3397.  %IF %EnableFuse..%EnableFuse+35 = 1 %THEN
  3398.   %IF %XorFuse = 0 %THEN
  3399.    NOR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3400.       %InFuse+216, %InFuse+252, %InFuse+288; OutPin; 12,12,15,15);
  3401.   %ELSE
  3402.    OR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3403.        %InFuse+216, %InFuse+252, %InFuse+288; OutPin; 12,12,15,15);
  3404.   %END;
  3405.  %ELSE
  3406.   %IF %XorFuse = 0 %THEN
  3407.    NOR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3408.       %InFuse+216, %InFuse+252, %InFuse+288; TNode; 12,12,15,15);
  3409.   %ELSE
  3410.    OR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3411.      %InFuse+216, %InFuse+252, %InFuse+288; TNode; 12,12,15,15);
  3412.   %END;
  3413.   TSB(TNode, %InFuse; OutPin; 12,12,12,12,15,15,15,15);
  3414.  %END;
  3415. %MACEND;
  3416.  
  3417. POR8ENABLE(%SF00, %FF00, %SF2592, P19, N1);
  3418. POR8ENABLE(%SF324, %FF324, %SF2593, P18, N2);
  3419. POR8ENABLE(%SF648, %FF648, %SF2594, P17, N3);
  3420. POR8ENABLE(%SF972, %FF972, %SF2595, P16, N4);
  3421. POR8ENABLE(%SF1296, %FF1296, %SF2596, P15, N5);
  3422. POR8ENABLE(%SF1620, %FF1620, %SF2597, P14, N6);
  3423. POR8ENABLE(%SF1944, %FF1944, %SF2598, P13, N7);
  3424. POR8ENABLE(%SF2268, %FF2268, %SF2599, P12, N8);
  3425. %EndModel
  3426.  
  3427. %StartModel
  3428. %Manufacturer:AMD
  3429. %Type:18P8
  3430. %PartNumber:AMPAL18P8L
  3431. %LastNode ? ?
  3432. %NumPins:20
  3433. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16 P6 ~P6
  3434.    P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 P19 ~P19 P12 ~P12 *
  3435.  
  3436. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  3437.  %IF %EnableFuse..%EnableFuse+35 = 1 %THEN
  3438.   %IF %XorFuse = 0 %THEN
  3439.    NOR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3440.       %InFuse+216, %InFuse+252, %InFuse+288; OutPin; 25,25,35,35);
  3441.   %ELSE
  3442.    OR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3443.        %InFuse+216, %InFuse+252, %InFuse+288; OutPin; 25,25,35,35);
  3444.   %END;
  3445.  %ELSE
  3446.   %IF %XorFuse = 0 %THEN
  3447.    NOR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3448.       %InFuse+216, %InFuse+252, %InFuse+288; TNode; 25,25,35,35);
  3449.   %ELSE
  3450.    OR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3451.      %InFuse+216, %InFuse+252, %InFuse+288; TNode; 25,25,35,35);
  3452.   %END;
  3453.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  3454.  %END;
  3455. %MACEND;
  3456.  
  3457. POR8ENABLE(%SF00, %FF00, %SF2592, P19, N1);
  3458. POR8ENABLE(%SF324, %FF324, %SF2593, P18, N2);
  3459. POR8ENABLE(%SF648, %FF648, %SF2594, P17, N3);
  3460. POR8ENABLE(%SF972, %FF972, %SF2595, P16, N4);
  3461. POR8ENABLE(%SF1296, %FF1296, %SF2596, P15, N5);
  3462. POR8ENABLE(%SF1620, %FF1620, %SF2597, P14, N6);
  3463. POR8ENABLE(%SF1944, %FF1944, %SF2598, P13, N7);
  3464. POR8ENABLE(%SF2268, %FF2268, %SF2599, P12, N8);
  3465. %EndModel
  3466.  
  3467. %StartModel
  3468. %Manufacturer:AMD
  3469. %Type:18P8
  3470. %PartNumber:AMPAL18P8Q
  3471. %LastNode ? ?
  3472. %NumPins:20
  3473. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P18 ~P18 P4 ~P4 P17 ~P17 P5 ~P5 P16 ~P16 P6 ~P6
  3474.    P15 ~P15 P7 ~P7 P14 ~P14 P8 ~P8 P13 ~P13 P9 ~P9 P11 ~P11 P19 ~P19 P12 ~P12 *
  3475.  
  3476. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  3477.  %IF %EnableFuse..%EnableFuse+35 = 1 %THEN
  3478.   %IF %XorFuse = 0 %THEN
  3479.    NOR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3480.       %InFuse+216, %InFuse+252, %InFuse+288; OutPin; 25,25,35,35);
  3481.   %ELSE
  3482.    OR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3483.        %InFuse+216, %InFuse+252, %InFuse+288; OutPin; 25,25,35,35);
  3484.   %END;
  3485.  %ELSE
  3486.   %IF %XorFuse = 0 %THEN
  3487.    NOR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3488.       %InFuse+216, %InFuse+252, %InFuse+288; TNode; 25,25,35,35);
  3489.   %ELSE
  3490.    OR(%InFuse+36, %InFuse+72, %InFuse+108, %InFuse+144, %InFuse+180,
  3491.      %InFuse+216, %InFuse+252, %InFuse+288; TNode; 25,25,35,35);
  3492.   %END;
  3493.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,35,35,35,35);
  3494.  %END;
  3495. %MACEND;
  3496.  
  3497. POR8ENABLE(%SF00, %FF00, %SF2592, P19, N1);
  3498. POR8ENABLE(%SF324, %FF324, %SF2593, P18, N2);
  3499. POR8ENABLE(%SF648, %FF648, %SF2594, P17, N3);
  3500. POR8ENABLE(%SF972, %FF972, %SF2595, P16, N4);
  3501. POR8ENABLE(%SF1296, %FF1296, %SF2596, P15, N5);
  3502. POR8ENABLE(%SF1620, %FF1620, %SF2597, P14, N6);
  3503. POR8ENABLE(%SF1944, %FF1944, %SF2598, P13, N7);
  3504. POR8ENABLE(%SF2268, %FF2268, %SF2599, P12, N8);
  3505. %EndModel
  3506.  
  3507. ;Values for the 20L10-20 are not given for the "other"delays.
  3508. ;Values for "Max" delays are used for both cases.
  3509. %StartModel
  3510. %Manufacturer:AMD
  3511. %Type:20L10
  3512. %PartNumber:AMPAL20L10-20
  3513. %LastNode ? ?
  3514. %NumPins:24
  3515. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  3516.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  3517.      P10 ~P10 P15 ~P15 P11 ~P11 P13 ~P13 *
  3518.  
  3519. %MACRO NOR3ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3520.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  3521.   NOR(%InFuse+40, %InFuse+80, %InFuse+120; OutPin; 20,20,20,20);
  3522.  %ELSE
  3523.   NOR(%InFuse+40, %InFuse+80, %InFuse+120; TNode; 20,20,20,20);
  3524.   TSB(TNode, %InFuse; OutPin; 20,20,20,20,20,20,20,20);
  3525.  %END;
  3526. %MACEND;
  3527.  
  3528. NOR3ENABLE(%SF00, %FF00, P23, N1);
  3529. NOR3ENABLE(%SF160, %FF160, P22, N2);
  3530. NOR3ENABLE(%SF320, %FF320, P21, N3);
  3531. NOR3ENABLE(%SF480, %FF480, P20, N4);
  3532. NOR3ENABLE(%SF640, %FF640, P19, N5);
  3533. NOR3ENABLE(%SF800, %FF800, P18, N6);
  3534. NOR3ENABLE(%SF960, %FF960, P17, N7);
  3535. NOR3ENABLE(%SF1120, %FF1120, P16, N8);
  3536. NOR3ENABLE(%SF1280, %FF1280, P15, N9);
  3537. NOR3ENABLE(%SF1440, %FF1440, P14, N10);
  3538. %EndModel
  3539.  
  3540. ;Values for the 20L10AL are not given for the "other"delays.
  3541. ;Values for "Max" delays are used for both cases.
  3542. %StartModel
  3543. %Manufacturer:AMD
  3544. %Type:20L10
  3545. %PartNumber:AMPAL20L10AL
  3546. %LastNode ? ?
  3547. %NumPins:24
  3548. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  3549.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  3550.      P10 ~P10 P15 ~P15 P11 ~P11 P13 ~P13 *
  3551.  
  3552. %MACRO NOR3ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3553.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  3554.   NOR(%InFuse+40, %InFuse+80, %InFuse+120; OutPin; 25,25,25,25);
  3555.  %ELSE
  3556.   NOR(%InFuse+40, %InFuse+80, %InFuse+120; TNode; 25,25,25,25);
  3557.   TSB(TNode, %InFuse; OutPin; 25,25,25,25,25,25,25,25);
  3558.  %END;
  3559. %MACEND;
  3560.  
  3561. NOR3ENABLE(%SF00, %FF00, P23, N1);
  3562. NOR3ENABLE(%SF160, %FF160, P22, N2);
  3563. NOR3ENABLE(%SF320, %FF320, P21, N3);
  3564. NOR3ENABLE(%SF480, %FF480, P20, N4);
  3565. NOR3ENABLE(%SF640, %FF640, P19, N5);
  3566. NOR3ENABLE(%SF800, %FF800, P18, N6);
  3567. NOR3ENABLE(%SF960, %FF960, P17, N7);
  3568. NOR3ENABLE(%SF1120, %FF1120, P16, N8);
  3569. NOR3ENABLE(%SF1280, %FF1280, P15, N9);
  3570. NOR3ENABLE(%SF1440, %FF1440, P14, N10);
  3571. %EndModel
  3572.  
  3573. ;Values for the 20L10B are not given for the "other"delays.
  3574. ;Values for "Max" delays are used for both cases.
  3575. %StartModel
  3576. %Manufacturer:AMD
  3577. %Type:20L10
  3578. %PartNumber:AMPAL20L10B
  3579. %LastNode ? ?
  3580. %NumPins:24
  3581. %FDF AND 0 P2 ~P2 P1 ~P1 P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 P20 ~P20
  3582.      P6 ~P6 P19 ~P19 P7 ~P7 P18 ~P18 P8 ~P8 P17 ~P17 P9 ~P9 P16 ~P16
  3583.      P10 ~P10 P15 ~P15 P11 ~P11 P13 ~P13 *
  3584.  
  3585. %MACRO NOR3ENABLE(EnableFuse:%SF, InFuse:%FF, OutPin:%TEXT, TNode:%TEXT);
  3586.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  3587.   NOR(%InFuse+40, %InFuse+80, %InFuse+120; OutPin; 15,15,15,15);
  3588.  %ELSE
  3589.   NOR(%InFuse+40, %InFuse+80, %InFuse+120; TNode; 15,15,15,15);
  3590.   TSB(TNode, %InFuse; OutPin; 18,18,15,15,18,18,15,15);
  3591.  %END;
  3592. %MACEND;
  3593.  
  3594. NOR3ENABLE(%SF00, %FF00, P23, N1);
  3595. NOR3ENABLE(%SF160, %FF160, P22, N2);
  3596. NOR3ENABLE(%SF320, %FF320, P21, N3);
  3597. NOR3ENABLE(%SF480, %FF480, P20, N4);
  3598. NOR3ENABLE(%SF640, %FF640, P19, N5);
  3599. NOR3ENABLE(%SF800, %FF800, P18, N6);
  3600. NOR3ENABLE(%SF960, %FF960, P17, N7);
  3601. NOR3ENABLE(%SF1120, %FF1120, P16, N8);
  3602. NOR3ENABLE(%SF1280, %FF1280, P15, N9);
  3603. NOR3ENABLE(%SF1440, %FF1440, P14, N10);
  3604. %EndModel
  3605.  
  3606.  
  3607. ;Values for the 20XRP10 FAMILY (20XRP10,20XRP4,20XRP6,20XRP8)
  3608. ;are not given for the "other"delays.
  3609. ;Values for "Max" delays are used for both cases.
  3610.  
  3611. ;The registers on the following device reset upon power-up, whereby the
  3612. ;active-low outputs are set to a logic High.
  3613. %StartModel
  3614. %Manufacturer:AMD
  3615. %Type:20XRP10
  3616. %PartNumber:AMPAL20XRP10-20
  3617. %LastNode ? ?
  3618. %NumPins:24
  3619. %FDF AND 0 P2 ~P2 ~N1 N1 P3 ~P3 ~N2 N2 P4 ~P4 ~N3 N3 P5 ~P5 ~N4 N4
  3620.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 ~N8 N8
  3621.            P10 ~P10 ~N9 N9 P11 ~P11 ~N10 N10 *
  3622.  
  3623.  
  3624. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  3625.   LOR(%InFuse, %InFuse+40; TL1);
  3626.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  3627.   %IF %XorFuse=0 %THEN
  3628.    LXOR(TL1, TL2; TL3);
  3629.   %ELSE
  3630.    LXNOR(TL1, TL2; TL3);
  3631.   %END;
  3632.   DQFFC(TL3, P1, IPL; TN1; 13,13,20,0,10,10,1,1,1,1,13,13,20,0,10,10,1,1,1,1);
  3633.   ITSB(TN1, L1; OutPin; 15,15,15,15,15,15,15,15);
  3634. %MACEND;
  3635.  
  3636. LINV(P13; L1);
  3637.  
  3638. PXDFF(%SF3200, %FF00, L2, L3, L4, N1, P23);
  3639. PXDFF(%SF3201, %FF320, L5, L6, L7, N2, P22);
  3640. PXDFF(%SF3202, %FF640, L8, L9, L10, N3, P21);
  3641. PXDFF(%SF3203, %FF960, L11, L12, L13, N4, P20);
  3642. PXDFF(%SF3204, %FF1280, L14, L15, L16, N5, P19);
  3643. PXDFF(%SF3205, %FF1600, L17, L18, L19, N6, P18);
  3644. PXDFF(%SF3206, %FF1920, L20, L21, L22, N7, P17);
  3645. PXDFF(%SF3207, %FF2240, L23, L24, L25, N8, P16);
  3646. PXDFF(%SF3208, %FF2560, L26, L27, L28, N9, P15);
  3647. PXDFF(%SF3209, %FF2880, L29, L30, L31, N10, P14);
  3648. %EndModel
  3649.  
  3650. ;The registers on the following device reset upon power-up, whereby the
  3651. ;active-low outputs are set to a logic High.
  3652. %StartModel
  3653. %Manufacturer:AMD
  3654. %Type:20XRP10
  3655. %PartNumber:AMPAL20XRP10-30
  3656. %LastNode ? ?
  3657. %NumPins:24
  3658. %FDF AND 0 P2 ~P2 ~N1 N1 P3 ~P3 ~N2 N2 P4 ~P4 ~N3 N3 P5 ~P5 ~N4 N4
  3659.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 ~N8 N8
  3660.            P10 ~P10 ~N9 N9 P11 ~P11 ~N10 N10 *
  3661.  
  3662.  
  3663. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  3664.   LOR(%InFuse, %InFuse+40; TL1);
  3665.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  3666.   %IF %XorFuse=0 %THEN
  3667.    LXOR(TL1, TL2; TL3);
  3668.   %ELSE
  3669.    LXNOR(TL1, TL2; TL3);
  3670.   %END;
  3671.   DQFFC(TL3, P1,IPL; TN1; 15,15,30,0,15,15,1,1,1,1,15,15,30,0,15,15,1,1,1,1);
  3672.   ITSB(TN1, L1; OutPin; 20,20,20,20,20,20,20,20);
  3673. %MACEND;
  3674.  
  3675. LINV(P13; L1);
  3676.  
  3677. PXDFF(%SF3200, %FF00, L2, L3, L4, N1, P23);
  3678. PXDFF(%SF3201, %FF320, L5, L6, L7, N2, P22);
  3679. PXDFF(%SF3202, %FF640, L8, L9, L10, N3, P21);
  3680. PXDFF(%SF3203, %FF960, L11, L12, L13, N4, P20);
  3681. PXDFF(%SF3204, %FF1280, L14, L15, L16, N5, P19);
  3682. PXDFF(%SF3205, %FF1600, L17, L18, L19, N6, P18);
  3683. PXDFF(%SF3206, %FF1920, L20, L21, L22, N7, P17);
  3684. PXDFF(%SF3207, %FF2240, L23, L24, L25, N8, P16);
  3685. PXDFF(%SF3208, %FF2560, L26, L27, L28, N9, P15);
  3686. PXDFF(%SF3209, %FF2880, L29, L30, L31, N10, P14);
  3687. %EndModel
  3688.  
  3689. ;The registers on the following device reset upon power-up, whereby the
  3690. ;active-low outputs are set to a logic High.
  3691. %StartModel
  3692. %Manufacturer:AMD
  3693. %Type:20XRP10
  3694. %PartNumber:AMPAL20XRP10-40L
  3695. %LastNode ? ?
  3696. %NumPins:24
  3697. %FDF AND 0 P2 ~P2 ~N1 N1 P3 ~P3 ~N2 N2 P4 ~P4 ~N3 N3 P5 ~P5 ~N4 N4
  3698.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 ~N8 N8
  3699.            P10 ~P10 ~N9 N9 P11 ~P11 ~N10 N10 *
  3700.  
  3701.  
  3702. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  3703.   LOR(%InFuse, %InFuse+40; TL1);
  3704.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  3705.   %IF %XorFuse=0 %THEN
  3706.    LXOR(TL1, TL2; TL3);
  3707.   %ELSE
  3708.    LXNOR(TL1, TL2; TL3);
  3709.   %END;
  3710.   DQFFC(TL3, P1, IPL; TN1; 30,30,40,0,25,25,1,1,1,1,30,30,40,0,25,25,1,1,1,1);
  3711.   ITSB(TN1, L1; OutPin; 35,35,35,35,35,35,35,35);
  3712. %MACEND;
  3713.  
  3714. LINV(P13; L1);
  3715.  
  3716. PXDFF(%SF3200, %FF00, L2, L3, L4, N1, P23);
  3717. PXDFF(%SF3201, %FF320, L5, L6, L7, N2, P22);
  3718. PXDFF(%SF3202, %FF640, L8, L9, L10, N3, P21);
  3719. PXDFF(%SF3203, %FF960, L11, L12, L13, N4, P20);
  3720. PXDFF(%SF3204, %FF1280, L14, L15, L16, N5, P19);
  3721. PXDFF(%SF3205, %FF1600, L17, L18, L19, N6, P18);
  3722. PXDFF(%SF3206, %FF1920, L20, L21, L22, N7, P17);
  3723. PXDFF(%SF3207, %FF2240, L23, L24, L25, N8, P16);
  3724. PXDFF(%SF3208, %FF2560, L26, L27, L28, N9, P15);
  3725. PXDFF(%SF3209, %FF2880, L29, L30, L31, N10, P14);
  3726. %EndModel
  3727.  
  3728. ;The registers on the following device reset upon power-up, whereby the
  3729. ;active-low outputs are set to a logic High.
  3730. %StartModel
  3731. %Manufacturer:AMD
  3732. %Type:20XRP4
  3733. %PartNumber:AMPAL20XRP4-20
  3734. %LastNode ? ?
  3735. %NumPins:24
  3736. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 ~N4 N4
  3737.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 P16 ~P16
  3738.            P10 ~P10 P15 ~P15 P11 ~P11 P14 ~P14 *
  3739.  
  3740.  
  3741. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  3742.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  3743.   %IF %XorFuse = 0 %THEN
  3744.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3745.       %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 20,20,20,20);
  3746.   %ELSE
  3747.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3748.      %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 20,20,20,20);
  3749.   %END;
  3750.  %ELSE
  3751.   %IF %XorFuse = 0 %THEN
  3752.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3753.       %InFuse+240, %InFuse+280, %InFuse+320; TNode; 20,20,20,20);
  3754.   %ELSE
  3755.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3756.      %InFuse+240, %InFuse+280, %InFuse+320; TNode; 20,20,20,20);
  3757.   %END;
  3758.   TSB(TNode, %InFuse; OutPin; 20,20,20,20,20,20,20,20);
  3759.  %END;
  3760. %MACEND;
  3761.  
  3762. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  3763.   LOR(%InFuse, %InFuse+40; TL1);
  3764.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  3765.   %IF %XorFuse=0 %THEN
  3766.    LXOR(TL1, TL2; TL3);
  3767.   %ELSE
  3768.    LXNOR(TL1, TL2; TL3);
  3769.   %END;
  3770.   DQFFC(TL3, P1, IPL; TN1; 13,13,20,0,10,10,1,1,1,1,13,13,20,0,10,10,1,1,1,1);
  3771.   ITSB(TN1, L1; OutPin; 15,15,15,15,15,15,15,15);
  3772. %MACEND;
  3773.  
  3774. LINV(P13; L1);
  3775.  
  3776. POR8ENABLE(%SF00, %FF00, %SF3440, P23, N1);
  3777. POR8ENABLE(%SF360, %FF360, %SF3441, P22, N2);
  3778. POR8ENABLE(%SF720, %FF720, %SF3442, P21, N3);
  3779. PXDFF(%SF3443, %FF1080, L2, L3, L4, N4, P20);
  3780. PXDFF(%SF3444, %FF1400, L5, L6, L7, N5, P19);
  3781. PXDFF(%SF3445, %FF1720, L8, L9, L10, N6, P18);
  3782. PXDFF(%SF3446, %FF2040, L11, L12, L13, N7, P17);
  3783. POR8ENABLE(%SF2360, %FF2360, %SF3447, P16, N8);
  3784. POR8ENABLE(%SF2720, %FF2720, %SF3448, P15, N9);
  3785. POR8ENABLE(%SF3080, %FF3080, %SF3449, P14, N10);
  3786. %EndModel
  3787.  
  3788. ;The registers on the following device reset upon power-up, whereby the
  3789. ;active-low outputs are set to a logic High.
  3790. %StartModel
  3791. %Manufacturer:AMD
  3792. %Type:20XRP4
  3793. %PartNumber:AMPAL20XRP4-30
  3794. %LastNode ? ?
  3795. %NumPins:24
  3796. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 ~N4 N4
  3797.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 P16 ~P16
  3798.            P10 ~P10 P15 ~P15 P11 ~P11 P14 ~P14 *
  3799.  
  3800.  
  3801. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  3802.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  3803.   %IF %XorFuse = 0 %THEN
  3804.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3805.       %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 30,30,30,30);
  3806.   %ELSE
  3807.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3808.      %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 30,30,30,30);
  3809.   %END;
  3810.  %ELSE
  3811.   %IF %XorFuse = 0 %THEN
  3812.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3813.       %InFuse+240, %InFuse+280, %InFuse+320; TNode; 30,30,30,30);
  3814.   %ELSE
  3815.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3816.      %InFuse+240, %InFuse+280, %InFuse+320; TNode; 30,30,30,30);
  3817.   %END;
  3818.   TSB(TNode, %InFuse; OutPin; 30,30,30,30,30,30,30,30);
  3819.  %END;
  3820. %MACEND;
  3821.  
  3822. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  3823.   LOR(%InFuse, %InFuse+40; TL1);
  3824.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  3825.   %IF %XorFuse=0 %THEN
  3826.    LXOR(TL1, TL2; TL3);
  3827.   %ELSE
  3828.    LXNOR(TL1, TL2; TL3);
  3829.   %END;
  3830.   DQFFC(TL3, P1, IPL; TN1; 15,15,30,0,15,15,1,1,1,1,15,15,30,0,15,15,1,1,1,1);
  3831.   ITSB(TN1, L1; OutPin; 20,20,20,20,20,20,20,20);
  3832. %MACEND;
  3833.  
  3834. LINV(P13; L1);
  3835.  
  3836. POR8ENABLE(%SF00, %FF00, %SF3440, P23, N1);
  3837. POR8ENABLE(%SF360, %FF360, %SF3441, P22, N2);
  3838. POR8ENABLE(%SF720, %FF720, %SF3442, P21, N3);
  3839. PXDFF(%SF3443, %FF1080, L2, L3, L4, N4, P20);
  3840. PXDFF(%SF3444, %FF1400, L5, L6, L7, N5, P19);
  3841. PXDFF(%SF3445, %FF1720, L8, L9, L10, N6, P18);
  3842. PXDFF(%SF3446, %FF2040, L11, L12, L13, N7, P17);
  3843. POR8ENABLE(%SF2360, %FF2360, %SF3447, P16, N8);
  3844. POR8ENABLE(%SF2720, %FF2720, %SF3448, P15, N9);
  3845. POR8ENABLE(%SF3080, %FF3080, %SF3449, P14, N10);
  3846. %EndModel
  3847.  
  3848. ;The registers on the following device reset upon power-up, whereby the
  3849. ;active-low outputs are set to a logic High.
  3850. %StartModel
  3851. %Manufacturer:AMD
  3852. %Type:20XRP4
  3853. %PartNumber:AMPAL20XRP4-40L
  3854. %LastNode ? ?
  3855. %NumPins:24
  3856. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 P22 ~P22 P4 ~P4 P21 ~P21 P5 ~P5 ~N4 N4
  3857.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 P16 ~P16
  3858.            P10 ~P10 P15 ~P15 P11 ~P11 P14 ~P14 *
  3859.  
  3860.  
  3861. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  3862.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  3863.   %IF %XorFuse = 0 %THEN
  3864.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3865.       %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 40,40,40,40);
  3866.   %ELSE
  3867.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3868.      %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 40,40,40,40);
  3869.   %END;
  3870.  %ELSE
  3871.   %IF %XorFuse = 0 %THEN
  3872.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3873.       %InFuse+240, %InFuse+280, %InFuse+320; TNode; 40,40,40,40);
  3874.   %ELSE
  3875.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3876.      %InFuse+240, %InFuse+280, %InFuse+320; TNode; 40,40,40,40);
  3877.   %END;
  3878.   TSB(TNode, %InFuse; OutPin; 40,40,40,40,40,40,40,40);
  3879.  %END;
  3880. %MACEND;
  3881.  
  3882. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  3883.   LOR(%InFuse, %InFuse+40; TL1);
  3884.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  3885.   %IF %XorFuse=0 %THEN
  3886.    LXOR(TL1, TL2; TL3);
  3887.   %ELSE
  3888.    LXNOR(TL1, TL2; TL3);
  3889.   %END;
  3890.   DQFFC(TL3, P1, IPL; TN1; 30,30,40,0,25,25,1,1,1,1,30,30,40,0,25,25,1,1,1,1);
  3891.   ITSB(TN1, L1; OutPin; 35,35,35,35,35,35,35,35);
  3892. %MACEND;
  3893.  
  3894. LINV(P13; L1);
  3895.  
  3896. POR8ENABLE(%SF00, %FF00, %SF3440, P23, N1);
  3897. POR8ENABLE(%SF360, %FF360, %SF3441, P22, N2);
  3898. POR8ENABLE(%SF720, %FF720, %SF3442, P21, N3);
  3899. PXDFF(%SF3443, %FF1080, L2, L3, L4, N4, P20);
  3900. PXDFF(%SF3444, %FF1400, L5, L6, L7, N5, P19);
  3901. PXDFF(%SF3445, %FF1720, L8, L9, L10, N6, P18);
  3902. PXDFF(%SF3446, %FF2040, L11, L12, L13, N7, P17);
  3903. POR8ENABLE(%SF2360, %FF2360, %SF3447, P16, N8);
  3904. POR8ENABLE(%SF2720, %FF2720, %SF3448, P15, N9);
  3905. POR8ENABLE(%SF3080, %FF3080, %SF3449, P14, N10);
  3906. %EndModel
  3907.  
  3908. ;The registers on the following device reset upon power-up, whereby the
  3909. ;active-low outputs are set to a logic High.
  3910. %StartModel
  3911. %Manufacturer:AMD
  3912. %Type:20XRP6
  3913. %PartNumber:AMPAL20XRP6-20
  3914. %LastNode ? ?
  3915. %NumPins:24
  3916. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 P22 ~P22 P4 ~P4 ~N3 N3 P5 ~P5 ~N4 N4
  3917.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 ~N8 N8
  3918.            P10 ~P10 P15 ~P15 P11 ~P11 P14 ~P14 *
  3919.  
  3920.  
  3921. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  3922.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  3923.   %IF %XorFuse = 0 %THEN
  3924.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3925.       %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 20,20,20,20);
  3926.   %ELSE
  3927.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3928.      %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 20,20,20,20);
  3929.   %END;
  3930.  %ELSE
  3931.   %IF %XorFuse = 0 %THEN
  3932.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3933.       %InFuse+240, %InFuse+280, %InFuse+320; TNode; 20,20,20,20);
  3934.   %ELSE
  3935.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3936.      %InFuse+240, %InFuse+280, %InFuse+320; TNode; 20,20,20,20);
  3937.   %END;
  3938.   TSB(TNode, %InFuse; OutPin; 20,20,20,20,20,20,20,20);
  3939.  %END;
  3940. %MACEND;
  3941.  
  3942. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  3943.   LOR(%InFuse, %InFuse+40; TL1);
  3944.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  3945.   %IF %XorFuse=0 %THEN
  3946.    LXOR(TL1, TL2; TL3);
  3947.   %ELSE
  3948.    LXNOR(TL1, TL2; TL3);
  3949.   %END;
  3950.   DQFFC(TL3, P1, IPL; TN1; 13,13,20,0,10,10,1,1,1,1,13,13,20,0,10,10,1,1,1,1);
  3951.   ITSB(TN1, L1; OutPin; 15,15,15,15,15,15,15,15);
  3952. %MACEND;
  3953.  
  3954. LINV(P13; L1);
  3955.  
  3956. POR8ENABLE(%SF00, %FF00, %SF3360, P23, N1);
  3957. POR8ENABLE(%SF360, %FF360, %SF3361, P22, N2);
  3958. PXDFF(%SF3362, %FF720,  L2, L3, L4, N3, P21);
  3959. PXDFF(%SF3363, %FF1040, L5, L6, L7, N4, P20);
  3960. PXDFF(%SF3364, %FF1360, L8, L9, L10, N5, P19);
  3961. PXDFF(%SF3365, %FF1680, L11, L12, L13, N6, P18);
  3962. PXDFF(%SF3366, %FF2000, L14, L15, L16, N7, P17);
  3963. PXDFF(%SF3367, %FF2320, L17, L18, L19, N8, P16);
  3964. POR8ENABLE(%SF2640, %FF2640, %SF3368, P15, N9);
  3965. POR8ENABLE(%SF3000, %FF3000, %SF3369, P14, N10);
  3966. %EndModel
  3967.  
  3968. ;The registers on the following device reset upon power-up, whereby the
  3969. ;active-low outputs are set to a logic High.
  3970. %StartModel
  3971. %Manufacturer:AMD
  3972. %Type:20XRP6
  3973. %PartNumber:AMPAL20XRP6-30
  3974. %LastNode ? ?
  3975. %NumPins:24
  3976. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 P22 ~P22 P4 ~P4 ~N3 N3 P5 ~P5 ~N4 N4
  3977.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 ~N8 N8
  3978.            P10 ~P10 P15 ~P15 P11 ~P11 P14 ~P14 *
  3979.  
  3980.  
  3981. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  3982.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  3983.   %IF %XorFuse = 0 %THEN
  3984.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3985.       %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 30,30,30,30);
  3986.   %ELSE
  3987.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3988.      %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 30,30,30,30);
  3989.   %END;
  3990.  %ELSE
  3991.   %IF %XorFuse = 0 %THEN
  3992.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3993.       %InFuse+240, %InFuse+280, %InFuse+320; TNode; 30,30,30,30);
  3994.   %ELSE
  3995.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  3996.      %InFuse+240, %InFuse+280, %InFuse+320; TNode; 30,30,30,30);
  3997.   %END;
  3998.   TSB(TNode, %InFuse; OutPin; 30,30,30,30,30,30,30,30);
  3999.  %END;
  4000. %MACEND;
  4001.  
  4002. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  4003.   LOR(%InFuse, %InFuse+40; TL1);
  4004.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  4005.   %IF %XorFuse=0 %THEN
  4006.    LXOR(TL1, TL2; TL3);
  4007.   %ELSE
  4008.    LXNOR(TL1, TL2; TL3);
  4009.   %END;
  4010.   DQFFC(TL3, P1, IPL; TN1; 15,15,30,0,15,15,1,1,1,1,15,15,30,0,15,15,1,1,1,1);
  4011.   ITSB(TN1, L1; OutPin; 20,20,20,20,20,20,20,20);
  4012. %MACEND;
  4013.  
  4014. LINV(P13; L1);
  4015.  
  4016. POR8ENABLE(%SF00, %FF00, %SF3360, P23, N1);
  4017. POR8ENABLE(%SF360, %FF360, %SF3361, P22, N2);
  4018. PXDFF(%SF3362, %FF720,  L2, L3, L4, N3, P21);
  4019. PXDFF(%SF3363, %FF1040, L5, L6, L7, N4, P20);
  4020. PXDFF(%SF3364, %FF1360, L8, L9, L10, N5, P19);
  4021. PXDFF(%SF3365, %FF1680, L11, L12, L13, N6, P18);
  4022. PXDFF(%SF3366, %FF2000, L14, L15, L16, N7, P17);
  4023. PXDFF(%SF3367, %FF2320, L17, L18, L19, N8, P16);
  4024. POR8ENABLE(%SF2640, %FF2640, %SF3368, P15, N9);
  4025. POR8ENABLE(%SF3000, %FF3000, %SF3369, P14, N10);
  4026. %EndModel
  4027.  
  4028. ;The registers on the following device reset upon power-up, whereby the
  4029. ;active-low outputs are set to a logic High.
  4030. %StartModel
  4031. %Manufacturer:AMD
  4032. %Type:20XRP6
  4033. %PartNumber:AMPAL20XRP6-40L
  4034. %LastNode ? ?
  4035. %NumPins:24
  4036. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 P22 ~P22 P4 ~P4 ~N3 N3 P5 ~P5 ~N4 N4
  4037.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 ~N8 N8
  4038.            P10 ~P10 P15 ~P15 P11 ~P11 P14 ~P14 *
  4039.  
  4040.  
  4041. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  4042.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  4043.   %IF %XorFuse = 0 %THEN
  4044.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4045.       %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 40,40,40,40);
  4046.   %ELSE
  4047.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4048.      %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 40,40,40,40);
  4049.   %END;
  4050.  %ELSE
  4051.   %IF %XorFuse = 0 %THEN
  4052.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4053.       %InFuse+240, %InFuse+280, %InFuse+320; TNode; 40,40,40,40);
  4054.   %ELSE
  4055.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4056.      %InFuse+240, %InFuse+280, %InFuse+320; TNode; 40,40,40,40);
  4057.   %END;
  4058.   TSB(TNode, %InFuse; OutPin; 40,40,40,40,40,40,40,40);
  4059.  %END;
  4060. %MACEND;
  4061.  
  4062. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  4063.   LOR(%InFuse, %InFuse+40; TL1);
  4064.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  4065.   %IF %XorFuse=0 %THEN
  4066.    LXOR(TL1, TL2; TL3);
  4067.   %ELSE
  4068.    LXNOR(TL1, TL2; TL3);
  4069.   %END;
  4070.   DQFFC(TL3, P1, IPL; TN1; 30,30,40,0,25,25,1,1,1,1,30,30,40,0,25,25,1,1,1,1);
  4071.   ITSB(TN1, L1; OutPin; 35,35,35,35,35,35,35,35);
  4072. %MACEND;
  4073.  
  4074. LINV(P13; L1);
  4075.  
  4076. POR8ENABLE(%SF00, %FF00, %SF3360, P23, N1);
  4077. POR8ENABLE(%SF360, %FF360, %SF3361, P22, N2);
  4078. PXDFF(%SF3362, %FF720,  L2, L3, L4, N3, P21);
  4079. PXDFF(%SF3363, %FF1040, L5, L6, L7, N4, P20);
  4080. PXDFF(%SF3364, %FF1360, L8, L9, L10, N5, P19);
  4081. PXDFF(%SF3365, %FF1680, L11, L12, L13, N6, P18);
  4082. PXDFF(%SF3366, %FF2000, L14, L15, L16, N7, P17);
  4083. PXDFF(%SF3367, %FF2320, L17, L18, L19, N8, P16);
  4084. POR8ENABLE(%SF2640, %FF2640, %SF3368, P15, N9);
  4085. POR8ENABLE(%SF3000, %FF3000, %SF3369, P14, N10);
  4086. %EndModel
  4087.  
  4088. ;The registers on the following device reset upon power-up, whereby the
  4089. ;active-low outputs are set to a logic High.
  4090. %StartModel
  4091. %Manufacturer:AMD
  4092. %Type:20XRP8
  4093. %PartNumber:AMPAL20XRP8-20
  4094. %LastNode ? ?
  4095. %NumPins:24
  4096. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 ~N2 N2 P4 ~P4 ~N3 N3 P5 ~P5 ~N4 N4
  4097.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 ~N8 N8
  4098.            P10 ~P10 ~N9 N9 P11 ~P11 P14 ~P14 *
  4099.  
  4100.  
  4101. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  4102.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  4103.   %IF %XorFuse = 0 %THEN
  4104.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4105.       %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 20,20,20,20);
  4106.   %ELSE
  4107.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4108.      %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 20,20,20,20);
  4109.   %END;
  4110.  %ELSE
  4111.   %IF %XorFuse = 0 %THEN
  4112.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4113.       %InFuse+240, %InFuse+280, %InFuse+320; TNode; 20,20,20,20);
  4114.   %ELSE
  4115.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4116.      %InFuse+240, %InFuse+280, %InFuse+320; TNode; 20,20,20,20);
  4117.   %END;
  4118.   TSB(TNode, %InFuse; OutPin; 20,20,20,20,20,20,20,20);
  4119.  %END;
  4120. %MACEND;
  4121.  
  4122. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  4123.   LOR(%InFuse, %InFuse+40; TL1);
  4124.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  4125.   %IF %XorFuse=0 %THEN
  4126.    LXOR(TL1, TL2; TL3);
  4127.   %ELSE
  4128.    LXNOR(TL1, TL2; TL3);
  4129.   %END;
  4130.   DQFFC(TL3, P1, IPL; TN1; 13,13,20,0,10,10,1,1,1,1,13,13,20,0,10,10,1,1,1,1);
  4131.   ITSB(TN1, L1; OutPin; 15,15,15,15,15,15,15,15);
  4132. %MACEND;
  4133.  
  4134. LINV(P13; L1);
  4135.  
  4136. POR8ENABLE(%SF00, %FF00, %SF3280, P23, N1);
  4137. PXDFF(%SF3281, %FF360, L2, L3, L4, N2, P22);
  4138. PXDFF(%SF3282, %FF680,  L5, L6, L7, N3, P21);
  4139. PXDFF(%SF3283, %FF1000, L8, L9, L10, N4, P20);
  4140. PXDFF(%SF3284, %FF1320, L11, L12, L13, N5, P19);
  4141. PXDFF(%SF3285, %FF1640, L14, L15, L16, N6, P18);
  4142. PXDFF(%SF3286, %FF1960, L17, L18, L19, N7, P17);
  4143. PXDFF(%SF3287, %FF2280, L20, L21, L22, N8, P16);
  4144. PXDFF(%SF3288, %FF2600, L23, L24, L25, N9, P15);
  4145. POR8ENABLE(%SF2920, %FF2920, %SF3289, P14, N10);
  4146. %EndModel
  4147.  
  4148. ;The registers on the following device reset upon power-up, whereby the
  4149. ;active-low outputs are set to a logic High.
  4150. %StartModel
  4151. %Manufacturer:AMD
  4152. %Type:20XRP8
  4153. %PartNumber:AMPAL20XRP8-30
  4154. %LastNode ? ?
  4155. %NumPins:24
  4156. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 ~N2 N2 P4 ~P4 ~N3 N3 P5 ~P5 ~N4 N4
  4157.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 ~N8 N8
  4158.            P10 ~P10 ~N9 N9 P11 ~P11 P14 ~P14 *
  4159.  
  4160.  
  4161. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  4162.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  4163.   %IF %XorFuse = 0 %THEN
  4164.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4165.       %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 30,30,30,30);
  4166.   %ELSE
  4167.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4168.      %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 30,30,30,30);
  4169.   %END;
  4170.  %ELSE
  4171.   %IF %XorFuse = 0 %THEN
  4172.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4173.       %InFuse+240, %InFuse+280, %InFuse+320; TNode; 30,30,30,30);
  4174.   %ELSE
  4175.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4176.      %InFuse+240, %InFuse+280, %InFuse+320; TNode; 30,30,30,30);
  4177.   %END;
  4178.   TSB(TNode, %InFuse; OutPin; 30,30,30,30,30,30,30,30);
  4179.  %END;
  4180. %MACEND;
  4181.  
  4182. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  4183.   LOR(%InFuse, %InFuse+40; TL1);
  4184.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  4185.   %IF %XorFuse=0 %THEN
  4186.    LXOR(TL1, TL2; TL3);
  4187.   %ELSE
  4188.    LXNOR(TL1, TL2; TL3);
  4189.   %END;
  4190.   DQFFC(TL3, P1, IPL; TN1; 15,15,30,0,15,15,1,1,1,1,15,15,30,0,15,15,1,1,1,1);
  4191.   ITSB(TN1, L1; OutPin; 20,20,20,20,20,20,20,20);
  4192. %MACEND;
  4193.  
  4194. LINV(P13; L1);
  4195.  
  4196. POR8ENABLE(%SF00, %FF00, %SF3280, P23, N1);
  4197. PXDFF(%SF3281, %FF360, L2, L3, L4, N2, P22);
  4198. PXDFF(%SF3282, %FF680,  L5, L6, L7, N3, P21);
  4199. PXDFF(%SF3283, %FF1000, L8, L9, L10, N4, P20);
  4200. PXDFF(%SF3284, %FF1320, L11, L12, L13, N5, P19);
  4201. PXDFF(%SF3285, %FF1640, L14, L15, L16, N6, P18);
  4202. PXDFF(%SF3286, %FF1960, L17, L18, L19, N7, P17);
  4203. PXDFF(%SF3287, %FF2280, L20, L21, L22, N8, P16);
  4204. PXDFF(%SF3288, %FF2600, L23, L24, L25, N9, P15);
  4205. POR8ENABLE(%SF2920, %FF2920, %SF3289, P14, N10);
  4206. %EndModel
  4207.  
  4208. %StartModel
  4209. %Manufacturer:AMD
  4210. %Type:20XRP8
  4211. %PartNumber:AMPAL20XRP8-40L
  4212. %LastNode ? ?
  4213. %NumPins:24
  4214. %FDF AND 0 P2 ~P2 P23 ~P23 P3 ~P3 ~N2 N2 P4 ~P4 ~N3 N3 P5 ~P5 ~N4 N4
  4215.            P6 ~P6 ~N5 N5 P7 ~P7 ~N6 N6 P8 ~P8 ~N7 N7 P9 ~P9 ~N8 N8
  4216.            P10 ~P10 ~N9 N9 P11 ~P11 P14 ~P14 *
  4217.  
  4218.  
  4219. %MACRO POR8ENABLE(EnableFuse:%SF, InFuse:%FF, XorFuse:%SF, OutPin:%TEXT, TNode:%TEXT);
  4220.  %IF %EnableFuse..%EnableFuse+39 = 1 %THEN
  4221.   %IF %XorFuse = 0 %THEN
  4222.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4223.       %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 40,40,40,40);
  4224.   %ELSE
  4225.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4226.      %InFuse+240, %InFuse+280, %InFuse+320; OutPin; 40,40,40,40);
  4227.   %END;
  4228.  %ELSE
  4229.   %IF %XorFuse = 0 %THEN
  4230.    NOR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4231.       %InFuse+240, %InFuse+280, %InFuse+320; TNode; 40,40,40,40);
  4232.   %ELSE
  4233.    OR(%InFuse+40, %InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200,
  4234.      %InFuse+240, %InFuse+280, %InFuse+320; TNode; 40,40,40,40);
  4235.   %END;
  4236.   TSB(TNode, %InFuse; OutPin; 40,40,40,40,40,40,40,40);
  4237.  %END;
  4238. %MACEND;
  4239.  
  4240. %MACRO PXDFF(XorFuse:%SF, InFuse:%FF, TL1:%TEXT, TL2:%TEXT, TL3:%TEXT, TN1:%TEXT, OutPin:%TEXT);
  4241.   LOR(%InFuse, %InFuse+40; TL1);
  4242.   LOR(%InFuse+80, %InFuse+120, %InFuse+160, %InFuse+200, %InFuse+240, %InFuse+280; TL2);
  4243.   %IF %XorFuse=0 %THEN
  4244.    LXOR(TL1, TL2; TL3);
  4245.   %ELSE
  4246.    LXNOR(TL1, TL2; TL3);
  4247.   %END;
  4248.   DQFFC(TL3, P1, IPL; TN1; 30,30,40,0,25,25,0,0,0,0,30,30,40,0,25,25,0,0,0,0);
  4249.   ITSB(TN1, L1; OutPin; 35,35,35,35,35,35,35,35);
  4250. %MACEND;
  4251.  
  4252. LINV(P13; L1);
  4253.  
  4254. POR8ENABLE(%SF00, %FF00, %SF3280, P23, N1);
  4255. PXDFF(%SF3281, %FF360, L2, L3, L4, N2, P22);
  4256. PXDFF(%SF3282, %FF680,  L5, L6, L7, N3, P21);
  4257. PXDFF(%SF3283, %FF1000, L8, L9, L10, N4, P20);
  4258. PXDFF(%SF3284, %FF1320, L11, L12, L13, N5, P19);
  4259. PXDFF(%SF3285, %FF1640, L14, L15, L16, N6, P18);
  4260. PXDFF(%SF3286, %FF1960, L17, L18, L19, N7, P17);
  4261. PXDFF(%SF3287, %FF2280, L20, L21, L22, N8, P16);
  4262. PXDFF(%SF3288, %FF2600, L23, L24, L25, N9, P15);
  4263. POR8ENABLE(%SF2920, %FF2920, %SF3289, P14, N10);
  4264. %EndModel
  4265.  
  4266. ;Delays for the following device are given for maximum only.
  4267. %StartModel
  4268. %Manufacturer:AMD
  4269. %Type:22V10
  4270. %PartNumber:AMPAL22V10
  4271. %LastNode ? ?
  4272. %NumPins: 24
  4273. %FDF AND 0 P1 ~P1 N1 ~N1 P2 ~P2 N2 ~N2 P3 ~P3 N3 ~N3 P4 ~P4 N4 ~N4 P5 ~P5
  4274.      N5 ~N5 P6 ~P6 N6 ~N6 P7 ~P7 N7 ~N7 P8 ~P8 N8 ~N8 P9 ~P9 N9 ~N9
  4275.      P10 ~P10 N10 ~N10 P11 ~P11 P13 ~P13 *
  4276.  
  4277. %MACRO LOR16(InFuse:%FF, OutLNode:%TEXT);
  4278.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4279.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  4280.      %InFuse+528,%InFuse+572,%InFuse+616,%InFuse+660; OutLNode);
  4281. %MACEND;
  4282.  
  4283. %MACRO LOR14(InFuse:%FF, OutLNode:%TEXT);
  4284.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4285.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  4286.      %InFuse+528,%InFuse+572; OutLNode);
  4287. %MACEND;
  4288.  
  4289. %MACRO LOR12(InFuse:%FF, OutLNode:%TEXT);
  4290.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4291.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,
  4292.      %InFuse+484; OutLNode);
  4293. %MACEND;
  4294.  
  4295. %MACRO LOR10(InFuse:%FF, OutLNode:%TEXT);
  4296.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4297.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396; OutLNode);
  4298. %MACEND;
  4299.  
  4300. %MACRO LOR8(InFuse:%FF, OutLNode:%TEXT);
  4301.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4302.      %InFuse+264,%InFuse+308; OutLNode);
  4303. %MACEND;
  4304.  
  4305. %MACRO V10Mac(S1:%SF, S0:%SF, FeedBack:%TEXT, OrOutput:%TEXT, TNode:%TEXT,
  4306.               OutPin:%TEXT, InFuse:%FF, EnableFuse:%SF, TLNode:%TEXT);
  4307.  %CASE %S1,%S0
  4308.    0:
  4309.      LOR(OrOutput, L21; TLNode);
  4310.      DQFFC(TLNode, P1, L22; TNode; 15,15,30,0,25,25,40,40,35,35,15,15,30,0,25,25,40,40,35,35);
  4311.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4312.      INV(TNode; OutPin; 0,0,0,0);
  4313.     %ELSE
  4314.      ITSB(TNode, %InFuse; OutPin; 35,35,35,35,35,35,35,35);
  4315.     %END;
  4316.     INV(TNode; FeedBack; 10,10,10,10);
  4317.   |1:
  4318.      LOR(OrOutput, L21; TLNode);
  4319.      DQFFC(TLNode, P1, L22; TNode; 15,15,30,0,25,25,40,40,35,35,15,15,30,0,25,25,40,40,35,35);
  4320.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4321.      BUF(TNode; OutPin; 0,0,0,0);
  4322.     %ELSE
  4323.      TSB(TNode, %InFuse; OutPin; 35,35,35,35,35,35,35,35);
  4324.     %END;
  4325.     INV(TNode; FeedBack; 10,10,10,10);
  4326.   |2:
  4327.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4328.      INV(OrOutput; OutPin; 25,25,25,25);
  4329.     %ELSE
  4330.      INV(OrOutput; TNode; 25,25,25,25);
  4331.      TSB(TNode, %InFuse; OutPin; 35,35,35,35,35,35,35,35);
  4332.     %END;
  4333.     BUF(OutPin; FeedBack; 0,0,0,0);
  4334.   |3:
  4335.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4336.      BUF(OrOutput; OutPin; 25,25,25,25);
  4337.     %ELSE
  4338.      BUF(OrOutput; TNode; 25,25,25,25);
  4339.      TSB(TNode, %InFuse; OutPin; 35,35,35,35,35,35,35,35);
  4340.     %END;
  4341.     BUF(OutPin; FeedBack; 0,0,0,0);
  4342.   %END;
  4343. %MACEND;
  4344.  
  4345. LAND(%FF5764; L21);
  4346. LNOR(%FF00, IPH; L22);
  4347.  
  4348. LOR8(%FF88, L1);
  4349. LOR10(%FF484, L2);
  4350. LOR12(%FF968, L3);
  4351. LOR14(%FF1540, L4);
  4352. LOR16(%FF2200, L5);
  4353. LOR16(%FF2948, L6);
  4354. LOR14(%FF3696, L7);
  4355. LOR12(%FF4356, L8);
  4356. LOR10(%FF4928, L9);
  4357. LOR8(%FF5412, L10);
  4358.  
  4359. V10Mac(%SF5809, %SF5808, N1, L1, N11, P23, %FF44, %SF44, L11);
  4360. V10Mac(%SF5811, %SF5810, N2, L2, N12, P22, %FF440, %SF440, L12);
  4361. V10Mac(%SF5813, %SF5812, N3, L3, N13, P21, %FF924, %SF924, L13);
  4362. V10Mac(%SF5815, %SF5814, N4, L4, N14, P20, %FF1496, %SF1496, L14);
  4363. V10Mac(%SF5817, %SF5816, N5, L5, N15, P19, %FF2156, %SF2156, L15);
  4364. V10Mac(%SF5819, %SF5818, N6, L6, N16, P18, %FF2904, %SF2904, L16);
  4365. V10Mac(%SF5821, %SF5820, N7, L7, N17, P17, %FF3652, %SF3652, L17);
  4366. V10Mac(%SF5823, %SF5822, N8, L8, N18, P16, %FF4312, %SF4312, L18);
  4367. V10Mac(%SF5825, %SF5824, N9, L9, N19, P15, %FF4884, %SF4884, L19);
  4368. V10Mac(%SF5827, %SF5826, N10, L10, N20, P14, %FF5368, %SF5368, L20);
  4369. %EndModel
  4370.  
  4371. ;Delays for the following device are given for maximum only.
  4372. %StartModel
  4373. %Manufacturer:AMD
  4374. %Type:22V10
  4375. %PartNumber:AMPAL22V10-15
  4376. %LastNode ? ?
  4377. %NumPins: 24
  4378. %FDF AND 0 P1 ~P1 N1 ~N1 P2 ~P2 N2 ~N2 P3 ~P3 N3 ~N3 P4 ~P4 N4 ~N4 P5 ~P5
  4379.      N5 ~N5 P6 ~P6 N6 ~N6 P7 ~P7 N7 ~N7 P8 ~P8 N8 ~N8 P9 ~P9 N9 ~N9
  4380.      P10 ~P10 N10 ~N10 P11 ~P11 P13 ~P13 *
  4381.  
  4382. %MACRO LOR16(InFuse:%FF, OutLNode:%TEXT);
  4383.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4384.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  4385.      %InFuse+528,%InFuse+572,%InFuse+616,%InFuse+660; OutLNode);
  4386. %MACEND;
  4387.  
  4388. %MACRO LOR14(InFuse:%FF, OutLNode:%TEXT);
  4389.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4390.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  4391.      %InFuse+528,%InFuse+572; OutLNode);
  4392. %MACEND;
  4393.  
  4394. %MACRO LOR12(InFuse:%FF, OutLNode:%TEXT);
  4395.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4396.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,
  4397.      %InFuse+484; OutLNode);
  4398. %MACEND;
  4399.  
  4400. %MACRO LOR10(InFuse:%FF, OutLNode:%TEXT);
  4401.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4402.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396; OutLNode);
  4403. %MACEND;
  4404.  
  4405. %MACRO LOR8(InFuse:%FF, OutLNode:%TEXT);
  4406.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4407.      %InFuse+264,%InFuse+308; OutLNode);
  4408. %MACEND;
  4409.  
  4410. %MACRO V10Mac(S1:%SF, S0:%SF, FeedBack:%TEXT, OrOutput:%TEXT, TNode:%TEXT,
  4411.               OutPin:%TEXT, InFuse:%FF, EnableFuse:%SF, TLNode:%TEXT);
  4412.  %CASE %S1,%S0
  4413.    0:
  4414.      LOR(OrOutput, L21; TLNode);
  4415.      DQFFC(TLNode, P1, L22; TNode; 15,15,13,0,10,10,20,20,15,15,15,15,13,0,10,10,20,20,15,15);
  4416.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4417.      INV(TNode; OutPin; 0,0,0,0);
  4418.     %ELSE
  4419.      ITSB(TNode, %InFuse; OutPin; 15,15,15,15,15,15,15,15);
  4420.     %END;
  4421.     INV(TNode; FeedBack; 0,0,0,0);
  4422.   |1:
  4423.      LOR(OrOutput, L21; TLNode);
  4424.      DQFFC(TLNode, P1, L22; TNode; 15,15,13,0,10,10,20,20,15,15,15,15,13,0,10,10,20,20,15,15);
  4425.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4426.      BUF(TNode; OutPin; 0,0,0,0);
  4427.     %ELSE
  4428.      TSB(TNode, %InFuse; OutPin; 15,15,15,15,15,15,15,15);
  4429.     %END;
  4430.     INV(TNode; FeedBack; 0,0,0,0);
  4431.   |2:
  4432.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4433.      INV(OrOutput; OutPin; 15,15,15,15);
  4434.     %ELSE
  4435.      INV(OrOutput; TNode; 15,15,15,15);
  4436.      TSB(TNode, %InFuse; OutPin; 15,15,15,15,15,15,15,15);
  4437.     %END;
  4438.     BUF(OutPin; FeedBack; 0,0,0,0);
  4439.   |3:
  4440.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4441.      BUF(OrOutput; OutPin; 15,15,15,15);
  4442.     %ELSE
  4443.      BUF(OrOutput; TNode; 15,15,15,15);
  4444.      TSB(TNode, %InFuse; OutPin; 15,15,15,15,15,15,15,15);
  4445.     %END;
  4446.     BUF(OutPin; FeedBack; 0,0,0,0);
  4447.   %END;
  4448. %MACEND;
  4449.  
  4450. LAND(%FF5764; L21);
  4451. LNOR(%FF00, IPH; L22);
  4452.  
  4453. LOR8(%FF88, L1);
  4454. LOR10(%FF484, L2);
  4455. LOR12(%FF968, L3);
  4456. LOR14(%FF1540, L4);
  4457. LOR16(%FF2200, L5);
  4458. LOR16(%FF2948, L6);
  4459. LOR14(%FF3696, L7);
  4460. LOR12(%FF4356, L8);
  4461. LOR10(%FF4928, L9);
  4462. LOR8(%FF5412, L10);
  4463.  
  4464. V10Mac(%SF5809, %SF5808, N1, L1, N11, P23, %FF44, %SF44, L11);
  4465. V10Mac(%SF5811, %SF5810, N2, L2, N12, P22, %FF440, %SF440, L12);
  4466. V10Mac(%SF5813, %SF5812, N3, L3, N13, P21, %FF924, %SF924, L13);
  4467. V10Mac(%SF5815, %SF5814, N4, L4, N14, P20, %FF1496, %SF1496, L14);
  4468. V10Mac(%SF5817, %SF5816, N5, L5, N15, P19, %FF2156, %SF2156, L15);
  4469. V10Mac(%SF5819, %SF5818, N6, L6, N16, P18, %FF2904, %SF2904, L16);
  4470. V10Mac(%SF5821, %SF5820, N7, L7, N17, P17, %FF3652, %SF3652, L17);
  4471. V10Mac(%SF5823, %SF5822, N8, L8, N18, P16, %FF4312, %SF4312, L18);
  4472. V10Mac(%SF5825, %SF5824, N9, L9, N19, P15, %FF4884, %SF4884, L19);
  4473. V10Mac(%SF5827, %SF5826, N10, L10, N20, P14, %FF5368, %SF5368, L20);
  4474. %EndModel
  4475.  
  4476. ;Delays for the following device are given for maximum only.
  4477. %StartModel
  4478. %Manufacturer:AMD
  4479. %Type:22V10
  4480. %PartNumber:AMPAL22V10A
  4481. %LastNode ? ?
  4482. %NumPins: 24
  4483. %FDF AND 0 P1 ~P1 N1 ~N1 P2 ~P2 N2 ~N2 P3 ~P3 N3 ~N3 P4 ~P4 N4 ~N4 P5 ~P5
  4484.      N5 ~N5 P6 ~P6 N6 ~N6 P7 ~P7 N7 ~N7 P8 ~P8 N8 ~N8 P9 ~P9 N9 ~N9
  4485.      P10 ~P10 N10 ~N10 P11 ~P11 P13 ~P13 *
  4486.  
  4487. %MACRO LOR16(InFuse:%FF, OutLNode:%TEXT);
  4488.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4489.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  4490.      %InFuse+528,%InFuse+572,%InFuse+616,%InFuse+660; OutLNode);
  4491. %MACEND;
  4492.  
  4493. %MACRO LOR14(InFuse:%FF, OutLNode:%TEXT);
  4494.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4495.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,%InFuse+484,
  4496.      %InFuse+528,%InFuse+572; OutLNode);
  4497. %MACEND;
  4498.  
  4499. %MACRO LOR12(InFuse:%FF, OutLNode:%TEXT);
  4500.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4501.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396,%InFuse+440,
  4502.      %InFuse+484; OutLNode);
  4503. %MACEND;
  4504.  
  4505. %MACRO LOR10(InFuse:%FF, OutLNode:%TEXT);
  4506.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4507.      %InFuse+264,%InFuse+308,%InFuse+352,%InFuse+396; OutLNode);
  4508. %MACEND;
  4509.  
  4510. %MACRO LOR8(InFuse:%FF, OutLNode:%TEXT);
  4511.  LOR(%InFuse,%InFuse+44,%InFuse+88,%InFuse+132,%InFuse+176,%InFuse+220,
  4512.      %InFuse+264,%InFuse+308; OutLNode);
  4513. %MACEND;
  4514.  
  4515. %MACRO V10Mac(S1:%SF, S0:%SF, FeedBack:%TEXT, OrOutput:%TEXT, TNode:%TEXT,
  4516.               OutPin:%TEXT, InFuse:%FF, EnableFuse:%SF, TLNode:%TEXT);
  4517.  %CASE %S1,%S0
  4518.    0:
  4519.      LOR(OrOutput, L21; TLNode);
  4520.      DQFFC(TLNode, P1, L22; TNode; 15,15,20,0,15,15,30,30,25,25,15,15,20,0,15,15,30,30,25,25);
  4521.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4522.      INV(TNode; OutPin; 0,0,0,0);
  4523.     %ELSE
  4524.      ITSB(TNode, %InFuse; OutPin; 25,25,25,25,25,25,25,25);
  4525.     %END;
  4526.     INV(TNode; FeedBack; 0,0,0,0);
  4527.   |1:
  4528.      LOR(OrOutput, L21; TLNode);
  4529.      DQFFC(TLNode, P1, L22; TNode; 15,15,20,0,15,15,30,30,25,25,15,15,20,0,15,15,30,30,25,25);
  4530.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4531.      BUF(TNode; OutPin; 0,0,0,0);
  4532.     %ELSE
  4533.      TSB(TNode, %InFuse; OutPin; 25,25,25,25,25,25,25,25);
  4534.     %END;
  4535.     INV(TNode; FeedBack; 0,0,0,0);
  4536.   |2:
  4537.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4538.      INV(OrOutput; OutPin; 25,25,25,25);
  4539.     %ELSE
  4540.      INV(OrOutput; TNode; 25,25,25,25);
  4541.      TSB(TNode, %InFuse; OutPin; 25,25,25,25,25,25,25,25);
  4542.     %END;
  4543.     BUF(OutPin; FeedBack; 0,0,0,0);
  4544.   |3:
  4545.     %IF %EnableFuse..%EnableFuse+43 = 1 %THEN
  4546.      BUF(OrOutput; OutPin; 25,25,25,25);
  4547.     %ELSE
  4548.      BUF(OrOutput; TNode; 25,25,25,25);
  4549.      TSB(TNode, %InFuse; OutPin; 25,25,25,25,25,25,25,25);
  4550.     %END;
  4551.     BUF(OutPin; FeedBack; 0,0,0,0);
  4552.   %END;
  4553. %MACEND;
  4554.  
  4555. LAND(%FF5764; L21);
  4556. LNOR(%FF00, IPH; L22);
  4557.  
  4558. LOR8(%FF88, L1);
  4559. LOR10(%FF484, L2);
  4560. LOR12(%FF968, L3);
  4561. LOR14(%FF1540, L4);
  4562. LOR16(%FF2200, L5);
  4563. LOR16(%FF2948, L6);
  4564. LOR14(%FF3696, L7);
  4565. LOR12(%FF4356, L8);
  4566. LOR10(%FF4928, L9);
  4567. LOR8(%FF5412, L10);
  4568.  
  4569. V10Mac(%SF5809, %SF5808, N1, L1, N11, P23, %FF44, %SF44, L11);
  4570. V10Mac(%SF5811, %SF5810, N2, L2, N12, P22, %FF440, %SF440, L12);
  4571. V10Mac(%SF5813, %SF5812, N3, L3, N13, P21, %FF924, %SF924, L13);
  4572. V10Mac(%SF5815, %SF5814, N4, L4, N14, P20, %FF1496, %SF1496, L14);
  4573. V10Mac(%SF5817, %SF5816, N5, L5, N15, P19, %FF2156, %SF2156, L15);
  4574. V10Mac(%SF5819, %SF5818, N6, L6, N16, P18, %FF2904, %SF2904, L16);
  4575. V10Mac(%SF5821, %SF5820, N7, L7, N17, P17, %FF3652, %SF3652, L17);
  4576. V10Mac(%SF5823, %SF5822, N8, L8, N18, P16, %FF4312, %SF4312, L18);
  4577. V10Mac(%SF5825, %SF5824, N9, L9, N19, P15, %FF4884, %SF4884, L19);
  4578. V10Mac(%SF5827, %SF5826, N10, L10, N20, P14, %FF5368, %SF5368, L20);
  4579. %EndModel
  4580.  
  4581. %StartModel
  4582. %Manufacturer:AMD
  4583. %Type:16V8
  4584. %PartNumber:PALCE16V8H-15
  4585. %LastNode ? ?
  4586. %NumPins: 20
  4587. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4 P6 ~P6
  4588.      N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  4589.      
  4590. %MACRO V8MAC(S0:%SF, XorFuse:%SF, FeedBack:%TEXT, LorOutput:%TEXT, InFuse:%FF, 
  4591.              OutPin:%TEXT, TNode:%TEXT, EnableFuse:%SF, TLNode:%TEXT, 
  4592.          TSNode:%TEXT, NextPin:%TEXT, PrevPin:%TEXT);
  4593.  
  4594.  %CASE %SF2192,%SF2193,%S0
  4595.    2:
  4596.      LOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,
  4597.          %InFuse+192,%InFuse+224;LorOutput);
  4598.      %IF %XorFuse=0 %THEN
  4599.       LINV(LorOutput;TLNode);
  4600.       DQFFC(TLNode, P1, IPL; TNode; 10,10,12,0,8,8,1,1,1,1,10,10,12,0,8,8,1,1,1,1);
  4601.      %ELSE         
  4602.       DQFFC(LorOutput, P1, IPL; TNode; 10,10,12,0,8,8,1,1,1,1,10,10,12,0,8,8,1,1,1,1);
  4603.      %END;
  4604.      TSB(TNode, L17; OutPin; 15,15,15,15,15,15,15,15);
  4605.      BUF(TNode; FeedBack; 0,0,0,0);
  4606.   |3:
  4607.      LOR(%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,
  4608.          %InFuse+192,%InFuse+224;LorOutput);
  4609.      %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  4610.       %IF %XorFuse = 0 %THEN
  4611.        INV(LorOutput; OutPin; 15,15,15,15);
  4612.       %ELSE
  4613.        BUF(LorOutput; OutPin; 15,15,15,15);
  4614.       %END;
  4615.      %ELSE
  4616.       %IF %XorFuse = 0 %THEN
  4617.        INV(LorOutput; TNode; 15,15,15,15);
  4618.       %ELSE
  4619.        BUF(LorOutput; TNode; 15,15,15,15);
  4620.       %END;
  4621.       TSB(TNode, %InFuse; OutPin; 15,15,15,15,15,15,15,15);
  4622.      %END;
  4623.      BUF(OutPin; FeedBack; 0,0,0,0);
  4624.   |4:
  4625.      LOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,
  4626.          %InFuse+192,%InFuse+224;LorOutput);
  4627.      %IF %XorFuse = 0 %THEN
  4628.       INV(LorOutput; OutPin; 15,15,15,15);
  4629.      %ELSE
  4630.       BUF(LorOutput; OutPin; 15,15,15,15);
  4631.      %END;
  4632.      BUF(ZERO; FeedBack; 0,0,0,0);
  4633.   |5:
  4634.      TSB(TSNode, ZERO; OutPin; 15,15,15,15,15,15,15,15); 
  4635.      BUF(NextPin; FeedBack; 0,0,0,0);    
  4636.   |7:
  4637.      LOR(%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,
  4638.          %InFuse+192,%InFuse+224;LorOutput);
  4639.      %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  4640.       %IF %XorFuse = 0 %THEN
  4641.        INV(LorOutput; OutPin; 15,15,15,15);
  4642.       %ELSE
  4643.        BUF(LorOutput; OutPin; 15,15,15,15);
  4644.       %END;
  4645.      %ELSE
  4646.       %IF %XorFuse = 0 %THEN
  4647.        INV(LorOutput; TNode; 15,15,15,15);
  4648.       %ELSE
  4649.        BUF(LorOutput; TNode; 15,15,15,15);
  4650.       %END;
  4651.       TSB(TNode, %InFuse; OutPin; 15,15,15,15,15,15,15,15);
  4652.      %END;
  4653.      BUF(PrevPin; FeedBack; 0,0,0,0);
  4654.  %END;
  4655. %MACEND;
  4656.  
  4657. LINV(P11;L17);
  4658.      
  4659. V8MAC(%SF2120, %SF2048, N1, L1, %FF00, P19, N9, %SF00, L9, N17, P1, P1);
  4660. V8MAC(%SF2121, %SF2049, N2, L2, %FF256, P18, N10, %SF256, L10, N18, P19, P18);
  4661. V8MAC(%SF2122, %SF2050, N3, L3, %FF512, P17, N11, %SF512, L11, N19, P18, P17);
  4662. V8MAC(%SF2123, %SF2051, N4, L4, %FF768, P16, N12, %SF768, L12, N20, P17, P16);
  4663. V8MAC(%SF2124, %SF2052, N5, L5, %FF1024, P15, N13, %SF1024, L13, N21, P14, P15);
  4664. V8MAC(%SF2125, %SF2053, N6, L6, %FF1280, P14, N14, %SF1280, L14, N22, P13, P14);
  4665. V8MAC(%SF2126, %SF2054, N7, L7, %FF1536, P13, N15, %SF1536, L15, N23, P12, P13);
  4666. V8MAC(%SF2127, %SF2055, N8, L8, %FF1792, P12, N16, %SF1792, L16, N24, P11, P11);
  4667. %EndModel
  4668.  
  4669. %StartModel
  4670. %Manufacturer:AMD
  4671. %Type:16V8
  4672. %PartNumber:PALCE16V8H-25
  4673. %LastNode ? ?
  4674. %NumPins: 20
  4675. %FDF AND 0 P2 ~P2 N1 ~N1 P3 ~P3 N2 ~N2 P4 ~P4 N3 ~N3 P5 ~P5 N4 ~N4 P6 ~P6
  4676.      N5 ~N5 P7 ~P7 N6 ~N6 P8 ~P8 N7 ~N7 P9 ~P9 N8 ~N8 *
  4677.      
  4678. %MACRO V8MAC(S0:%SF, XorFuse:%SF, FeedBack:%TEXT, LorOutput:%TEXT, InFuse:%FF, 
  4679.              OutPin:%TEXT, TNode:%TEXT, EnableFuse:%SF, TLNode:%TEXT, 
  4680.          TSNode:%TEXT, NextPin:%TEXT, PrevPin:%TEXT);
  4681.  
  4682.  %CASE %SF2192,%SF2193,%S0
  4683.    2:
  4684.      LOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,
  4685.          %InFuse+192,%InFuse+224;LorOutput);
  4686.      %IF %XorFuse=0 %THEN
  4687.       LINV(LorOutput;TLNode);
  4688.       DQFFC(TLNode, P1, IPL; TNode; 12,12,15,0,10,10,1,1,1,1,12,12,15,0,10,10,1,1,1,1);
  4689.      %ELSE         
  4690.       DQFFC(LorOutput, P1, IPL; TNode; 12,12,15,0,10,10,1,1,1,1,12,12,15,0,10,10,1,1,1,1);
  4691.      %END;
  4692.      TSB(TNode, L17; OutPin; 20,20,20,20,20,20,20,20);
  4693.      BUF(TNode; FeedBack; 0,0,0,0);
  4694.   |3:
  4695.      LOR(%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,
  4696.          %InFuse+192,%InFuse+224;LorOutput);
  4697.      %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  4698.       %IF %XorFuse = 0 %THEN
  4699.        INV(LorOutput; OutPin; 25,25,25,25);
  4700.       %ELSE
  4701.        BUF(LorOutput; OutPin; 25,25,25,25);
  4702.       %END;
  4703.      %ELSE
  4704.       %IF %XorFuse = 0 %THEN
  4705.        INV(LorOutput; TNode; 25,25,25,25);
  4706.       %ELSE
  4707.        BUF(LorOutput; TNode; 25,25,25,25);
  4708.       %END;
  4709.       TSB(TNode, %InFuse; OutPin; 20,20,20,20,20,20,20,20);
  4710.      %END;
  4711.      BUF(OutPin; FeedBack; 0,0,0,0);
  4712.   |4:
  4713.      LOR(%InFuse,%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,
  4714.          %InFuse+192,%InFuse+224;LorOutput);
  4715.      %IF %XorFuse = 0 %THEN
  4716.       INV(LorOutput; OutPin; 25,25,25,25);
  4717.      %ELSE
  4718.       BUF(LorOutput; OutPin; 25,25,25,25);
  4719.      %END;
  4720.      BUF(ZERO; FeedBack; 0,0,0,0);
  4721.   |5:
  4722.      TSB(TSNode, ZERO; OutPin; 20,20,20,20,20,20,20,20); 
  4723.      BUF(NextPin; FeedBack; 0,0,0,0);    
  4724.   |7:
  4725.      LOR(%InFuse+32,%InFuse+64,%InFuse+96,%InFuse+128,%InFuse+160,
  4726.          %InFuse+192,%InFuse+224;LorOutput);
  4727.      %IF %EnableFuse..%EnableFuse+31 = 1 %THEN
  4728.       %IF %XorFuse = 0 %THEN
  4729.        INV(LorOutput; OutPin; 25,25,25,25);
  4730.       %ELSE
  4731.        BUF(LorOutput; OutPin; 25,25,25,25);
  4732.       %END;
  4733.      %ELSE
  4734.       %IF %XorFuse = 0 %THEN
  4735.        INV(LorOutput; TNode; 25,25,25,25);
  4736.       %ELSE
  4737.        BUF(LorOutput; TNode; 25,25,25,25);
  4738.       %END;
  4739.       TSB(TNode, %InFuse; OutPin; 20,20,20,20,20,20,20,20);
  4740.      %END;
  4741.      BUF(PrevPin; FeedBack; 0,0,0,0);
  4742.  %END;
  4743. %MACEND;
  4744.  
  4745. LINV(P11;L17);
  4746.      
  4747. V8MAC(%SF2120, %SF2048, N1, L1, %FF00, P19, N9, %SF00, L9, N17, P1, P1);
  4748. V8MAC(%SF2121, %SF2049, N2, L2, %FF256, P18, N10, %SF256, L10, N18, P19, P18);
  4749. V8MAC(%SF2122, %SF2050, N3, L3, %FF512, P17, N11, %SF512, L11, N19, P18, P17);
  4750. V8MAC(%SF2123, %SF2051, N4, L4, %FF768, P16, N12, %SF768, L12, N20, P17, P16);
  4751. V8MAC(%SF2124, %SF2052, N5, L5, %FF1024, P15, N13, %SF1024, L13, N21, P14, P15);
  4752. V8MAC(%SF2125, %SF2053, N6, L6, %FF1280, P14, N14, %SF1280, L14, N22, P13, P14);
  4753. V8MAC(%SF2126, %SF2054, N7, L7, %FF1536, P13, N15, %SF1536, L15, N23, P12, P13);
  4754. V8MAC(%SF2127, %SF2055, N8, L8, %FF1792, P12, N16, %SF1792, L16, N24, P11, P11);
  4755. %EndModel
  4756.  
  4757.