home *** CD-ROM | disk | FTP | other *** search
/ Liren Large Software Subsidy 13 / 13.iso / p / p064 / 7.ddi / DIG_2.LIB < prev   
Encoding:
Text File  |  1991-07-01  |  702.3 KB  |  26,973 lines
  1. * Library of digital logic
  2.  
  3. * Copyright 1989, 1990, 1991 by MicroSim Corporation
  4. *   Neither this library nor any part may be copied without the express
  5. *   written consent of MicroSim Corporation
  6.  
  7. * Release date: July, 1991
  8.  
  9. *--------------------------------------------------------------------------
  10. * 74160  SYNCHRONOUS 4-BIT COUNTERS
  11. *
  12. * The TTL Data Book, Vol 2, 1985, TI
  13. * tvh    08/25/89    Update interface and model names
  14.  
  15. .subckt 74160  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  16. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  17. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18. X1  LOADB LOADBX  DPWR DGND  160SULOAD
  19. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20. U1 bufa(3) DPWR DGND
  21. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  22. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  23. U2 anda(3,2) DPWR DGND
  24. +    ENP ENTBUF LOADBX EN QAI QBI   EN C3 
  25. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  26. U3 inva(6) DPWR DGND
  27. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  28. +    CLR    LOAD    QAI    QBI    QCI    QDI
  29. +    D0_GATE IO_STD 
  30. U4 anda(2,4) DPWR DGND
  31. +    LOADB    QAI
  32. +    A    LOAD
  33. +    LOADB    QCI
  34. +    LOAD    C
  35. +    A1    A2    C1    C2
  36. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  37. U5 nanda(2,3) DPWR DGND
  38. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  39. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  40. U6 xora(2) DPWR DGND
  41. +    A1 EN C1 C3   A3 C4 
  42. +    D0_GATE IO_STD 
  43. U7 ora(2,2) DPWR DGND
  44. +    A3 A2 C4 C2   AI CI 
  45. +    D0_GATE IO_STD 
  46. U8 ao(4,3) DPWR DGND
  47. +    $D_HI    BD1    LOADB    QBI
  48. +    B2    EN    QAI    QDBAR
  49. +    $D_HI    $D_HI    LOAD    B
  50. +    BI
  51. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  52. U9 ao(5,3) DPWR DGND
  53. +    $D_HI    $D_HI    BD1    LOADB    QDI
  54. +    D2    EN    QCI    QBI    QAI
  55. +    $D_HI    $D_HI    $D_HI    D    LOAD
  56. +    DI
  57. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  58. U10 dff(4) DPWR DGND
  59. +    $D_HI    CLRB    CLK
  60. +    AI    BI    CI    DI
  61. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  62. +    D_160_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  63. U11 and(3) DPWR DGND
  64. +    ENTBUF QAID QDID   RCO 
  65. +    D_160_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  66. UDE buf DPWR DGND
  67. +    LOADB   LOADD 
  68. +    D0_GATE IO_STD 
  69. U12 anda(2,2) DPWR DGND
  70. +    LOADD CLRB LOAD CLRB   LOADH LOADL 
  71. +    D0_GATE IO_STD 
  72. U13 buf3a(4) DPWR DGND
  73. +    Q0 Q1 Q2 Q3   LOADH   QA QB QC QD 
  74. +    D_160_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  75. U14 buf3a(4) DPWR DGND
  76. +    Q0 Q1 Q2 Q3   LOADL   QA QB QC QD 
  77. +    D_160_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  78. U15 buf3a(4) DPWR DGND
  79. +    Q0 Q1 Q2 Q3   CLR   QA QB QC QD 
  80. +    D_160_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  81. U16 bufa(2) DPWR DGND
  82. +    QAI QDI   QAID QDID 
  83. +    D_160_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  84. .ends
  85.  
  86. .subckt 160SULOAD  DATA DATAX DPWR DGND
  87. +    params: MNTYMXDLY=0 IO_LEVEL=0
  88. UA buf DPWR DGND
  89. +    DATA   DATAD 
  90. +    D_160_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  91. UB xor DPWR DGND
  92. +    DATA DATAD   EN 
  93. +    D0_GATE IO_STD 
  94. UC and(2) DPWR DGND
  95. +    $D_X EN   PX 
  96. +    D0_GATE IO_STD 
  97. UD or(2) DPWR DGND
  98. +    DATA PX   DATAX 
  99. +    D0_GATE IO_STD 
  100. .ends
  101.  
  102. .model D_160_1 ueff (
  103. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  104. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  105. +    TPPCQLHTY=1NS    TPPCQLHMX=1NS
  106. +    TPPCQHLTY=12NS    TPPCQHLMX=16NS
  107. +    TPCLKQLHTY=1NS    TPCLKQLHMX=1NS
  108. +    TPCLKQHLTY=1NS    TPCLKQHLMX=1NS
  109. +    )
  110. .model D_160_2 ugate (
  111. +    TPLHTY=11NS    TPHLTY=11NS
  112. +    TPLHMX=16NS    TPHLMX=16NS
  113. +    )
  114. .model D_160_3 utgate (
  115. +    TPLHTY=16NS    TPHLTY=18NS
  116. +    TPLHMX=24NS    TPHLMX=28NS
  117. +    )
  118. .model D_160_4 utgate (
  119. +    TPLHTY=12NS    TPHLTY=14NS
  120. +    TPLHMX=19NS    TPHLMX=22NS
  121. +    )
  122. .model D_160_5 ugate (
  123. +    TPLHTY=11NS    TPHLTY=11NS
  124. +    TPLHMX=18NS    TPHLMX=18NS
  125. +    )
  126. .model D_160_6 ugate (
  127. +    TPHLMN=5NS
  128. +    )
  129. *----------
  130. * 74ALS160B  SYNCHRONOUS 4-BIT COUNTERS
  131. *
  132. * The ALS/AS Data Book, 1986, TI
  133. * tvh    08/25/89    Update interface and model names
  134.  
  135. .subckt 74ALS160B  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  136. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  137. +    params: MNTYMXDLY=0 IO_LEVEL=0
  138. U1 bufa(3) DPWR DGND
  139. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  140. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  141. U2 anda(3,2) DPWR DGND
  142. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  143. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  144. U3 inva(6) DPWR DGND
  145. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  146. +    CLR    LOAD    QAI    QBI    QCI    QDI
  147. +    D0_GATE IO_ALS00 
  148. U4 anda(2,4) DPWR DGND
  149. +    LOADB    QAI
  150. +    A    LOAD
  151. +    LOADB    QCI
  152. +    LOAD    C
  153. +    A1    A2    C1    C2
  154. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  155. U5 nanda(2,3) DPWR DGND
  156. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  157. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  158. U6 xora(2) DPWR DGND
  159. +    A1 EN C1 C3   A3 C4 
  160. +    D0_GATE IO_ALS00 
  161. U7 ora(2,2) DPWR DGND
  162. +    A3 A2 C4 C2   AI CI 
  163. +    D0_GATE IO_ALS00 
  164. U8 ao(4,3) DPWR DGND
  165. +    $D_HI    BD1    LOADB    QBI
  166. +    B2    EN    QAI    QDBAR
  167. +    $D_HI    $D_HI    LOAD    B
  168. +    BI
  169. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  170. U9 ao(5,3) DPWR DGND
  171. +    $D_HI    $D_HI    BD1    LOADB    QDI
  172. +    D2    EN    QCI    QBI    QAI
  173. +    $D_HI    $D_HI    $D_HI    D    LOAD
  174. +    DI
  175. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  176. U10 dff(4) DPWR DGND
  177. +    $D_HI    CLRB    CLK
  178. +    AI    BI    CI    DI
  179. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  180. +    D_ALS160B_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  181. UDE buf DPWR DGND
  182. +    CLRB   CLRD 
  183. +    D0_GATE IO_ALS00 
  184. U11 and3(3) DPWR DGND
  185. +    ENTBUF QAID QDID   CLRD   RCO 
  186. +    D_ALS160B_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  187. UCL buf3 DPWR DGND
  188. +    $D_LO   CLR   RCO 
  189. +    D_ALS160B_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  190. U13 bufa(4) DPWR DGND
  191. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  192. +    D_ALS160B_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  193. U16 bufa(2) DPWR DGND
  194. +    QAI QDI   QAID QDID 
  195. +    D_ALS160B_5 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  196. .ends
  197.  
  198. .model D_ALS160B_1 ueff (
  199. +    TWCLKLMN=12.5NS    TWCLKHMN=12.5NS
  200. +    TWPCLMN=15NS    TSUDCLKMN=15NS
  201. +    TSUPCCLKHMN=10NS    TPPCQHLMN=2.1NS
  202. +    TPPCQHLMX=4.1NS    TPCLKQLHMN=0.1NS
  203. +    TPCLKQLHMX=0.1NS    TPCLKQHLMN=0.1NS
  204. +    TPCLKQHLMX=0.1NS
  205. +    )
  206. .model D_ALS160B_2 utgate (
  207. +    TPLHMN=3NS    TPHLMN=3NS
  208. +    TPLHMX=13NS    TPHLMX=13NS
  209. +    TPHZMN=11NS    TPLZMN=11NS
  210. +    TPHZMX=23NS    TPLZMX=23NS
  211. +    )
  212. .model D_ALS160B_3 ugate (
  213. +    TPLHMN=3.9NS    TPHLMN=5.9NS
  214. +    TPLHMX=14.9NS    TPHLMX=19.9NS
  215. +    )
  216. .model D_ALS160B_4 utgate (
  217. +    TPZLMN=11NS    TPLZMN=3NS
  218. +    TPZLMX=23NS    TPLZMX=13NS
  219. +    )
  220. .model D_ALS160B_5 ugate (
  221. +    TPLHMN=1.9NS    TPHLMN=1.9NS
  222. +    TPLHMX=6.9NS    TPHLMX=6.9NS
  223. +    )
  224. *----------
  225. * 74AS160  SYNCHRONOUS 4-BIT COUNTERS
  226. *
  227. * The ALS/AS Data Book, 1986, TI
  228. * tvh    08/25/89    Update interface and model names
  229.  
  230. .subckt 74AS160  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  231. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  232. +    params: MNTYMXDLY=0 IO_LEVEL=0
  233. U1 bufa(3) DPWR DGND
  234. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  235. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  236. U2 anda(3,2) DPWR DGND
  237. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  238. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  239. U3 inva(6) DPWR DGND
  240. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  241. +    CLR    LOAD    QAI    QBI    QCI    QDI
  242. +    D0_GATE IO_AS00 
  243. U4 anda(2,4) DPWR DGND
  244. +    LOADB    QAI
  245. +    A    LOAD
  246. +    LOADB    QCI
  247. +    LOAD    C
  248. +    A1    A2    C1    C2
  249. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  250. U5 nanda(2,3) DPWR DGND
  251. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  252. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  253. U6 xora(2) DPWR DGND
  254. +    A1 EN C1 C3   A3 C4 
  255. +    D0_GATE IO_AS00 
  256. U7 ora(2,2) DPWR DGND
  257. +    A3 A2 C4 C2   AI CI 
  258. +    D0_GATE IO_AS00 
  259. U8 ao(4,3) DPWR DGND
  260. +    $D_HI    BD1    LOADB    QBI
  261. +    B2    EN    QAI    QDBAR
  262. +    $D_HI    $D_HI    LOAD    B
  263. +    BI
  264. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  265. U9 ao(5,3) DPWR DGND
  266. +    $D_HI    $D_HI    BD1    LOADB    QDI
  267. +    D2    EN    QCI    QBI    QAI
  268. +    $D_HI    $D_HI    $D_HI    D    LOAD
  269. +    DI
  270. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  271. U10 dff(4) DPWR DGND
  272. +    $D_HI    CLRB    CLK
  273. +    AI    BI    CI    DI
  274. +    Q0    Q1    Q2    Q3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  275. +    D_AS160_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  276. ULY bufa(4) DPWR DGND
  277. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  278. +    D_AS160_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  279. UDL buf DPWR DGND
  280. +    ENTBUF   ENTD 
  281. +    D_AS160_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  282. UDE bufa(2) DPWR DGND
  283. +    CLRB LOADB   CLRD LOADD 
  284. +    D0_GATE IO_AS00 
  285. U11 and3(5) DPWR DGND
  286. +    ENTD QAID QBBAR QCBAR QDID   CLRD   RCO 
  287. +    D_AS160_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  288. UCL buf3 DPWR DGND
  289. +    $D_LO   CLR   RCO 
  290. +    D_AS160_5 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  291. U13 bufa(4) DPWR DGND
  292. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  293. +    D_AS160_6 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  294. U16 buf3a(2) DPWR DGND
  295. +    Q0 Q3   LOADD   QAID QDID 
  296. +    D_AS160_7 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  297. U17 buf3a(2) DPWR DGND
  298. +    Q0 Q3   LOAD   QAID QDID 
  299. +    D_AS160_8 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  300. .ends
  301.  
  302. .model D_AS160_1 ueff (
  303. +    TWCLKLMN=6.7NS    TWCLKHMN=6.7NS
  304. +    TWPCLMN=8NS    TSUDCLKMN=8NS
  305. +    TSUPCCLKHMN=8NS    TPPCQHLMN=0NS
  306. +    TPPCQHLMX=0NS    TPCLKQLHMN=0NS
  307. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  308. +    TPCLKQHLMX=0NS
  309. +    )
  310. .model D_AS160_2 ugate (
  311. +    TPLHMN=1NS    TPHLMN=1NS
  312. +    )
  313. .model D_AS160_3 ugate (
  314. +    TPLHMN=0.5NS    TPHLMN=0NS
  315. +    TPLHMX=1NS    TPHLMX=0.5NS
  316. +    )
  317. .model D_AS160_4 utgate (
  318. +    TPLHMN=1NS    TPHLMN=1NS
  319. +    TPLHMX=8NS    TPHLMX=8NS
  320. +    TPHZMN=2NS    TPLZMN=2NS
  321. +    TPHZMX=12.5NS    TPLZMX=12.5NS
  322. +    )
  323. .model D_AS160_5 utgate (
  324. +    TPZLMN=2NS    TPLZMN=1NS
  325. +    TPZLMX=12.5NS    TPLZMX=8NS
  326. +    )
  327. .model D_AS160_6 ugate (
  328. +    TPLHMN=1NS    TPHLMN=2NS
  329. +    TPLHMX=7NS    TPHLMX=13NS
  330. +    )
  331. .model D_AS160_7 utgate (
  332. +    TPLHMN=0NS    TPHLMN=1NS
  333. +    TPLHMX=1PS    TPHLMX=4.5NS
  334. +    )
  335. .model D_AS160_8 utgate (
  336. +    TPLHMN=2NS    TPHLMN=1NS
  337. +    TPLHMX=8.5NS    TPHLMX=4.5NS
  338. +    )
  339. *----------
  340. * 74F160  SYNCHRONOUS 4-BIT COUNTERS
  341. *
  342. * The Fast Data Book, 1987, Fairchild
  343. * tvh    08/25/89    Update interface and model names
  344.  
  345. .subckt 74F160  CP CEP CET MRBAR PEBAR P0 P1 P2 P3 Q0 Q1 Q2 Q3 TC
  346. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  347. +    params: MNTYMXDLY=0 IO_LEVEL=0
  348. X1  LOADB LOADBX  DPWR DGND  F160SULOAD
  349. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  350. X2  ENP ENPX  DPWR DGND  F160SUEN
  351. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  352. X3  ENT ENTX  DPWR DGND  F160SUEN
  353. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  354. U1 bufa(4) DPWR DGND
  355. +    MRBAR PEBAR CEP CET   CLRB LOADB ENP ENT 
  356. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  357. U2 anda(3,2) DPWR DGND
  358. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  359. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  360. U3 inva(6) DPWR DGND
  361. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  362. +    CLR    LOAD    QAI    QBI    QCI    QDI
  363. +    D0_GATE IO_F 
  364. U4 anda(2,4) DPWR DGND
  365. +    LOADBX    QAI
  366. +    P0    LOAD
  367. +    LOADBX    QCI
  368. +    LOAD    P2
  369. +    A1    A2    C1    C2
  370. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  371. U5 nanda(2,3) DPWR DGND
  372. +    EN QAI LOADBX QBI LOADBX QDI   BD1 B2 D2 
  373. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  374. U6 xora(2) DPWR DGND
  375. +    A1 EN C1 C3   A3 C4 
  376. +    D0_GATE IO_F 
  377. U7 ora(2,2) DPWR DGND
  378. +    A3 A2 C4 C2   AI CI 
  379. +    D0_GATE IO_F 
  380. U8 ao(4,3) DPWR DGND
  381. +    $D_HI    BD1    LOADB    QBI
  382. +    B2    EN    QAI    QDBAR
  383. +    $D_HI    $D_HI    LOAD    P1
  384. +    BI
  385. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  386. U9 ao(5,3) DPWR DGND
  387. +    $D_HI    $D_HI    BD1    LOADB    QDI
  388. +    D2    EN    QCI    QBI    QAI
  389. +    $D_HI    $D_HI    $D_HI    P3    LOAD
  390. +    DI
  391. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  392. U10 dff(4) DPWR DGND
  393. +    $D_HI    CLRB    CP
  394. +    AI    BI    CI    DI
  395. +    QA    QB    QC    QD    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  396. +    D_F160_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  397. ULY bufa(4) DPWR DGND
  398. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  399. +    D_F160_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  400. UDE bufa(2) DPWR DGND
  401. +    CLR LOADB   CLRD LOADD 
  402. +    D0_GATE IO_F 
  403. UBU buf DPWR DGND
  404. +    CLRB   CLEARBAR 
  405. +    D_F160_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  406. U11 and(4) DPWR DGND
  407. +    ENT QAID QDID CLEARBAR   TC 
  408. +    D_F160_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  409. U12 anda(2,2) DPWR DGND
  410. +    CLRB LOADD CLRB LOAD   LOADH LOADL 
  411. +    D0_GATE IO_F 
  412. U13 buf3a(4) DPWR DGND
  413. +    QA QB QC QD   LOADH   Q0 Q1 Q2 Q3 
  414. +    D_F160_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  415. U14 buf3a(4) DPWR DGND
  416. +    QA QB QC QD   LOADL   Q0 Q1 Q2 Q3 
  417. +    D_F160_6 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  418. U15 buf3a(4) DPWR DGND
  419. +    QA QB QC QD   CLRD   Q0 Q1 Q2 Q3 
  420. +    D_F160_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  421. U16 bufa(2) DPWR DGND
  422. +    QA QD   QAID QDID 
  423. +    D_F160_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  424. .ends
  425.  
  426. .subckt F160SULOAD  DATA DATAX DPWR DGND
  427. +    params: MNTYMXDLY=0 IO_LEVEL=0
  428. UA buf DPWR DGND
  429. +    DATA   DATAD 
  430. +    D_F160_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  431. UB xor DPWR DGND
  432. +    DATA DATAD   EN 
  433. +    D0_GATE IO_F 
  434. UC and(2) DPWR DGND
  435. +    $D_X EN   PX 
  436. +    D0_GATE IO_F 
  437. UD buf DPWR DGND
  438. +    DATA   DATAB 
  439. +    D_F160_10 IO_F 
  440. UE or(2) DPWR DGND
  441. +    DATAB PX   DATAX 
  442. +    D0_GATE IO_F 
  443. .ends
  444.  
  445. .subckt F160SUEN  DATA DATAX DPWR DGND
  446. +    params: MNTYMXDLY=0 IO_LEVEL=0
  447. UA buf DPWR DGND
  448. +    DATA   DATAD 
  449. +    D_F160_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  450. UB xor DPWR DGND
  451. +    DATA DATAD   EN 
  452. +    D0_GATE IO_F 
  453. UC and(2) DPWR DGND
  454. +    $D_X EN   PX 
  455. +    D0_GATE IO_F 
  456. UD buf DPWR DGND
  457. +    DATA   DATAB 
  458. +    D_F160_12 IO_F 
  459. UE or(2) DPWR DGND
  460. +    DATAB PX   DATAX 
  461. +    D0_GATE IO_F 
  462. .ends
  463.  
  464. .model D_F160_1 ueff (
  465. +    TWCLKLMN=7.5NS    TWCLKHMN=6NS
  466. +    TWPCLMN=6NS    TSUDCLKMN=5NS
  467. +    TSUPCCLKHMN=6NS    TPPCQHLMN=0NS
  468. +    TPPCQHLMX=0NS    TPCLKQLHMN=0NS
  469. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  470. +    TPCLKQHLMX=0NS
  471. +    )
  472. .model D_F160_2 ugate (
  473. +    TPLHMN=1NS    TPHLMN=1NS
  474. +    )
  475. .model D_F160_3 ugate (
  476. +    TPHLMN=2NS    TPHLMX=3NS
  477. +    TPHLTY=3.5NS
  478. +    )
  479. .model D_F160_4 ugate (
  480. +    TPLHMN=2.5NS    TPHLMN=2.5NS
  481. +    TPLHMX=8.5NS    TPHLMX=8.5NS
  482. +    TPLHTY=4.5NS    TPHLTY=4.5NS
  483. +    )
  484. .model D_F160_5 utgate (
  485. +    TPLHMN=3.5NS    TPHLMN=4.5NS
  486. +    TPLHMX=8.5NS    TPHLMX=11NS
  487. +    TPLHTY=5.5NS    TPHLTY=7.5NS
  488. +    TPLZMN=5.5NS    TPHZMN=5.5NS
  489. +    TPLZMX=13NS    TPHZMX=13NS
  490. +    TPLZTY=9NS    TPHZTY=9NS
  491. +    )
  492. .model D_F160_6 utgate (
  493. +    TPLHMN=4NS    TPHLMN=4NS
  494. +    TPLHMX=9.5NS    TPHLMX=9.5NS
  495. +    TPLHTY=6NS    TPHLTY=6NS
  496. +    TPLZMN=5.5NS    TPHZMN=5.5NS
  497. +    TPLZMX=13NS    TPHZMX=13NS
  498. +    TPLZTY=9NS    TPHZTY=9NS
  499. +    )
  500. .model D_F160_7 utgate (
  501. +    TPZLMN=5.5NS    TPZLMX=13NS
  502. +    TPZLTY=9NS    TPLZMN=0.1NS
  503. +    )
  504. .model D_F160_8 ugate (
  505. +    TPLHMN=4.5NS    TPHLMN=4NS
  506. +    TPLHMX=8NS    TPHLMX=6.5NS
  507. +    TPLHTY=6.5NS    TPHLTY=5.5NS
  508. +    )
  509. .model D_F160_9 ugate (
  510. +    TPLHMN=6NS    TPHLMN=4NS
  511. +    )
  512. .model D_F160_10 ugate (
  513. +    TPLHMN=6NS
  514. +    )
  515. .model D_F160_11 ugate (
  516. +    TPLHMN=7NS    TPHLMN=1NS
  517. +    )
  518. .model D_F160_12 ugate (
  519. +    TPLHMN=7NS
  520. +    )
  521. *----------
  522. * 74F160A  SYNCHRONOUS 4-BIT COUNTERS
  523. *
  524. * The F Logic Data Book, 1987, TI
  525. * tvh    08/25/89    Update interface and model names
  526.  
  527. .subckt 74F160A  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  528. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  529. +    params: MNTYMXDLY=0 IO_LEVEL=0
  530. X1  LOADB LOADBX  DPWR DGND  F160ASULOAD
  531. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  532. X2  ENP ENPX  DPWR DGND  F160ASUEN
  533. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  534. X3  ENTBUF ENTX  DPWR DGND  F160ASUEN
  535. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  536. U1 bufa(3) DPWR DGND
  537. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  538. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  539. U2 anda(3,2) DPWR DGND
  540. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  541. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  542. U3 inva(6) DPWR DGND
  543. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  544. +    CLR    LOAD    QAI    QBI    QCI    QDI
  545. +    D0_GATE IO_F 
  546. U4 anda(2,4) DPWR DGND
  547. +    LOADBX    QAI
  548. +    A    LOAD
  549. +    LOADBX    QCI
  550. +    LOAD    C
  551. +    A1    A2    C1    C2
  552. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  553. U5 nanda(2,3) DPWR DGND
  554. +    EN QAI LOADBX QBI LOADBX QDI   BD1 B2 D2 
  555. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  556. U6 xora(2) DPWR DGND
  557. +    A1 EN C1 C3   A3 C4 
  558. +    D0_GATE IO_F 
  559. U7 ora(2,2) DPWR DGND
  560. +    A3 A2 C4 C2   AI CI 
  561. +    D0_GATE IO_F 
  562. U8 ao(4,3) DPWR DGND
  563. +    $D_HI    BD1    LOADB    QBI
  564. +    B2    EN    QAI    QDBAR
  565. +    $D_HI    $D_HI    LOAD    B
  566. +    BI
  567. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  568. U9 ao(5,3) DPWR DGND
  569. +    $D_HI    $D_HI    BD1    LOADB    QDI
  570. +    D2    EN    QCI    QBI    QAI
  571. +    $D_HI    $D_HI    $D_HI    D    LOAD
  572. +    DI
  573. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  574. U10 dff(4) DPWR DGND
  575. +    $D_HI    CLRB    CLK
  576. +    AI    BI    CI    DI
  577. +    Q0    Q1    Q2    Q3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  578. +    D_F160A_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  579. ULY bufa(4) DPWR DGND
  580. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  581. +    D_F160A_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  582. UDE bufa(2) DPWR DGND
  583. +    CLR LOADB   CLRD LOADD 
  584. +    D0_GATE IO_F 
  585. UBU buf DPWR DGND
  586. +    CLRB   CLEARBAR 
  587. +    D_F160A_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  588. U11 and(4) DPWR DGND
  589. +    ENTBUF QAID QDID CLEARBAR   RCO 
  590. +    D_F160A_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  591. U12 anda(2,2) DPWR DGND
  592. +    CLRB LOADD CLRB LOAD   LOADH LOADL 
  593. +    D0_GATE IO_F 
  594. U13 buf3a(4) DPWR DGND
  595. +    Q0 Q1 Q2 Q3   LOADH   QA QB QC QD 
  596. +    D_F160A_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  597. U14 buf3a(4) DPWR DGND
  598. +    Q0 Q1 Q2 Q3   LOADL   QA QB QC QD 
  599. +    D_F160A_6 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  600. U15 buf3a(4) DPWR DGND
  601. +    Q0 Q1 Q2 Q3   CLRD   QA QB QC QD 
  602. +    D_F160A_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  603. U16 bufa(2) DPWR DGND
  604. +    Q0 Q3   QAID QDID 
  605. +    D_F160A_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  606. .ends
  607.  
  608. .subckt F160ASULOAD  DATA DATAX DPWR DGND
  609. +    params: MNTYMXDLY=0 IO_LEVEL=0
  610. UA buf DPWR DGND
  611. +    DATA   DATAD 
  612. +    D_F160A_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  613. UB xor DPWR DGND
  614. +    DATA DATAD   EN 
  615. +    D0_GATE IO_F 
  616. UC and(2) DPWR DGND
  617. +    $D_X EN   PX 
  618. +    D0_GATE IO_F 
  619. UD buf DPWR DGND
  620. +    DATA   DATAB 
  621. +    D_F160A_10 IO_F 
  622. UE or(2) DPWR DGND
  623. +    DATAB PX   DATAX 
  624. +    D0_GATE IO_F 
  625. .ends
  626.  
  627. .subckt F160ASUEN  DATA DATAX DPWR DGND
  628. +    params: MNTYMXDLY=0 IO_LEVEL=0
  629. UA buf DPWR DGND
  630. +    DATA   DATAD 
  631. +    D_F160A_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  632. UB xor DPWR DGND
  633. +    DATA DATAD   EN 
  634. +    D0_GATE IO_F 
  635. UC and(2) DPWR DGND
  636. +    $D_X EN   PX 
  637. +    D0_GATE IO_F 
  638. UE or(2) DPWR DGND
  639. +    DATAD PX   DATAX 
  640. +    D0_GATE IO_F 
  641. .ends
  642.  
  643. .model D_F160A_1 ueff (
  644. +    TWCLKLMN=7NS    TWCLKHMN=7NS
  645. +    TWPCLMN=5NS    TSUDCLKMN=5NS
  646. +    TSUPCCLKHMN=6NS    TPPCQHLMN=0NS
  647. +    TPPCQHLMX=0NS    TPCLKQLHMN=0NS
  648. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  649. +    TPCLKQHLMX=0NS
  650. +    )
  651. .model D_F160A_2 ugate (
  652. +    TPLHMN=1NS    TPHLMN=1NS
  653. +    )
  654. .model D_F160A_3 ugate (
  655. +    TPHLMN=2NS    TPHLMX=3NS
  656. +    TPHLTY=3.5NS
  657. +    )
  658. .model D_F160A_4 ugate (
  659. +    TPLHMN=1.7NS    TPHLMN=1.7NS
  660. +    TPLHMX=8.5NS    TPHLMX=8.5NS
  661. +    TPLHTY=4.1NS    TPHLTY=4.1NS
  662. +    )
  663. .model D_F160A_5 utgate (
  664. +    TPLHMN=2.7NS    TPHLMN=2.7NS
  665. +    TPLHMX=8.5NS    TPHLMX=11NS
  666. +    TPLHTY=5.1NS    TPHLTY=7.1NS
  667. +    TPLZMN=4.7NS    TPHZMN=4.7NS
  668. +    TPLZMX=13NS    TPHZMX=13NS
  669. +    TPLZTY=8.6NS    TPHZTY=8.6NS
  670. +    )
  671. .model D_F160A_6 utgate (
  672. +    TPLHMN=3.2NS    TPHLMN=3.2NS
  673. +    TPLHMX=9.5NS    TPHLMX=9.5NS
  674. +    TPLHTY=5.6NS    TPHLTY=5.6NS
  675. +    TPLZMN=4.7NS    TPHZMN=4.7NS
  676. +    TPLZMX=13NS    TPHZMX=13NS
  677. +    TPLZTY=8.6NS    TPHZTY=8.6NS
  678. +    )
  679. .model D_F160A_7 utgate (
  680. +    TPZLMN=4.7NS    TPZLMX=13NS
  681. +    TPZLTY=8.6NS    TPLZMN=0.1NS
  682. +    )
  683. .model D_F160A_8 ugate (
  684. +    TPLHMN=2.5NS    TPHLMN=2.5NS
  685. +    TPLHMX=6.5NS    TPHLMX=6.5NS
  686. +    TPLHTY=5.5NS    TPHLTY=5.5NS
  687. +    )
  688. .model D_F160A_9 ugate (
  689. +    TPLHMN=6.5NS    TPHLMN=4.5NS
  690. +    )
  691. .model D_F160A_10 ugate (
  692. +    TPLHMN=6.5NS
  693. +    )
  694. .model D_F160A_11 ugate (
  695. +    TPLHMN=6.5NS
  696. +    )
  697. *----------
  698. * 74HC160  SYNCHRONOUS 4-BIT COUNTERS
  699. *
  700. * The High-speed CMOS Logic Data Book, 1988, TI
  701. * tvh    08/29/89    Update interface and model names
  702.  
  703. .subckt 74HC160  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  704. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  705. +    params: MNTYMXDLY=0 IO_LEVEL=0
  706. X1  ABUF BBUF CBUF DBUF AX BX CX DX  DPWR DGND  HC160SUDATA
  707. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  708. X2  ENP ENTBUF ENPX ENTX  DPWR DGND  HC160SUEN
  709. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  710. U1 bufa(7) DPWR DGND
  711. +    CLRBAR    LOADBAR    ENT    A    B    C    D
  712. +    CLRB    LOADB    ENTBUF    ABUF    BBUF    CBUF    DBUF
  713. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  714. U2 anda(3,2) DPWR DGND
  715. +    ENPX ENTX LOADB EN QAI QBI   EN C3 
  716. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  717. U3 inva(6) DPWR DGND
  718. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  719. +    CLR    LOAD    QAI    QBI    QCI    QDI
  720. +    D0_GATE IO_HC 
  721. U4 anda(2,4) DPWR DGND
  722. +    LOADB    QAI
  723. +    AX    LOAD
  724. +    LOADB    QCI
  725. +    LOAD    CX
  726. +    A1    A2    C1    C2
  727. +    D0_GATE IO_HC 
  728. U5 nanda(2,3) DPWR DGND
  729. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  730. +    D0_GATE IO_HC 
  731. U6 xora(2) DPWR DGND
  732. +    A1 EN C1 C3   A3 C4 
  733. +    D0_GATE IO_HC 
  734. U7 ora(2,2) DPWR DGND
  735. +    A3 A2 C4 C2   AI CI 
  736. +    D0_GATE IO_HC 
  737. U8 ao(4,3) DPWR DGND
  738. +    $D_HI    BD1    LOADB    QBI
  739. +    B2    EN    QAI    QDBAR
  740. +    $D_HI    $D_HI    LOAD    BX
  741. +    BI
  742. +    D0_GATE IO_HC 
  743. U9 ao(5,3) DPWR DGND
  744. +    $D_HI    $D_HI    BD1    LOADB    QDI
  745. +    D2    EN    QCI    QBI    QAI
  746. +    $D_HI    $D_HI    $D_HI    DX    LOAD
  747. +    DI
  748. +    D0_GATE IO_HC 
  749. U10 dff(4) DPWR DGND
  750. +    $D_HI    CLRB    CLK
  751. +    AI    BI    CI    DI
  752. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  753. +    D_HC160_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  754. U11 and(3) DPWR DGND
  755. +    ENTBUF QAID QDID   RCO 
  756. +    D_HC160_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  757. UDE buf DPWR DGND
  758. +    CLRB   CLRD 
  759. +    D0_GATE IO_HC 
  760. U14 buf3a(4) DPWR DGND
  761. +    Q0 Q1 Q2 Q3   CLRD   QA QB QC QD 
  762. +    D_HC160_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  763. U15 buf3a(4) DPWR DGND
  764. +    Q0 Q1 Q2 Q3   CLR   QA QB QC QD 
  765. +    D_HC160_4 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  766. U16 bufa(2) DPWR DGND
  767. +    QAI QDI   QAID QDID 
  768. +    D_HC160_5 IO_HC MNTYMXDLY={MNTYMXDLY} 
  769. .ends
  770.  
  771. .subckt HC160SUDATA  A B C D AX BX CX DX DPWR DGND
  772. +    params: MNTYMXDLY=0 IO_LEVEL=0
  773. UA bufa(4) DPWR DGND
  774. +    A B C D   AD BD CD DD 
  775. +    D_HC160_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  776. UB xora(4) DPWR DGND
  777. +    A    AD
  778. +    B    BD
  779. +    C    CD
  780. +    D    DD
  781. +    AEN    BEN    CEN    DEN
  782. +    D0_GATE IO_HC 
  783. UC anda(2,4) DPWR DGND
  784. +    $D_X    AEN
  785. +    $D_X    BEN
  786. +    $D_X    CEN
  787. +    $D_X    DEN
  788. +    PA    PB    PC    PD
  789. +    D0_GATE IO_HC 
  790. UD bufa(4) DPWR DGND
  791. +    A B C D   AB BB CB DB 
  792. +    D_HC160_7 IO_HC MNTYMXDLY={MNTYMXDLY} 
  793. UE ora(2,4) DPWR DGND
  794. +    AB    PA
  795. +    BB    PB
  796. +    CB    PC
  797. +    DB    PD
  798. +    AX    BX    CX    DX
  799. +    D0_GATE IO_HC 
  800. .ends
  801.  
  802. .subckt HC160SUEN  ENP ENT ENPX ENTX DPWR DGND
  803. +    params: MNTYMXDLY=0 IO_LEVEL=0
  804. UA bufa(2) DPWR DGND
  805. +    ENP ENT   ENPD ENTD 
  806. +    D_HC160_8 IO_HC MNTYMXDLY={MNTYMXDLY} 
  807. UB xora(2) DPWR DGND
  808. +    ENP ENPD ENT ENTD   PEN TEN 
  809. +    D0_GATE IO_HC 
  810. UC anda(2,2) DPWR DGND
  811. +    $D_X PEN $D_X TEN   PX TX 
  812. +    D0_GATE IO_HC 
  813. UD bufa(2) DPWR DGND
  814. +    ENP ENT   ENPB ENTB 
  815. +    D_HC160_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  816. UE ora(2,2) DPWR DGND
  817. +    ENPB PX ENTB TX   ENPX ENTX 
  818. +    D0_GATE IO_HC 
  819. .ends
  820.  
  821. .model D_HC160_1 ueff (
  822. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  823. +    TWPCLMN=20NS    TSUDCLKMN=34NS
  824. +    TSUPCCLKHMN=31NS    THDCLKMN=0NS
  825. +    TPPCQLHTY=1NS    TPPCQLHMX=2NS
  826. +    TPPCQHLTY=1NS    TPPCQHLMX=2NS
  827. +    TPCLKQLHTY=3NS    TPCLKQLHMX=1NS
  828. +    TPCLKQHLTY=3NS    TPCLKQHLMX=1NS
  829. +    )
  830. .model D_HC160_2 ugate (
  831. +    TPLHTY=17NS    TPHLTY=17NS
  832. +    TPLHMX=49NS    TPHLMX=49NS
  833. +    )
  834. .model D_HC160_3 utgate (
  835. +    TPLHTY=22NS    TPHLTY=22NS
  836. +    TPLHMX=50NS    TPHLMX=50NS
  837. +    )
  838. .model D_HC160_4 utgate (
  839. +    TPHLTY=20NS    TPHLMX=51NS
  840. +    )
  841. .model D_HC160_5 ugate (
  842. +    TPLHTY=4NS    TPHLTY=4NS
  843. +    TPLHMX=4NS    TPHLMX=4NS
  844. +    )
  845. .model D_HC160_6 ugate (
  846. +    TPLHMN=4NS    TPHLMN=4NS
  847. +    )
  848. .model D_HC160_7 ugate (
  849. +    TPLHMN=4NS
  850. +    )
  851. .model D_HC160_8 ugate (
  852. +    TPLHMN=9NS    TPHLMN=9NS
  853. +    )
  854. .model D_HC160_9 ugate (
  855. +    TPLHMN=9NS
  856. +    )
  857. *----------
  858. * 74LS160A  SYNCHRONOUS 4-BIT COUNTERS
  859. *
  860. * The TTL Data Book, Vol 2, 1985, TI
  861. * tvh    08/25/89    Update interface and model names
  862.  
  863. .subckt 74LS160A  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  864. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  865. +    params: MNTYMXDLY=0 IO_LEVEL=0
  866. U1 bufa(3) DPWR DGND
  867. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  868. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  869. U2 anda(3,2) DPWR DGND
  870. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  871. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  872. U3 inva(6) DPWR DGND
  873. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  874. +    CLR    LOAD    QAI    QBI    QCI    QDI
  875. +    D0_GATE IO_LS 
  876. U4 anda(2,4) DPWR DGND
  877. +    LOADB    QAI
  878. +    A    LOAD
  879. +    LOADB    QCI
  880. +    LOAD    C
  881. +    A1    A2    C1    C2
  882. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  883. U5 nanda(2,3) DPWR DGND
  884. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  885. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  886. U6 xora(2) DPWR DGND
  887. +    A1 EN C1 C3   A3 C4 
  888. +    D0_GATE IO_LS 
  889. U7 ora(2,2) DPWR DGND
  890. +    A3 A2 C4 C2   AI CI 
  891. +    D0_GATE IO_LS 
  892. U8 ao(4,3) DPWR DGND
  893. +    $D_HI    BD1    LOADB    QBI
  894. +    B2    EN    QAI    QDBAR
  895. +    $D_HI    $D_HI    LOAD    B
  896. +    BI
  897. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  898. U9 ao(5,3) DPWR DGND
  899. +    $D_HI    $D_HI    BD1    LOADB    QDI
  900. +    D2    EN    QCI    QBI    QAI
  901. +    $D_HI    $D_HI    $D_HI    D    LOAD
  902. +    DI
  903. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  904. U10 dff(4) DPWR DGND
  905. +    $D_HI    CLRB    CLK
  906. +    AI    BI    CI    DI
  907. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  908. +    D_LS160A_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  909. U11 and(3) DPWR DGND
  910. +    ENTBUF QAID QDID   RCO 
  911. +    D_LS160A_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  912. UDE buf DPWR DGND
  913. +    CLRB   CLRD 
  914. +    D0_GATE IO_LS 
  915. U14 buf3a(4) DPWR DGND
  916. +    Q0 Q1 Q2 Q3   CLRD   QA QB QC QD 
  917. +    D_LS160A_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  918. U15 buf3a(4) DPWR DGND
  919. +    Q0 Q1 Q2 Q3   CLR   QA QB QC QD 
  920. +    D_LS160A_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  921. U16 bufa(2) DPWR DGND
  922. +    QAI QDI   QAID QDID 
  923. +    D_LS160A_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  924. .ends
  925.  
  926. .model D_LS160A_1 ueff (
  927. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  928. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  929. +    TSUPCCLKHMN=25NS    THDCLKMN=3NS
  930. +    TPPCQHLTY=3NS    TPPCQHLMX=3NS
  931. +    TPCLKQLHTY=3NS    TPCLKQLHMX=3NS
  932. +    TPCLKQHLTY=3NS    TPCLKQHLMX=3NS
  933. +    )
  934. .model D_LS160A_2 ugate (
  935. +    TPLHTY=9NS    TPHLTY=9NS
  936. +    TPLHMX=14NS    TPHLMX=14NS
  937. +    )
  938. .model D_LS160A_3 utgate (
  939. +    TPLHTY=10NS    TPHLTY=15NS
  940. +    TPLHMX=21NS    TPHLMX=24NS
  941. +    )
  942. .model D_LS160A_4 utgate (
  943. +    TPHLTY=17NS    TPHLMX=25NS
  944. +    )
  945. .model D_LS160A_5 ugate (
  946. +    TPLHTY=8NS    TPHLTY=6NS
  947. +    TPLHMX=18NS    TPHLMX=18NS
  948. +    )
  949. *--------------------------------------------------------------------------
  950. * 74161  SYNCHRONOUS 4-BIT COUNTERS
  951. *
  952. * The TTL Data Book, Vol 2, 1985, TI
  953. * tvh    08/25/89    Update interface and model names
  954.  
  955. .subckt 74161  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  956. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  957. +    params: MNTYMXDLY=0 IO_LEVEL=0
  958. X1  LOADB LOADBX  DPWR DGND  161SULOAD
  959. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  960. U1 bufa(3) DPWR DGND
  961. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  962. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  963. U2 anda(3,2) DPWR DGND
  964. +    ENP ENTBUF LOADBX EN QAI QBI   EN C3 
  965. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  966. U3 inva(6) DPWR DGND
  967. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  968. +    CLR    LOAD    QAI    QBI    QCI    QDI
  969. +    D0_GATE IO_STD 
  970. U4 anda(2,9) DPWR DGND
  971. +    LOADB    QAI
  972. +    A    LOAD
  973. +    LOADB    QCI
  974. +    LOAD    C
  975. +    LOADB    QBI
  976. +    EN    QAI
  977. +    B    LOAD
  978. +    LOADB    QDI
  979. +    D    LOAD
  980. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  981. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  982. U5 and(4) DPWR DGND
  983. +    EN QAI QBI QCI   D3 
  984. +    D0_GATE IO_STD 
  985. U6 xora(4) DPWR DGND
  986. +    A1    EN
  987. +    C1    C3
  988. +    B1    B2
  989. +    D1    D3
  990. +    A3    C4    B4    D4
  991. +    D0_GATE IO_STD 
  992. U7 ora(2,4) DPWR DGND
  993. +    A3    A2
  994. +    B4    B3
  995. +    C4    C2
  996. +    D4    D2
  997. +    AI    BI    CI    DI
  998. +    D0_GATE IO_STD 
  999. U10 dff(4) DPWR DGND
  1000. +    $D_HI    CLRB    CLK
  1001. +    AI    BI    CI    DI
  1002. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  1003. +    D_161_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1004. U11 and(5) DPWR DGND
  1005. +    ENTBUF QAID QDID QBID QCID   RCO 
  1006. +    D_161_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1007. UDE buf DPWR DGND
  1008. +    LOADB   LOADD 
  1009. +    D0_GATE IO_STD 
  1010. U12 anda(2,2) DPWR DGND
  1011. +    LOADD CLRB LOAD CLRB   LOADH LOADL 
  1012. +    D0_GATE IO_STD 
  1013. U13 buf3a(4) DPWR DGND
  1014. +    Q0 Q1 Q2 Q3   LOADH   QA QB QC QD 
  1015. +    D_161_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1016. U14 buf3a(4) DPWR DGND
  1017. +    Q0 Q1 Q2 Q3   LOADL   QA QB QC QD 
  1018. +    D_161_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1019. U15 buf3a(4) DPWR DGND
  1020. +    Q0 Q1 Q2 Q3   CLR   QA QB QC QD 
  1021. +    D_161_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1022. U16 bufa(4) DPWR DGND
  1023. +    QAI QBI QCI QDI   QAID QBID QCID QDID 
  1024. +    D_161_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  1025. .ends
  1026.  
  1027. .subckt 161SULOAD  DATA DATAX DPWR DGND
  1028. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1029. UA buf DPWR DGND
  1030. +    DATA   DATAD 
  1031. +    D_161_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  1032. UB xor DPWR DGND
  1033. +    DATA DATAD   EN 
  1034. +    D0_GATE IO_STD 
  1035. UC and(2) DPWR DGND
  1036. +    $D_X EN   PX 
  1037. +    D0_GATE IO_STD 
  1038. UD or(2) DPWR DGND
  1039. +    DATA PX   DATAX 
  1040. +    D0_GATE IO_STD 
  1041. .ends
  1042.  
  1043. .model D_161_1 ueff (
  1044. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  1045. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  1046. +    TPPCQHLTY=12NS    TPPCQHLMX=16NS
  1047. +    TPCLKQLHTY=1NS    TPCLKQLHMX=1NS
  1048. +    TPCLKQHLTY=1NS    TPCLKQHLMX=1NS
  1049. +    )
  1050. .model D_161_2 ugate (
  1051. +    TPLHTY=11NS    TPHLTY=11NS
  1052. +    TPLHMX=16NS    TPHLMX=16NS
  1053. +    )
  1054. .model D_161_3 utgate (
  1055. +    TPLHTY=16NS    TPHLTY=18NS
  1056. +    TPLHMX=24NS    TPHLMX=28NS
  1057. +    )
  1058. .model D_161_4 utgate (
  1059. +    TPLHTY=12NS    TPHLTY=14NS
  1060. +    TPLHMX=19NS    TPHLMX=22NS
  1061. +    )
  1062. .model D_161_5 ugate (
  1063. +    TPLHTY=11NS    TPHLTY=11NS
  1064. +    TPLHMX=18NS    TPHLMX=18NS
  1065. +    )
  1066. .model D_161_6 ugate (
  1067. +    TPHLMN=5NS
  1068. +    )
  1069. *---------
  1070. * 74AC161  SYNCHRONOUS 4-BIT COUNTERS
  1071. *
  1072. * The PHILIPS COMPONENTS , 1990
  1073. * cv    07/18/90    
  1074.  
  1075. * Note: The Loigc Diagram was modified by using some gates from Fairchild's
  1076. *       Logic diagram Data book.
  1077.  
  1078. .subckt 74AC161  CP CEP CET MRBAR PEBAR D0 D1 D2 D3 Q0 Q1 Q2 Q3 TC
  1079. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  1080. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1081. U1 bufa(8) DPWR DGND
  1082. +    MRBAR    PEBAR    CEP    CET    D0    D1    D2    D3
  1083. +    MRB    PEB    CEPB    CETB    D0BUF    D1BUF    D2BUF    D3BUF
  1084. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  1085. U2 inva(4) DPWR DGND
  1086. +    MRB PEB CETB CEPB   MR PEL CETBAR CEPBAR 
  1087. +    D0_GATE IO_AC 
  1088. U3 and(2) DPWR DGND
  1089. +    CETBAR CEPBAR   Y1 
  1090. +    D0_GATE IO_AC 
  1091. U4 inva(3) DPWR DGND
  1092. +    Y1 Y1 Y1   Y1B Y2B Y3B 
  1093. +    D0_GATE IO_AC 
  1094. U4A inv DPWR DGND
  1095. +    PEL   PEH 
  1096. +    D0_GATE IO_AC 
  1097. U5 nxor DPWR DGND
  1098. +    Y1B Q0BAR   A11 
  1099. +    D0_GATE IO_AC 
  1100. U6 and(2) DPWR DGND
  1101. +    Y2B QO0   A1 
  1102. +    D0_GATE IO_AC 
  1103. U6B nxor DPWR DGND
  1104. +    A1 Q1BAR   A10 
  1105. +    D_AC161_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  1106. U7 and(3) DPWR DGND
  1107. +    QO1 Y3B QO0   A2 
  1108. +    D0_GATE IO_AC 
  1109. U7A nxor DPWR DGND
  1110. +    A2 Q2BAR   A9 
  1111. +    D_AC161_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  1112. U8 nand(2) DPWR DGND
  1113. +    QO1 QO2   OX1 
  1114. +    D0_GATE IO_AC 
  1115. U8B nor(2) DPWR DGND
  1116. +    Y1 OX1   OX3 
  1117. +    D0_GATE IO_AC 
  1118. U8C and(2) DPWR DGND
  1119. +    QO0 OX3   A7 
  1120. +    D0_GATE IO_AC 
  1121. U8D nxor DPWR DGND
  1122. +    A7 Q3BAR   A8 
  1123. +    D_AC161_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  1124. U11A ao(2,2) DPWR DGND
  1125. +    PEL D0BUF A11 PEH   D0A 
  1126. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  1127. U11B ao(2,2) DPWR DGND
  1128. +    PEL D1BUF A10 PEH   D1B 
  1129. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  1130. U11C ao(2,2) DPWR DGND
  1131. +    PEL D2BUF A9 PEH   D2C 
  1132. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  1133. U11D ao(2,2) DPWR DGND
  1134. +    PEL D3BUF A8 PEH   D3D 
  1135. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  1136. U12 dff(4) DPWR DGND
  1137. +    $D_HI    MRB    CP
  1138. +    D0A    D1B    D2C    D3D
  1139. +    QO0    QO1    QO2    QO3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  1140. +    D_AC161_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1141. U13 and(5) DPWR DGND
  1142. +    CETB QO0 QO1 QO2 QO3   TC 
  1143. +    D_AC161_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1144. U14 inva(4) DPWR DGND
  1145. +    Q0BAR Q1BAR Q2BAR Q3BAR   Q0 Q1 Q2 Q3 
  1146. +    D_AC161_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1147. .ends
  1148.  
  1149. .model D_AC161_1 ueff (
  1150. +    TWCLKLMN=3.5NS    TWCLKHMN=3.5NS
  1151. +    TWPCLMN=6NS    TSUDCLKMN=10.5NS
  1152. +    TSUPCCLKHMN=0.5NS    THDCLKMN=0NS
  1153. +    TPPCQHLMN=1NS    TPPCQHLTY=3.5NS
  1154. +    TPPCQHLMX=4NS    TPCLKQLHMN=0.5NS
  1155. +    TPCLKQLHTY=3NS    TPCLKQLHMX=3.5NS
  1156. +    TPCLKQHLMN=1NS    TPCLKQHLTY=3NS
  1157. +    TPCLKQHLMX=4NS
  1158. +    )
  1159. .model D_AC161_2 ugate (
  1160. +    TPLHMN=1NS    TPLHTY=3.5NS
  1161. +    TPLHMX=7.5NS    TPHLMN=1.5NS
  1162. +    TPHLTY=5NS    TPHLMX=9.5NS
  1163. +    )
  1164. .model D_AC161_3 ugate (
  1165. +    TPLHMN=0.5NS    TPLHTY=2NS
  1166. +    TPLHMX=6NS    TPHLMN=0.5NS
  1167. +    TPHLTY=2NS    TPHLMX=6NS
  1168. +    )
  1169. .model D_AC161_5 ugate (
  1170. +    TPLHMN=0NS    TPHLMN=0NS
  1171. +    )
  1172. *---------
  1173. * 74ACT161  SYNCHRONOUS 4-BIT COUNTERS
  1174. *
  1175. * The PHILIPS COMPONENTS , 1990
  1176. * cv    07/18/90    
  1177.  
  1178. * Note: The Loigc Diagram was modified by using some gates from Fairchild's
  1179. *       Logic diagram Data book.
  1180.  
  1181. .subckt 74ACT161  CP CEP CET MRBAR PEBAR D0 D1 D2 D3 Q0 Q1 Q2 Q3 TC
  1182. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  1183. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1184. U1 bufa(8) DPWR DGND
  1185. +    MRBAR    PEBAR    CEP    CET    D0    D1    D2    D3
  1186. +    MRB    PEB    CEPB    CETB    D0BUF    D1BUF    D2BUF    D3BUF
  1187. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  1188. U2 inva(4) DPWR DGND
  1189. +    MRB PEB CETB CEPB   MR PEL CETBAR CEPBAR 
  1190. +    D0_GATE IO_ACT 
  1191. U3 and(2) DPWR DGND
  1192. +    CETBAR CEPBAR   Y1 
  1193. +    D0_GATE IO_ACT 
  1194. U4 inva(3) DPWR DGND
  1195. +    Y1 Y1 Y1   Y1B Y2B Y3B 
  1196. +    D0_GATE IO_ACT 
  1197. U4A inv DPWR DGND
  1198. +    PEL   PEH 
  1199. +    D0_GATE IO_ACT 
  1200. U5 nxor DPWR DGND
  1201. +    Y1B Q0BAR   A11 
  1202. +    D0_GATE IO_ACT 
  1203. U6 and(2) DPWR DGND
  1204. +    Y2B QO0   A1 
  1205. +    D0_GATE IO_ACT 
  1206. U6B nxor DPWR DGND
  1207. +    A1 Q1BAR   A10 
  1208. +    D_ACT161_5 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  1209. U7 and(3) DPWR DGND
  1210. +    QO1 Y3B QO0   A2 
  1211. +    D0_GATE IO_ACT 
  1212. U7A nxor DPWR DGND
  1213. +    A2 Q2BAR   A9 
  1214. +    D_ACT161_5 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  1215. U8 nand(2) DPWR DGND
  1216. +    QO1 QO2   OX1 
  1217. +    D0_GATE IO_ACT 
  1218. U8B nor(2) DPWR DGND
  1219. +    Y1 OX1   OX3 
  1220. +    D0_GATE IO_ACT 
  1221. U8C and(2) DPWR DGND
  1222. +    QO0 OX3   A7 
  1223. +    D0_GATE IO_ACT 
  1224. U8D nxor DPWR DGND
  1225. +    A7 Q3BAR   A8 
  1226. +    D_ACT161_5 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  1227. U11A ao(2,2) DPWR DGND
  1228. +    PEL D0BUF A11 PEH   D0A 
  1229. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  1230. U11B ao(2,2) DPWR DGND
  1231. +    PEL D1BUF A10 PEH   D1B 
  1232. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  1233. U11C ao(2,2) DPWR DGND
  1234. +    PEL D2BUF A9 PEH   D2C 
  1235. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  1236. U11D ao(2,2) DPWR DGND
  1237. +    PEL D3BUF A8 PEH   D3D 
  1238. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  1239. U12 dff(4) DPWR DGND
  1240. +    $D_HI    MRB    CP
  1241. +    D0A    D1B    D2C    D3D
  1242. +    QO0    QO1    QO2    QO3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  1243. +    D_ACT161_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1244. U13 and(5) DPWR DGND
  1245. +    CETB QO0 QO1 QO2 QO3   TC 
  1246. +    D_ACT161_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1247. U14 inva(4) DPWR DGND
  1248. +    Q0BAR Q1BAR Q2BAR Q3BAR   Q0 Q1 Q2 Q3 
  1249. +    D_ACT161_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1250. .ends
  1251.  
  1252. .model D_ACT161_1 ueff (
  1253. +    TWCLKLMN=6.5NS    TWCLKHMN=6.5NS
  1254. +    TWPCLMN=6.5NS    TSUDCLKMN=11.5NS
  1255. +    TSUPCCLKHMN=0.5NS    THDCLKMN=0.5NS
  1256. +    TPPCQHLMN=0.5NS    TPPCQHLTY=3NS
  1257. +    TPPCQHLMX=3NS    TPCLKQLHMN=0.5NS
  1258. +    TPCLKQLHTY=3NS    TPCLKQLHMX=4.5NS
  1259. +    TPCLKQHLMN=0.5NS    TPCLKQHLTY=3NS
  1260. +    TPCLKQHLMX=3.5NS
  1261. +    )
  1262. .model D_ACT161_2 ugate (
  1263. +    TPLHMN=1.5NS    TPLHTY=7.5NS
  1264. +    TPLHMX=11.5NS    TPHLMN=1.5NS
  1265. +    TPHLTY=8NS    TPHLMX=13NS
  1266. +    )
  1267. .model D_ACT161_3 ugate (
  1268. +    TPLHMN=1NS    TPLHTY=5NS
  1269. +    TPLHMX=9NS    TPHLMN=1NS
  1270. +    TPHLTY=5NS    TPHLMX=9NS
  1271. +    )
  1272. .model D_ACT161_5 ugate (
  1273. +    TPLHMN=0NS    TPHLMN=0NS
  1274. +    )
  1275. *----------
  1276. * 74ALS161B  SYNCHRONOUS 4-BIT COUNTERS
  1277. *
  1278. * The ALS/AS Data Book, 1986, TI
  1279. * tvh    08/25/89    Update interface and model names
  1280.  
  1281. .subckt 74ALS161B  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  1282. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  1283. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1284. U1 bufa(3) DPWR DGND
  1285. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  1286. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  1287. U2 anda(3,2) DPWR DGND
  1288. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  1289. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  1290. U3 inva(6) DPWR DGND
  1291. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  1292. +    CLR    LOAD    QAI    QBI    QCI    QDI
  1293. +    D0_GATE IO_ALS00 
  1294. U4 anda(2,9) DPWR DGND
  1295. +    LOADB    QAI
  1296. +    A    LOAD
  1297. +    LOADB    QCI
  1298. +    LOAD    C
  1299. +    LOADB    QBI
  1300. +    EN    QAI
  1301. +    B    LOAD
  1302. +    LOADB    QDI
  1303. +    D    LOAD
  1304. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  1305. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  1306. U5 and(4) DPWR DGND
  1307. +    EN QAI QBI QCI   D3 
  1308. +    D0_GATE IO_ALS00 
  1309. U6 xora(4) DPWR DGND
  1310. +    A1    EN
  1311. +    C1    C3
  1312. +    B1    B2
  1313. +    D1    D3
  1314. +    A3    C4    B4    D4
  1315. +    D0_GATE IO_ALS00 
  1316. U7 ora(2,4) DPWR DGND
  1317. +    A3    A2
  1318. +    B4    B3
  1319. +    C4    C2
  1320. +    D4    D2
  1321. +    AI    BI    CI    DI
  1322. +    D0_GATE IO_ALS00 
  1323. U10 dff(4) DPWR DGND
  1324. +    $D_HI    CLRB    CLK
  1325. +    AI    BI    CI    DI
  1326. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  1327. +    D_ALS161B_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1328. UDE buf DPWR DGND
  1329. +    CLRB   CLRD 
  1330. +    D0_GATE IO_ALS00 
  1331. U11 and3(5) DPWR DGND
  1332. +    ENTBUF QAID QBID QCID QDID   CLRD   RCO 
  1333. +    D_ALS161B_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1334. UCL buf3 DPWR DGND
  1335. +    $D_LO   CLR   RCO 
  1336. +    D_ALS161B_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1337. U13 bufa(4) DPWR DGND
  1338. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  1339. +    D_ALS161B_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1340. U16 bufa(4) DPWR DGND
  1341. +    QAI QBI QCI QDI   QAID QBID QCID QDID 
  1342. +    D_ALS161B_5 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  1343. .ends
  1344.  
  1345. .model D_ALS161B_1 ueff (
  1346. +    TWCLKLMN=12.5NS    TWCLKHMN=12.5NS
  1347. +    TWPCLMN=15NS    TSUDCLKMN=15NS
  1348. +    TSUPCCLKHMN=10NS    TPPCQHLMN=2.1NS
  1349. +    TPPCQHLMX=4.1NS    TPCLKQLHMN=0.1NS
  1350. +    TPCLKQLHMX=0.1NS    TPCLKQHLMN=0.1NS
  1351. +    TPCLKQHLMX=0.1NS
  1352. +    )
  1353. .model D_ALS161B_2 utgate (
  1354. +    TPLHMN=3NS    TPHLMN=3NS
  1355. +    TPLHMX=13NS    TPHLMX=13NS
  1356. +    TPHZMN=11NS    TPLZMN=11NS
  1357. +    TPHZMX=23NS    TPLZMX=23NS
  1358. +    )
  1359. .model D_ALS161B_3 ugate (
  1360. +    TPLHMN=3.9NS    TPHLMN=5.9NS
  1361. +    TPLHMX=14.9NS    TPHLMX=19.9NS
  1362. +    )
  1363. .model D_ALS161B_4 utgate (
  1364. +    TPZLMN=11NS    TPLZMN=3NS
  1365. +    TPZLMX=23NS    TPLZMX=13NS
  1366. +    )
  1367. .model D_ALS161B_5 ugate (
  1368. +    TPLHMN=1.9NS    TPHLMN=1.9NS
  1369. +    TPLHMX=6.9NS    TPHLMX=6.9NS
  1370. +    )
  1371. *----------
  1372. * 74AS161  SYNCHRONOUS 4-BIT COUNTERS
  1373. *
  1374. * The ALS/AS Data Book, 1986, TI
  1375. * tvh    08/25/89    Update interface and model names
  1376.  
  1377. .subckt 74AS161  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  1378. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  1379. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1380. U1 bufa(3) DPWR DGND
  1381. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  1382. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  1383. U2 anda(3,2) DPWR DGND
  1384. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  1385. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  1386. U3 inva(6) DPWR DGND
  1387. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  1388. +    CLR    LOAD    QAI    QBI    QCI    QDI
  1389. +    D0_GATE IO_AS00 
  1390. U4 anda(2,9) DPWR DGND
  1391. +    LOADB    QAI
  1392. +    A    LOAD
  1393. +    LOADB    QCI
  1394. +    LOAD    C
  1395. +    LOADB    QBI
  1396. +    EN    QAI
  1397. +    B    LOAD
  1398. +    LOADB    QDI
  1399. +    D    LOAD
  1400. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  1401. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  1402. U5 and(4) DPWR DGND
  1403. +    EN QAI QBI QCI   D3 
  1404. +    D0_GATE IO_AS00 
  1405. U6 xora(4) DPWR DGND
  1406. +    A1    EN
  1407. +    C1    C3
  1408. +    B1    B2
  1409. +    D1    D3
  1410. +    A3    C4    B4    D4
  1411. +    D0_GATE IO_AS00 
  1412. U7 ora(2,4) DPWR DGND
  1413. +    A3    A2
  1414. +    B4    B3
  1415. +    C4    C2
  1416. +    D4    D2
  1417. +    AI    BI    CI    DI
  1418. +    D0_GATE IO_AS00 
  1419. U10 dff(4) DPWR DGND
  1420. +    $D_HI    CLRB    CLK
  1421. +    AI    BI    CI    DI
  1422. +    Q0    Q1    Q2    Q3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  1423. +    D_AS161_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1424. ULY bufa(4) DPWR DGND
  1425. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  1426. +    D_AS161_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  1427. UDL buf DPWR DGND
  1428. +    ENTBUF   ENTD 
  1429. +    D_AS161_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  1430. UDE bufa(2) DPWR DGND
  1431. +    CLRB LOADB   CLRD LOADD 
  1432. +    D0_GATE IO_AS00 
  1433. U11 and3(5) DPWR DGND
  1434. +    ENTD QAID QBID QCID QDID   CLRD   RCO 
  1435. +    D_AS161_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1436. UCL buf3 DPWR DGND
  1437. +    $D_LO   CLR   RCO 
  1438. +    D_AS161_5 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1439. U13 bufa(4) DPWR DGND
  1440. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  1441. +    D_AS161_6 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1442. U16 buf3a(4) DPWR DGND
  1443. +    Q0 Q1 Q2 Q3   LOADD   QAID QBID QCID QDID 
  1444. +    D_AS161_7 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  1445. U17 buf3a(4) DPWR DGND
  1446. +    Q0 Q1 Q2 Q3   LOAD   QAID QBID QCID QDID 
  1447. +    D_AS161_8 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  1448. .ends
  1449.  
  1450. .model D_AS161_1 ueff (
  1451. +    TWCLKLMN=6.7NS    TWCLKHMN=6.7NS
  1452. +    TWPCLMN=8NS    TSUDCLKMN=8NS
  1453. +    TSUPCCLKHMN=8NS    TPPCQHLMN=0NS
  1454. +    TPPCQHLMX=0NS    TPCLKQLHMN=0NS
  1455. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  1456. +    TPCLKQHLMX=0NS
  1457. +    )
  1458. .model D_AS161_2 ugate (
  1459. +    TPLHMN=1NS    TPHLMN=1NS
  1460. +    )
  1461. .model D_AS161_3 ugate (
  1462. +    TPLHMN=0.5NS    TPHLMN=0NS
  1463. +    TPLHMX=1NS    TPHLMX=0.5NS
  1464. +    )
  1465. .model D_AS161_4 utgate (
  1466. +    TPLHMN=1NS    TPHLMN=1NS
  1467. +    TPLHMX=8NS    TPHLMX=8NS
  1468. +    TPHZMN=2NS    TPLZMN=2NS
  1469. +    TPHZMX=12.5NS    TPLZMX=12.5NS
  1470. +    )
  1471. .model D_AS161_5 utgate (
  1472. +    TPZLMN=2NS    TPLZMN=1NS
  1473. +    TPZLMX=12.5NS    TPLZMX=8NS
  1474. +    )
  1475. .model D_AS161_6 ugate (
  1476. +    TPLHMN=1NS    TPHLMN=2NS
  1477. +    TPLHMX=7NS    TPHLMX=13NS
  1478. +    )
  1479. .model D_AS161_7 utgate (
  1480. +    TPLHMN=0NS    TPHLMN=0.9NS
  1481. +    TPLHMX=1PS    TPHLMX=4.5NS
  1482. +    )
  1483. .model D_AS161_8 utgate (
  1484. +    TPLHMN=2NS    TPHLMN=0.9NS
  1485. +    TPLHMX=8.5NS    TPHLMX=4.5NS
  1486. +    )
  1487. *----------
  1488. * 74F161  SYNCHRONOUS 4-BIT COUNTERS
  1489. *
  1490. * The Fast Data Book, 1987, Fairchild
  1491. * tvh    08/25/89    Update interface and model names
  1492.  
  1493. .subckt 74F161  CP CEP CET MRBAR PEBAR P0 P1 P2 P3 Q0 Q1 Q2 Q3 TC
  1494. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  1495. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1496. X1  LOADB LOADBX  DPWR DGND  F161SULOAD
  1497. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  1498. X2  ENP ENPX  DPWR DGND  F161SUEN
  1499. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  1500. X3  ENT ENTX  DPWR DGND  F161SUEN
  1501. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  1502. U1 bufa(4) DPWR DGND
  1503. +    MRBAR PEBAR CEP CET   CLRB LOADB ENP ENT 
  1504. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  1505. U2 anda(3,2) DPWR DGND
  1506. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  1507. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  1508. U3 inva(6) DPWR DGND
  1509. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  1510. +    CLR    LOAD    QAI    QBI    QCI    QDI
  1511. +    D0_GATE IO_F 
  1512. U4 anda(2,9) DPWR DGND
  1513. +    LOADBX    QAI
  1514. +    P0    LOAD
  1515. +    LOADBX    QCI
  1516. +    LOAD    P2
  1517. +    LOADBX    QBI
  1518. +    EN    QAI
  1519. +    P1    LOAD
  1520. +    LOADBX    QDI
  1521. +    P3    LOAD
  1522. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  1523. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  1524. U5 and(4) DPWR DGND
  1525. +    EN QAI QBI QCI   D3 
  1526. +    D0_GATE IO_F 
  1527. U6 xora(4) DPWR DGND
  1528. +    A1    EN
  1529. +    C1    C3
  1530. +    B1    B2
  1531. +    D1    D3
  1532. +    A3    C4    B4    D4
  1533. +    D0_GATE IO_F 
  1534. U7 ora(2,4) DPWR DGND
  1535. +    A3    A2
  1536. +    B4    B3
  1537. +    C4    C2
  1538. +    D4    D2
  1539. +    AI    BI    CI    DI
  1540. +    D0_GATE IO_F 
  1541. U10 dff(4) DPWR DGND
  1542. +    $D_HI    CLRB    CP
  1543. +    AI    BI    CI    DI
  1544. +    QA    QB    QC    QD    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  1545. +    D_F161_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1546. ULY bufa(4) DPWR DGND
  1547. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  1548. +    D_F161_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  1549. UDE bufa(2) DPWR DGND
  1550. +    CLR LOADB   CLRD LOADD 
  1551. +    D0_GATE IO_F 
  1552. UBU buf DPWR DGND
  1553. +    CLRB   CLEARBAR 
  1554. +    D_F161_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  1555. U11 and(6) DPWR DGND
  1556. +    ENT QAID QBID QCID QDID CLEARBAR   TC 
  1557. +    D_F161_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1558. U12 anda(2,2) DPWR DGND
  1559. +    CLRB LOADD CLRB LOAD   LOADH LOADL 
  1560. +    D0_GATE IO_F 
  1561. U13 buf3a(4) DPWR DGND
  1562. +    QA QB QC QD   LOADH   Q0 Q1 Q2 Q3 
  1563. +    D_F161_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1564. U14 buf3a(4) DPWR DGND
  1565. +    QA QB QC QD   LOADL   Q0 Q1 Q2 Q3 
  1566. +    D_F161_6 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1567. U15 buf3a(4) DPWR DGND
  1568. +    QA QB QC QD   CLRD   Q0 Q1 Q2 Q3 
  1569. +    D_F161_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1570. U16 bufa(4) DPWR DGND
  1571. +    QA QB QC QD   QAID QBID QCID QDID 
  1572. +    D_F161_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  1573. .ends
  1574.  
  1575. .subckt F161SULOAD  DATA DATAX DPWR DGND
  1576. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1577. UA buf DPWR DGND
  1578. +    DATA   DATAD 
  1579. +    D_F161_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  1580. UB xor DPWR DGND
  1581. +    DATA DATAD   EN 
  1582. +    D0_GATE IO_F 
  1583. UC and(2) DPWR DGND
  1584. +    $D_X EN   PX 
  1585. +    D0_GATE IO_F 
  1586. UD buf DPWR DGND
  1587. +    DATA   DATAB 
  1588. +    D_F161_10 IO_F 
  1589. UE or(2) DPWR DGND
  1590. +    DATAB PX   DATAX 
  1591. +    D0_GATE IO_F 
  1592. .ends
  1593.  
  1594. .subckt F161SUEN  DATA DATAX DPWR DGND
  1595. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1596. UA buf DPWR DGND
  1597. +    DATA   DATAD 
  1598. +    D_F161_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  1599. UB xor DPWR DGND
  1600. +    DATA DATAD   EN 
  1601. +    D0_GATE IO_F 
  1602. UC and(2) DPWR DGND
  1603. +    $D_X EN   PX 
  1604. +    D0_GATE IO_F 
  1605. UD buf DPWR DGND
  1606. +    DATA   DATAB 
  1607. +    D_F161_12 IO_F 
  1608. UE or(2) DPWR DGND
  1609. +    DATAB PX   DATAX 
  1610. +    D0_GATE IO_F 
  1611. .ends
  1612.  
  1613. .model D_F161_1 ueff (
  1614. +    TWCLKLMN=7.5NS    TWCLKHMN=6NS
  1615. +    TWPCLMN=6NS    TSUDCLKMN=5NS
  1616. +    TSUPCCLKHMN=6NS    TPPCQHLMN=0NS
  1617. +    TPPCQHLMX=0NS    TPCLKQLHMN=0NS
  1618. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  1619. +    TPCLKQHLMX=0NS
  1620. +    )
  1621. .model D_F161_2 ugate (
  1622. +    TPLHMN=1NS    TPHLMN=1NS
  1623. +    )
  1624. .model D_F161_3 ugate (
  1625. +    TPHLMN=2NS    TPHLMX=3NS
  1626. +    TPHLTY=3.5NS
  1627. +    )
  1628. .model D_F161_4 ugate (
  1629. +    TPLHMN=2.5NS    TPHLMN=2.5NS
  1630. +    TPLHMX=8.5NS    TPHLMX=8.5NS
  1631. +    TPLHTY=4.5NS    TPHLTY=4.5NS
  1632. +    )
  1633. .model D_F161_5 utgate (
  1634. +    TPLHMN=3.5NS    TPHLMN=4.5NS
  1635. +    TPLHMX=8.5NS    TPHLMX=11NS
  1636. +    TPLHTY=5.5NS    TPHLTY=7.5NS
  1637. +    TPLZMN=5.5NS    TPHZMN=5.5NS
  1638. +    TPLZMX=13NS    TPHZMX=13NS
  1639. +    TPLZTY=9NS    TPHZTY=9NS
  1640. +    )
  1641. .model D_F161_6 utgate (
  1642. +    TPLHMN=4NS    TPHLMN=4NS
  1643. +    TPLHMX=9.5NS    TPHLMX=9.5NS
  1644. +    TPLHTY=6NS    TPHLTY=6NS
  1645. +    TPLZMN=5.5NS    TPHZMN=5.5NS
  1646. +    TPLZMX=13NS    TPHZMX=13NS
  1647. +    TPLZTY=9NS    TPHZTY=9NS
  1648. +    )
  1649. .model D_F161_7 utgate (
  1650. +    TPZLMN=5.5NS    TPZLMX=13NS
  1651. +    TPZLTY=9NS    TPLZMN=0.1NS
  1652. +    )
  1653. .model D_F161_8 ugate (
  1654. +    TPLHMN=4.5NS    TPHLMN=4NS
  1655. +    TPLHMX=8NS    TPHLMX=6.5NS
  1656. +    TPLHTY=6.5NS    TPHLTY=5.5NS
  1657. +    )
  1658. .model D_F161_9 ugate (
  1659. +    TPLHMN=6NS    TPHLMN=4NS
  1660. +    )
  1661. .model D_F161_10 ugate (
  1662. +    TPLHMN=6NS
  1663. +    )
  1664. .model D_F161_11 ugate (
  1665. +    TPLHMN=7NS    TPHLMN=1NS
  1666. +    )
  1667. .model D_F161_12 ugate (
  1668. +    TPLHMN=7NS
  1669. +    )
  1670. *----------
  1671. * 74F161A  SYNCHRONOUS 4-BIT COUNTERS
  1672. *
  1673. * The F Logic Data Book, 1987, TI
  1674. * tvh    08/25/89    Update interface and model names
  1675.  
  1676. .subckt 74F161A  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  1677. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  1678. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1679. X1  LOADB LOADBX  DPWR DGND  F161ASULOAD
  1680. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  1681. X2  ENP ENPX  DPWR DGND  F161ASUEN
  1682. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  1683. X3  ENTBUF ENTX  DPWR DGND  F161ASUEN
  1684. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  1685. U1 bufa(3) DPWR DGND
  1686. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  1687. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  1688. U2 anda(3,2) DPWR DGND
  1689. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  1690. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  1691. U3 inva(6) DPWR DGND
  1692. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  1693. +    CLR    LOAD    QAI    QBI    QCI    QDI
  1694. +    D0_GATE IO_F 
  1695. U4 anda(2,9) DPWR DGND
  1696. +    LOADBX    QAI
  1697. +    A    LOAD
  1698. +    LOADBX    QCI
  1699. +    LOAD    C
  1700. +    LOADBX    QBI
  1701. +    EN    QAI
  1702. +    B    LOAD
  1703. +    LOADBX    QDI
  1704. +    D    LOAD
  1705. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  1706. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  1707. U5 and(4) DPWR DGND
  1708. +    EN QAI QBI QCI   D3 
  1709. +    D0_GATE IO_F 
  1710. U6 xora(4) DPWR DGND
  1711. +    A1    EN
  1712. +    C1    C3
  1713. +    B1    B2
  1714. +    D1    D3
  1715. +    A3    C4    B4    D4
  1716. +    D0_GATE IO_F 
  1717. U7 ora(2,4) DPWR DGND
  1718. +    A3    A2
  1719. +    B4    B3
  1720. +    C4    C2
  1721. +    D4    D2
  1722. +    AI    BI    CI    DI
  1723. +    D0_GATE IO_F 
  1724. U10 dff(4) DPWR DGND
  1725. +    $D_HI    CLRB    CLK
  1726. +    AI    BI    CI    DI
  1727. +    Q0    Q1    Q2    Q3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  1728. +    D_F161A_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1729. ULY bufa(4) DPWR DGND
  1730. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  1731. +    D_F161A_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  1732. UDE bufa(2) DPWR DGND
  1733. +    CLR LOADB   CLRD LOADD 
  1734. +    D0_GATE IO_F 
  1735. UBU buf DPWR DGND
  1736. +    CLRB   CLEARBAR 
  1737. +    D_F161A_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  1738. U11 and(6) DPWR DGND
  1739. +    ENTBUF QAID QBID QCID QDID CLEARBAR   RCO 
  1740. +    D_F161A_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1741. U12 anda(2,2) DPWR DGND
  1742. +    CLRB LOADD CLRB LOAD   LOADH LOADL 
  1743. +    D0_GATE IO_F 
  1744. U13 buf3a(4) DPWR DGND
  1745. +    Q0 Q1 Q2 Q3   LOADH   QA QB QC QD 
  1746. +    D_F161A_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1747. U14 buf3a(4) DPWR DGND
  1748. +    Q0 Q1 Q2 Q3   LOADL   QA QB QC QD 
  1749. +    D_F161A_6 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1750. U15 buf3a(4) DPWR DGND
  1751. +    Q0 Q1 Q2 Q3   CLRD   QA QB QC QD 
  1752. +    D_F161A_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1753. U16 bufa(4) DPWR DGND
  1754. +    Q0 Q1 Q2 Q3   QAID QBID QCID QDID 
  1755. +    D_F161A_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  1756. .ends
  1757.  
  1758. .subckt F161ASULOAD  DATA DATAX DPWR DGND
  1759. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1760. UA buf DPWR DGND
  1761. +    DATA   DATAD 
  1762. +    D_F161A_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  1763. UB xor DPWR DGND
  1764. +    DATA DATAD   EN 
  1765. +    D0_GATE IO_F 
  1766. UC and(2) DPWR DGND
  1767. +    $D_X EN   PX 
  1768. +    D0_GATE IO_F 
  1769. UD buf DPWR DGND
  1770. +    DATA   DATAB 
  1771. +    D_F161A_10 IO_F 
  1772. UE or(2) DPWR DGND
  1773. +    DATAB PX   DATAX 
  1774. +    D0_GATE IO_F 
  1775. .ends
  1776.  
  1777. .subckt F161ASUEN  DATA DATAX DPWR DGND
  1778. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1779. UA buf DPWR DGND
  1780. +    DATA   DATAD 
  1781. +    D_F161A_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  1782. UB xor DPWR DGND
  1783. +    DATA DATAD   EN 
  1784. +    D0_GATE IO_F 
  1785. UC and(2) DPWR DGND
  1786. +    $D_X EN   PX 
  1787. +    D0_GATE IO_F 
  1788. UE or(2) DPWR DGND
  1789. +    DATAD PX   DATAX 
  1790. +    D0_GATE IO_F 
  1791. .ends
  1792.  
  1793. .model D_F161A_1 ueff (
  1794. +    TWCLKLMN=7NS    TWCLKHMN=7NS
  1795. +    TWPCLMN=5NS    TSUDCLKMN=5NS
  1796. +    TSUPCCLKHMN=6NS    TPPCQHLMN=0NS
  1797. +    TPPCQHLMX=0NS    TPCLKQLHMN=0NS
  1798. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  1799. +    TPCLKQHLMX=0NS
  1800. +    )
  1801. .model D_F161A_2 ugate (
  1802. +    TPLHMN=1NS    TPHLMN=1NS
  1803. +    )
  1804. .model D_F161A_3 ugate (
  1805. +    TPHLMN=2NS    TPHLMX=3NS
  1806. +    TPHLTY=3.5NS
  1807. +    )
  1808. .model D_F161A_4 ugate (
  1809. +    TPLHMN=1.7NS    TPHLMN=1.7NS
  1810. +    TPLHMX=8.5NS    TPHLMX=8.5NS
  1811. +    TPLHTY=4.1NS    TPHLTY=4.1NS
  1812. +    )
  1813. .model D_F161A_5 utgate (
  1814. +    TPLHMN=2.7NS    TPHLMN=2.7NS
  1815. +    TPLHMX=8.5NS    TPHLMX=11NS
  1816. +    TPLHTY=5.1NS    TPHLTY=7.1NS
  1817. +    TPLZMN=4.7NS    TPHZMN=4.7NS
  1818. +    TPLZMX=13NS    TPHZMX=13NS
  1819. +    TPLZTY=8.6NS    TPHZTY=8.6NS
  1820. +    )
  1821. .model D_F161A_6 utgate (
  1822. +    TPLHMN=3.2NS    TPHLMN=3.2NS
  1823. +    TPLHMX=9.5NS    TPHLMX=9.5NS
  1824. +    TPLHTY=5.6NS    TPHLTY=5.6NS
  1825. +    TPLZMN=4.7NS    TPHZMN=4.7NS
  1826. +    TPLZMX=13NS    TPHZMX=13NS
  1827. +    TPLZTY=8.6NS    TPHZTY=8.6NS
  1828. +    )
  1829. .model D_F161A_7 utgate (
  1830. +    TPZLMN=4.7NS    TPZLMX=13NS
  1831. +    TPZLTY=8.6NS    TPLZMN=0.1NS
  1832. +    )
  1833. .model D_F161A_8 ugate (
  1834. +    TPLHMN=2.5NS    TPHLMN=2.5NS
  1835. +    TPLHMX=6.5NS    TPHLMX=6.5NS
  1836. +    TPLHTY=5.5NS    TPHLTY=5.5NS
  1837. +    )
  1838. .model D_F161A_9 ugate (
  1839. +    TPLHMN=6.5NS    TPHLMN=4.5NS
  1840. +    )
  1841. .model D_F161A_10 ugate (
  1842. +    TPLHMN=6.5NS
  1843. +    )
  1844. .model D_F161A_11 ugate (
  1845. +    TPLHMN=6.5NS
  1846. +    )
  1847. *----------
  1848. * 74HC161  SYNCHRONOUS 4-BIT COUNTERS
  1849. *
  1850. * The High-speed CMOS Logic Data Book, 1988, TI
  1851. * tvh    08/29/89    Update interface and model names
  1852.  
  1853. .subckt 74HC161  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  1854. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  1855. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1856. X1  ABUF BBUF CBUF DBUF AX BX CX DX  DPWR DGND  HC161SUDATA
  1857. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  1858. X2  ENP ENTBUF ENPX ENTX  DPWR DGND  HC161SUEN
  1859. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  1860. U1 bufa(7) DPWR DGND
  1861. +    CLRBAR    LOADBAR    ENT    A    B    C    D
  1862. +    CLRB    LOADB    ENTBUF    ABUF    BBUF    CBUF    DBUF
  1863. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  1864. U2 anda(3,2) DPWR DGND
  1865. +    ENPX ENTX LOADB EN QAI QBI   EN C3 
  1866. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  1867. U3 inva(6) DPWR DGND
  1868. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  1869. +    CLR    LOAD    QAI    QBI    QCI    QDI
  1870. +    D0_GATE IO_HC 
  1871. U4 anda(2,9) DPWR DGND
  1872. +    LOADB    QAI
  1873. +    AX    LOAD
  1874. +    LOADB    QCI
  1875. +    LOAD    CX
  1876. +    LOADB    QBI
  1877. +    EN    QAI
  1878. +    BX    LOAD
  1879. +    LOADB    QDI
  1880. +    DX    LOAD
  1881. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  1882. +    D0_GATE IO_HC 
  1883. U5 and(4) DPWR DGND
  1884. +    EN QAI QBI QCI   D3 
  1885. +    D0_GATE IO_HC 
  1886. U6 xora(4) DPWR DGND
  1887. +    A1    EN
  1888. +    C1    C3
  1889. +    B1    B2
  1890. +    D1    D3
  1891. +    A3    C4    B4    D4
  1892. +    D0_GATE IO_HC 
  1893. U7 ora(2,4) DPWR DGND
  1894. +    A3    A2
  1895. +    B4    B3
  1896. +    C4    C2
  1897. +    D4    D2
  1898. +    AI    BI    CI    DI
  1899. +    D0_GATE IO_HC 
  1900. U10 dff(4) DPWR DGND
  1901. +    $D_HI    CLRB    CLK
  1902. +    AI    BI    CI    DI
  1903. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  1904. +    D_HC161_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1905. U11 and(5) DPWR DGND
  1906. +    ENTBUF QAID QBID QCID QDID   RCO 
  1907. +    D_HC161_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1908. UDE buf DPWR DGND
  1909. +    CLRB   CLRD 
  1910. +    D0_GATE IO_HC 
  1911. U14 buf3a(4) DPWR DGND
  1912. +    Q0 Q1 Q2 Q3   CLRD   QA QB QC QD 
  1913. +    D_HC161_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1914. U15 buf3a(4) DPWR DGND
  1915. +    Q0 Q1 Q2 Q3   CLR   QA QB QC QD 
  1916. +    D_HC161_4 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  1917. U16 bufa(4) DPWR DGND
  1918. +    QAI QBI QCI QDI   QAID QBID QCID QDID 
  1919. +    D_HC161_5 IO_HC MNTYMXDLY={MNTYMXDLY} 
  1920. .ends
  1921.  
  1922. .subckt HC161SUDATA  A B C D AX BX CX DX DPWR DGND
  1923. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1924. UA bufa(4) DPWR DGND
  1925. +    A B C D   AD BD CD DD 
  1926. +    D_HC161_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  1927. UB xora(4) DPWR DGND
  1928. +    A    AD
  1929. +    B    BD
  1930. +    C    CD
  1931. +    D    DD
  1932. +    AEN    BEN    CEN    DEN
  1933. +    D0_GATE IO_HC 
  1934. UC anda(2,4) DPWR DGND
  1935. +    $D_X    AEN
  1936. +    $D_X    BEN
  1937. +    $D_X    CEN
  1938. +    $D_X    DEN
  1939. +    PA    PB    PC    PD
  1940. +    D0_GATE IO_HC 
  1941. UD bufa(4) DPWR DGND
  1942. +    A B C D   AB BB CB DB 
  1943. +    D_HC161_7 IO_HC MNTYMXDLY={MNTYMXDLY} 
  1944. UE ora(2,4) DPWR DGND
  1945. +    AB    PA
  1946. +    BB    PB
  1947. +    CB    PC
  1948. +    DB    PD
  1949. +    AX    BX    CX    DX
  1950. +    D0_GATE IO_HC 
  1951. .ends
  1952.  
  1953. .subckt HC161SUEN  ENP ENT ENPX ENTX DPWR DGND
  1954. +    params: MNTYMXDLY=0 IO_LEVEL=0
  1955. UA bufa(2) DPWR DGND
  1956. +    ENP ENT   ENPD ENTD 
  1957. +    D_HC161_8 IO_HC MNTYMXDLY={MNTYMXDLY} 
  1958. UB xora(2) DPWR DGND
  1959. +    ENP ENPD ENT ENTD   PEN TEN 
  1960. +    D0_GATE IO_HC 
  1961. UC anda(2,2) DPWR DGND
  1962. +    $D_X PEN $D_X TEN   PX TX 
  1963. +    D0_GATE IO_HC 
  1964. UD bufa(2) DPWR DGND
  1965. +    ENP ENT   ENPB ENTB 
  1966. +    D_HC161_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  1967. UE ora(2,2) DPWR DGND
  1968. +    ENPB PX ENTB TX   ENPX ENTX 
  1969. +    D0_GATE IO_HC 
  1970. .ends
  1971.  
  1972. .model D_HC161_1 ueff (
  1973. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  1974. +    TWPCLMN=20NS    TSUDCLKMN=34NS
  1975. +    TSUPCCLKHMN=31NS    THDCLKMN=0NS
  1976. +    TPPCQLHTY=1NS    TPPCQLHMX=2NS
  1977. +    TPPCQHLTY=1NS    TPPCQHLMX=2NS
  1978. +    TPCLKQLHTY=3NS    TPCLKQLHMX=1NS
  1979. +    TPCLKQHLTY=3NS    TPCLKQHLMX=1NS
  1980. +    )
  1981. .model D_HC161_2 ugate (
  1982. +    TPLHTY=17NS    TPHLTY=17NS
  1983. +    TPLHMX=49NS    TPHLMX=49NS
  1984. +    )
  1985. .model D_HC161_3 utgate (
  1986. +    TPLHTY=22NS    TPHLTY=22NS
  1987. +    TPLHMX=50NS    TPHLMX=50NS
  1988. +    )
  1989. .model D_HC161_4 utgate (
  1990. +    TPHLTY=20NS    TPHLMX=51NS
  1991. +    )
  1992. .model D_HC161_5 ugate (
  1993. +    TPLHTY=4NS    TPHLTY=4NS
  1994. +    TPLHMX=4NS    TPHLMX=4NS
  1995. +    )
  1996. .model D_HC161_6 ugate (
  1997. +    TPLHMN=4NS    TPHLMN=4NS
  1998. +    )
  1999. .model D_HC161_7 ugate (
  2000. +    TPLHMN=4NS
  2001. +    )
  2002. .model D_HC161_8 ugate (
  2003. +    TPLHMN=9NS    TPHLMN=9NS
  2004. +    )
  2005. .model D_HC161_9 ugate (
  2006. +    TPLHMN=9NS
  2007. +    )
  2008. *----------
  2009. * 74LS161A  SYNCHRONOUS 4-BIT COUNTERS
  2010. *
  2011. * The TTL Data Book, Vol 2, 1985, TI
  2012. * tvh    08/25/89    Update interface and model names
  2013.  
  2014. .subckt 74LS161A  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  2015. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  2016. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2017. U1 bufa(3) DPWR DGND
  2018. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  2019. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  2020. U2 anda(3,2) DPWR DGND
  2021. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  2022. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  2023. U3 inva(6) DPWR DGND
  2024. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  2025. +    CLR    LOAD    QAI    QBI    QCI    QDI
  2026. +    D0_GATE IO_LS 
  2027. U4 anda(2,9) DPWR DGND
  2028. +    LOADB    QAI
  2029. +    A    LOAD
  2030. +    LOADB    QCI
  2031. +    LOAD    C
  2032. +    LOADB    QBI
  2033. +    EN    QAI
  2034. +    B    LOAD
  2035. +    LOADB    QDI
  2036. +    D    LOAD
  2037. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  2038. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  2039. U5 and(4) DPWR DGND
  2040. +    EN QAI QBI QCI   D3 
  2041. +    D0_GATE IO_LS 
  2042. U6 xora(4) DPWR DGND
  2043. +    A1    EN
  2044. +    C1    C3
  2045. +    B1    B2
  2046. +    D1    D3
  2047. +    A3    C4    B4    D4
  2048. +    D0_GATE IO_LS 
  2049. U7 ora(2,4) DPWR DGND
  2050. +    A3    A2
  2051. +    B4    B3
  2052. +    C4    C2
  2053. +    D4    D2
  2054. +    AI    BI    CI    DI
  2055. +    D0_GATE IO_LS 
  2056. U10 dff(4) DPWR DGND
  2057. +    $D_HI    CLRB    CLK
  2058. +    AI    BI    CI    DI
  2059. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  2060. +    D_LS161A_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2061. U11 and(5) DPWR DGND
  2062. +    ENTBUF QAID QBID QCID QDID   RCO 
  2063. +    D_LS161A_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2064. UDE buf DPWR DGND
  2065. +    CLRB   CLRD 
  2066. +    D0_GATE IO_LS 
  2067. U14 buf3a(4) DPWR DGND
  2068. +    Q0 Q1 Q2 Q3   CLRD   QA QB QC QD 
  2069. +    D_LS161A_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2070. U15 buf3a(4) DPWR DGND
  2071. +    Q0 Q1 Q2 Q3   CLR   QA QB QC QD 
  2072. +    D_LS161A_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2073. U16 bufa(4) DPWR DGND
  2074. +    QAI QBI QCI QDI   QAID QBID QCID QDID 
  2075. +    D_LS161A_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  2076. .ends
  2077.  
  2078. .model D_LS161A_1 ueff (
  2079. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  2080. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  2081. +    TSUPCCLKHMN=25NS    THDCLKMN=3NS
  2082. +    TPPCQHLTY=3NS    TPPCQHLMX=3NS
  2083. +    TPCLKQLHTY=3NS    TPCLKQLHMX=3NS
  2084. +    TPCLKQHLTY=3NS    TPCLKQHLMX=3NS
  2085. +    )
  2086. .model D_LS161A_2 ugate (
  2087. +    TPLHTY=9NS    TPHLTY=9NS
  2088. +    TPLHMX=14NS    TPHLMX=14NS
  2089. +    )
  2090. .model D_LS161A_3 utgate (
  2091. +    TPLHTY=10NS    TPHLTY=15NS
  2092. +    TPLHMX=21NS    TPHLMX=24NS
  2093. +    )
  2094. .model D_LS161A_4 utgate (
  2095. +    TPHLTY=17NS    TPHLMX=25NS
  2096. +    )
  2097. .model D_LS161A_5 ugate (
  2098. +    TPLHTY=8NS    TPHLTY=6NS
  2099. +    TPLHMX=18NS    TPHLMX=18NS
  2100. +    )
  2101. *---------------------------------------------------------------------------
  2102. * 74162  SYNCHRONOUS 4-BIT COUNTERS
  2103. *
  2104. * The TTL Data Book, Vol 2, 1985, TI
  2105. * tvh    08/25/89    Update interface and model names
  2106.  
  2107. .subckt 74162  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  2108. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  2109. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2110. X1  LOADB LOADBX  DPWR DGND  162SULOAD
  2111. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2112. U1 bufa(3) DPWR DGND
  2113. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  2114. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  2115. U2 anda(3,2) DPWR DGND
  2116. +    ENP ENTBUF LOADBX EN QAI QBI   EN C3 
  2117. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  2118. U3 inva(6) DPWR DGND
  2119. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  2120. +    CLR    LOAD    QAI    QBI    QCI    QDI
  2121. +    D0_GATE IO_STD 
  2122. U4 anda(2,4) DPWR DGND
  2123. +    LOADB    QAI
  2124. +    A    LOAD
  2125. +    LOADB    QCI
  2126. +    LOAD    C
  2127. +    A1    A2    C1    C2
  2128. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  2129. U5 nanda(2,3) DPWR DGND
  2130. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  2131. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  2132. U6 xora(2) DPWR DGND
  2133. +    A1 EN C1 C3   A3 C4 
  2134. +    D0_GATE IO_STD 
  2135. U7 ora(2,2) DPWR DGND
  2136. +    A3 A2 C4 C2   AI CI 
  2137. +    D0_GATE IO_STD 
  2138. U8 ao(4,3) DPWR DGND
  2139. +    $D_HI    BD1    LOADB    QBI
  2140. +    B2    EN    QAI    QDBAR
  2141. +    $D_HI    $D_HI    LOAD    B
  2142. +    BI
  2143. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  2144. U9 ao(5,3) DPWR DGND
  2145. +    $D_HI    $D_HI    BD1    LOADB    QDI
  2146. +    D2    EN    QCI    QBI    QAI
  2147. +    $D_HI    $D_HI    $D_HI    D    LOAD
  2148. +    DI
  2149. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  2150. UCLR anda(2,4) DPWR DGND
  2151. +    CLRB    AI
  2152. +    CLRB    BI
  2153. +    CLRB    CI
  2154. +    CLRB    DI
  2155. +    AIN    BIN    CIN    DIN
  2156. +    D0_GATE IO_STD 
  2157. U10 dff(4) DPWR DGND
  2158. +    $D_HI    $D_HI    CLK
  2159. +    AIN    BIN    CIN    DIN
  2160. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  2161. +    D_162_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2162. U11 and(3) DPWR DGND
  2163. +    ENTBUF QAID QDID   RCO 
  2164. +    D_162_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2165. UDE buf DPWR DGND
  2166. +    LOADB   LOADD 
  2167. +    D0_GATE IO_STD 
  2168. U13 buf3a(4) DPWR DGND
  2169. +    Q0 Q1 Q2 Q3   LOADD   QA QB QC QD 
  2170. +    D_162_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2171. U14 buf3a(4) DPWR DGND
  2172. +    Q0 Q1 Q2 Q3   LOAD   QA QB QC QD 
  2173. +    D_162_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2174. U16 bufa(2) DPWR DGND
  2175. +    QAI QDI   QAID QDID 
  2176. +    D_162_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  2177. .ends
  2178.  
  2179. .subckt 162SULOAD  DATA DATAX DPWR DGND
  2180. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2181. UA buf DPWR DGND
  2182. +    DATA   DATAD 
  2183. +    D_162_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  2184. UB xor DPWR DGND
  2185. +    DATA DATAD   EN 
  2186. +    D0_GATE IO_STD 
  2187. UC and(2) DPWR DGND
  2188. +    $D_X EN   PX 
  2189. +    D0_GATE IO_STD 
  2190. UD or(2) DPWR DGND
  2191. +    DATA PX   DATAX 
  2192. +    D0_GATE IO_STD 
  2193. .ends
  2194.  
  2195. .model D_162_1 ueff (
  2196. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  2197. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  2198. +    TPPCQHLTY=12NS    TPPCQHLMX=16NS
  2199. +    TPCLKQLHTY=1NS    TPCLKQLHMX=1NS
  2200. +    TPCLKQHLTY=1NS    TPCLKQHLMX=1NS
  2201. +    )
  2202. .model D_162_2 ugate (
  2203. +    TPLHTY=11NS    TPHLTY=11NS
  2204. +    TPLHMX=16NS    TPHLMX=16NS
  2205. +    )
  2206. .model D_162_3 utgate (
  2207. +    TPLHTY=16NS    TPHLTY=18NS
  2208. +    TPLHMX=24NS    TPHLMX=28NS
  2209. +    )
  2210. .model D_162_4 utgate (
  2211. +    TPLHTY=12NS    TPHLTY=14NS
  2212. +    TPLHMX=19NS    TPHLMX=22NS
  2213. +    )
  2214. .model D_162_5 ugate (
  2215. +    TPLHTY=11NS    TPHLTY=11NS
  2216. +    TPLHMX=18NS    TPHLMX=18NS
  2217. +    )
  2218. .model D_162_6 ugate (
  2219. +    TPHLMN=5NS
  2220. +    )
  2221. *---------
  2222. * 74AC162  SYNCHRONOUS 4-BIT COUNTERS
  2223. *
  2224. * The PHILIPS COMPONENTS , 1990
  2225. * cv    07/18/90    
  2226.  
  2227. * Note: The logic diagram was modified by using some components from 
  2228. *    Fairchild's logic diagram data book.
  2229.  
  2230. .subckt 74AC162  CP CEP CET SRBAR PEBAR D0 D1 D2 D3 Q0 Q1 Q2 Q3 TC
  2231. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  2232. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2233. U1 bufa(8) DPWR DGND
  2234. +    SRBAR    PEBAR    CEP    CET    D0    D1    D2    D3
  2235. +    SRB    PEB    CEPB    CETB    D0BUF    D1BUF    D2BUF    D3BUF
  2236. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  2237. U2 inva(3) DPWR DGND
  2238. +    SRB CETB CEPB   SR CETBAR CEPBAR 
  2239. +    D0_GATE IO_AC 
  2240. U2A nora(2,2) DPWR DGND
  2241. +    SR PEB PEL SR   PEL PEH 
  2242. +    D0_GATE IO_AC 
  2243. U3 and(2) DPWR DGND
  2244. +    CETBAR CEPBAR   Y1 
  2245. +    D0_GATE IO_AC 
  2246. U4 inva(3) DPWR DGND
  2247. +    Y1 Y1 Y1   Y1B Y2B Y3B 
  2248. +    D0_GATE IO_AC 
  2249. U5 nxor DPWR DGND
  2250. +    Y1B Q0BAR   A11 
  2251. +    D_AC162_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  2252. U6 nand(2) DPWR DGND
  2253. +    Q1BAR QO3   Z1 
  2254. +    D0_GATE IO_AC 
  2255. U6A and(3) DPWR DGND
  2256. +    Z1 Y2B QO0   A1 
  2257. +    D0_GATE IO_AC 
  2258. U6B nxor DPWR DGND
  2259. +    A1 Q1BAR   A10 
  2260. +    D_AC162_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  2261. U7 and(3) DPWR DGND
  2262. +    QO1 Y3B QO0   A2 
  2263. +    D0_GATE IO_AC 
  2264. U7A nxor DPWR DGND
  2265. +    A2 Q2BAR   A9 
  2266. +    D_AC162_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  2267. U8 nand(2) DPWR DGND
  2268. +    QO1 QO2   OX1 
  2269. +    D0_GATE IO_AC 
  2270. U8A and(2) DPWR DGND
  2271. +    OX1 Q3BAR   OX2 
  2272. +    D0_GATE IO_AC 
  2273. U8B nor(2) DPWR DGND
  2274. +    Y1 OX2   OX3 
  2275. +    D0_GATE IO_AC 
  2276. U8C and(2) DPWR DGND
  2277. +    QO0 OX3   A7 
  2278. +    D0_GATE IO_AC 
  2279. U8D nxor DPWR DGND
  2280. +    A7 Q3BAR   A8 
  2281. +    D_AC162_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  2282. U11A ao(2,2) DPWR DGND
  2283. +    PEL D0BUF A11 PEH   D0A 
  2284. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  2285. U11B ao(2,2) DPWR DGND
  2286. +    PEL D1BUF A10 PEH   D1B 
  2287. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  2288. U11C ao(2,2) DPWR DGND
  2289. +    PEL D2BUF A9 PEH   D2C 
  2290. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  2291. U11D ao(2,2) DPWR DGND
  2292. +    PEL D3BUF A8 PEH   D3D 
  2293. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  2294. U12 dff(4) DPWR DGND
  2295. +    $D_HI    $D_HI    CP
  2296. +    D0A    D1B    D2C    D3D
  2297. +    QO0    QO1    QO2    QO3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  2298. +    D_AC162_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2299. U13 and(5) DPWR DGND
  2300. +    CETBAR QO0 Q1BAR Q2BAR QO3   TC 
  2301. +    D_AC162_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2302. U14 inva(4) DPWR DGND
  2303. +    Q0BAR Q1BAR Q2BAR Q3BAR   Q0 Q1 Q2 Q3 
  2304. +    D_AC162_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2305. .ends
  2306.  
  2307. .model D_AC162_1 ueff (
  2308. +    TWCLKLMN=4.5NS    TWCLKHMN=4.5NS
  2309. +    TWPCLMN=4.5NS    TSUDCLKMN=5NS
  2310. +    TSUPCCLKHMN=5.5NS    THDCLKMN=0NS
  2311. +    TPCLKQLHMN=0NS    TPCLKQLHTY=3.3NS
  2312. +    TPCLKQLHMX=5.2NS    TPCLKQHLMN=0NS
  2313. +    TPCLKQHLTY=3.3NS    TPCLKQHLMX=5.6NS
  2314. +    )
  2315. .model D_AC162_2 ugate (
  2316. +    TPLHMN=1.5NS    TPLHTY=4NS
  2317. +    TPLHMX=6NS    TPHLMN=1.5NS
  2318. +    TPHLTY=5NS    TPHLMX=10.2NS
  2319. +    )
  2320. .model D_AC162_3 ugate (
  2321. +    TPLHMN=1.5NS    TPLHTY=3.1NS
  2322. +    TPLHMX=4.3NS    TPHLMN=1.5NS
  2323. +    TPHLTY=4.1NS    TPHLMX=6.3NS
  2324. +    )
  2325. .model D_AC162_5 ugate (
  2326. +    TPLHMN=0.9NS    TPHLMN=0.9NS
  2327. +    )
  2328. *----------
  2329. * 74ALS162B  SYNCHRONOUS 4-BIT COUNTERS
  2330. *
  2331. * The ALS/AS Data Book, 1986, TI
  2332. * tvh    08/25/89    Update interface and model names
  2333.  
  2334. .subckt 74ALS162B  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  2335. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  2336. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2337. U1 bufa(3) DPWR DGND
  2338. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  2339. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  2340. U2 anda(3,2) DPWR DGND
  2341. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  2342. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  2343. U3 inva(6) DPWR DGND
  2344. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  2345. +    CLR    LOAD    QAI    QBI    QCI    QDI
  2346. +    D0_GATE IO_ALS00 
  2347. U4 anda(2,4) DPWR DGND
  2348. +    LOADB    QAI
  2349. +    A    LOAD
  2350. +    LOADB    QCI
  2351. +    LOAD    C
  2352. +    A1    A2    C1    C2
  2353. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  2354. U5 nanda(2,3) DPWR DGND
  2355. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  2356. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  2357. U6 xora(2) DPWR DGND
  2358. +    A1 EN C1 C3   A3 C4 
  2359. +    D0_GATE IO_ALS00 
  2360. U7 ora(2,2) DPWR DGND
  2361. +    A3 A2 C4 C2   AI CI 
  2362. +    D0_GATE IO_ALS00 
  2363. U8 ao(4,3) DPWR DGND
  2364. +    $D_HI    BD1    LOADB    QBI
  2365. +    B2    EN    QAI    QDBAR
  2366. +    $D_HI    $D_HI    LOAD    B
  2367. +    BI
  2368. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  2369. U9 ao(5,3) DPWR DGND
  2370. +    $D_HI    $D_HI    BD1    LOADB    QDI
  2371. +    D2    EN    QCI    QBI    QAI
  2372. +    $D_HI    $D_HI    $D_HI    D    LOAD
  2373. +    DI
  2374. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  2375. UCL anda(2,4) DPWR DGND
  2376. +    CLRB    AI
  2377. +    CLRB    BI
  2378. +    CLRB    CI
  2379. +    CLRB    DI
  2380. +    AIN    BIN    CIN    DIN
  2381. +    D0_GATE IO_ALS00 
  2382. U10 dff(4) DPWR DGND
  2383. +    $D_HI    $D_HI    CLK
  2384. +    AIN    BIN    CIN    DIN
  2385. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  2386. +    D_ALS162B_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2387. U11 and(3) DPWR DGND
  2388. +    ENTBUF QAID QDID   RCO 
  2389. +    D_ALS162B_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2390. U13 bufa(4) DPWR DGND
  2391. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  2392. +    D_ALS162B_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2393. U16 bufa(2) DPWR DGND
  2394. +    QAI QDI   QAID QDID 
  2395. +    D_ALS162B_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  2396. .ends
  2397.  
  2398. .model D_ALS162B_1 ueff (
  2399. +    TWCLKLMN=12.5NS    TWCLKHMN=12.5NS
  2400. +    TSUDCLKMN=15NS    TPCLKQLHMN=0.1NS
  2401. +    TPCLKQLHMX=0.1NS    TPCLKQHLMN=0.1NS
  2402. +    TPCLKQHLMX=0.1NS
  2403. +    )
  2404. .model D_ALS162B_2 ugate (
  2405. +    TPLHMN=3NS    TPHLMN=3NS
  2406. +    TPLHMX=13NS    TPHLMX=13NS
  2407. +    )
  2408. .model D_ALS162B_3 ugate (
  2409. +    TPLHMN=3.9NS    TPHLMN=5.9NS
  2410. +    TPLHMX=14.9NS    TPHLMX=19.9NS
  2411. +    )
  2412. .model D_ALS162B_4 ugate (
  2413. +    TPLHMN=1.9NS    TPHLMN=1.9NS
  2414. +    TPLHMX=6.9NS    TPHLMX=6.9NS
  2415. +    )
  2416. *----------
  2417. * 74AS162  SYNCHRONOUS 4-BIT COUNTERS
  2418. *
  2419. * The ALS/AS Data Book, 1986, TI
  2420. * tvh    08/25/89    Update interface and model names
  2421.  
  2422. .subckt 74AS162  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  2423. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  2424. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2425. X1  CLRB CLRBX  DPWR DGND  AS162SUCLR
  2426. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2427. U1 bufa(3) DPWR DGND
  2428. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  2429. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  2430. U2 anda(3,2) DPWR DGND
  2431. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  2432. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  2433. U3 inva(6) DPWR DGND
  2434. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  2435. +    CLR    LOAD    QAI    QBI    QCI    QDI
  2436. +    D0_GATE IO_AS00 
  2437. U4 anda(2,4) DPWR DGND
  2438. +    LOADB    QAI
  2439. +    A    LOAD
  2440. +    LOADB    QCI
  2441. +    LOAD    C
  2442. +    A1    A2    C1    C2
  2443. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  2444. U5 nanda(2,3) DPWR DGND
  2445. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  2446. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  2447. U6 xora(2) DPWR DGND
  2448. +    A1 EN C1 C3   A3 C4 
  2449. +    D0_GATE IO_AS00 
  2450. U7 ora(2,2) DPWR DGND
  2451. +    A3 A2 C4 C2   AI CI 
  2452. +    D0_GATE IO_AS00 
  2453. U8 ao(4,3) DPWR DGND
  2454. +    $D_HI    BD1    LOADB    QBI
  2455. +    B2    EN    QAI    QDBAR
  2456. +    $D_HI    $D_HI    LOAD    B
  2457. +    BI
  2458. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  2459. U9 ao(5,3) DPWR DGND
  2460. +    $D_HI    $D_HI    BD1    LOADB    QDI
  2461. +    D2    EN    QCI    QBI    QAI
  2462. +    $D_HI    $D_HI    $D_HI    D    LOAD
  2463. +    DI
  2464. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  2465. UAN anda(2,4) DPWR DGND
  2466. +    CLRBX    AI
  2467. +    CLRBX    BI
  2468. +    CLRBX    CI
  2469. +    CLRBX    DI
  2470. +    AIN    BIN    CIN    DIN
  2471. +    D0_GATE IO_AS00 
  2472. U10 dff(4) DPWR DGND
  2473. +    $D_HI    $D_HI    CLK
  2474. +    AIN    BIN    CIN    DIN
  2475. +    Q0    Q1    Q2    Q3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  2476. +    D_AS162_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2477. ULY bufa(4) DPWR DGND
  2478. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  2479. +    D_AS162_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  2480. UDL buf DPWR DGND
  2481. +    ENTBUF   ENTD 
  2482. +    D_AS162_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  2483. UDE bufa(2) DPWR DGND
  2484. +    CLRB LOADB   CLRD LOADD 
  2485. +    D0_GATE IO_AS00 
  2486. U11 and3(5) DPWR DGND
  2487. +    ENTD QAID QBBAR QCBAR QDID   CLRD   RCO 
  2488. +    D_AS162_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2489. UCL buf3 DPWR DGND
  2490. +    $D_LO   CLR   RCO 
  2491. +    D_AS162_5 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2492. U13 bufa(4) DPWR DGND
  2493. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  2494. +    D_AS162_6 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2495. U16 buf3a(2) DPWR DGND
  2496. +    Q0 Q3   LOADD   QAID QDID 
  2497. +    D_AS162_7 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  2498. U17 buf3a(2) DPWR DGND
  2499. +    Q0 Q3   LOAD   QAID QDID 
  2500. +    D_AS162_8 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  2501. .ends
  2502.  
  2503. .subckt AS162SUCLR  DATA DATAX DPWR DGND
  2504. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2505. UA buf DPWR DGND
  2506. +    DATA   DATAD 
  2507. +    D_AS162_9 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  2508. UB xor DPWR DGND
  2509. +    DATA DATAD   EN 
  2510. +    D0_GATE IO_AS00 
  2511. UC and(2) DPWR DGND
  2512. +    $D_X EN   PX 
  2513. +    D0_GATE IO_AS00 
  2514. UD buf DPWR DGND
  2515. +    DATA   DATAB 
  2516. +    D_AS162_10 IO_AS00 
  2517. UE or(2) DPWR DGND
  2518. +    DATAB PX   DATAX 
  2519. +    D0_GATE IO_AS00 
  2520. .ends
  2521.  
  2522. .model D_AS162_1 ueff (
  2523. +    TWCLKLMN=6.7NS    TWCLKHMN=6.7NS
  2524. +    TWPCLMN=8NS    TSUDCLKMN=8NS
  2525. +    TPCLKQLHMN=0NS    TPCLKQLHMX=0NS
  2526. +    TPCLKQHLMN=0NS    TPCLKQHLMX=0NS
  2527. +    )
  2528. .model D_AS162_2 ugate (
  2529. +    TPLHMN=1NS    TPHLMN=1NS
  2530. +    TPLHMX=4.5NS    TPHLMX=4.5NS
  2531. +    )
  2532. .model D_AS162_3 ugate (
  2533. +    TPLHMN=0.5NS    TPHLMN=0NS
  2534. +    TPLHMX=1NS    TPHLMX=0.5NS
  2535. +    )
  2536. .model D_AS162_4 utgate (
  2537. +    TPLHMN=1NS    TPHLMN=1NS
  2538. +    TPLHMX=8NS    TPHLMX=8NS
  2539. +    TPHZMN=2NS    TPLZMN=2NS
  2540. +    TPHZMX=12.5NS    TPLZMX=12.5NS
  2541. +    )
  2542. .model D_AS162_5 utgate (
  2543. +    TPZLMN=2NS    TPLZMN=1NS
  2544. +    TPZLMX=12.5NS    TPLZMX=8NS
  2545. +    )
  2546. .model D_AS162_6 ugate (
  2547. +    TPLHMN=1NS    TPHLMN=2NS
  2548. +    TPLHMX=7NS    TPHLMX=13NS
  2549. +    )
  2550. .model D_AS162_7 utgate (
  2551. +    TPLHMN=0NS    TPHLMN=1NS
  2552. +    TPLHMX=1PS    TPHLMX=4.5NS
  2553. +    )
  2554. .model D_AS162_8 utgate (
  2555. +    TPLHMN=2NS    TPHLMN=1NS
  2556. +    TPLHMX=8.5NS    TPHLMX=4.5NS
  2557. +    )
  2558. .model D_AS162_9 ugate (
  2559. +    TPLHMN=1NS    TPHLMN=4NS
  2560. +    )
  2561. .model D_AS162_10 ugate (
  2562. +    TPLHMN=1NS
  2563. +    )
  2564. *----------
  2565. * 74F162  SYNCHRONOUS 4-BIT COUNTERS
  2566. *
  2567. * The Fast Data Book, 1987, Fairchild
  2568. * tvh    08/25/89    Update interface and model names
  2569.  
  2570. .subckt 74F162  CP CEP CET SRBAR PEBAR P0 P1 P2 P3 Q0 Q1 Q2 Q3 TC
  2571. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  2572. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2573. X1  LOADB LOADBX  DPWR DGND  F162SULOAD
  2574. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2575. X2  ENP ENPX  DPWR DGND  F162SUEN
  2576. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2577. X3  ENT ENTX  DPWR DGND  F162SUEN
  2578. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2579. X4  CLRB CLRBX  DPWR DGND  F162SULOAD
  2580. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2581. U1 bufa(4) DPWR DGND
  2582. +    SRBAR PEBAR CEP CET   CLRB LOADB ENP ENT 
  2583. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2584. U2 anda(3,2) DPWR DGND
  2585. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  2586. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2587. U3 inva(6) DPWR DGND
  2588. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  2589. +    CLR    LOAD    QAI    QBI    QCI    QDI
  2590. +    D0_GATE IO_F 
  2591. U4 anda(2,4) DPWR DGND
  2592. +    LOADBX    QAI
  2593. +    P0    LOAD
  2594. +    LOADBX    QCI
  2595. +    LOAD    P2
  2596. +    A1    A2    C1    C2
  2597. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2598. U5 nanda(2,3) DPWR DGND
  2599. +    EN QAI LOADBX QBI LOADBX QDI   BD1 B2 D2 
  2600. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2601. U6 xora(2) DPWR DGND
  2602. +    A1 EN C1 C3   A3 C4 
  2603. +    D0_GATE IO_F 
  2604. U7 ora(2,2) DPWR DGND
  2605. +    A3 A2 C4 C2   AI CI 
  2606. +    D0_GATE IO_F 
  2607. U8 ao(4,3) DPWR DGND
  2608. +    $D_HI    BD1    LOADB    QBI
  2609. +    B2    EN    QAI    QDBAR
  2610. +    $D_HI    $D_HI    LOAD    P1
  2611. +    BI
  2612. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2613. U9 ao(5,3) DPWR DGND
  2614. +    $D_HI    $D_HI    BD1    LOADB    QDI
  2615. +    D2    EN    QCI    QBI    QAI
  2616. +    $D_HI    $D_HI    $D_HI    P3    LOAD
  2617. +    DI
  2618. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2619. UCL anda(2,4) DPWR DGND
  2620. +    CLRBX    AI
  2621. +    CLRBX    BI
  2622. +    CLRBX    CI
  2623. +    CLRBX    DI
  2624. +    AIN    BIN    CIN    DIN
  2625. +    D0_GATE IO_F 
  2626. U10 dff(4) DPWR DGND
  2627. +    $D_HI    $D_HI    CP
  2628. +    AIN    BIN    CIN    DIN
  2629. +    QA    QB    QC    QD    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  2630. +    D_F162_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2631. ULY bufa(4) DPWR DGND
  2632. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  2633. +    D_F162_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  2634. UDE bufa(2) DPWR DGND
  2635. +    CLR LOADB   CLRD LOADD 
  2636. +    D0_GATE IO_F 
  2637. UBU buf DPWR DGND
  2638. +    CLRB   CLEARBAR 
  2639. +    D_F162_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  2640. U11 and(4) DPWR DGND
  2641. +    ENT QAID QDID CLEARBAR   TC 
  2642. +    D_F162_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2643. U13 buf3a(4) DPWR DGND
  2644. +    QA QB QC QD   LOADD   Q0 Q1 Q2 Q3 
  2645. +    D_F162_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2646. U14 buf3a(4) DPWR DGND
  2647. +    QA QB QC QD   LOAD   Q0 Q1 Q2 Q3 
  2648. +    D_F162_6 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2649. U16 bufa(2) DPWR DGND
  2650. +    QA QD   QAID QDID 
  2651. +    D_F162_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  2652. .ends
  2653.  
  2654. .subckt F162SULOAD  DATA DATAX DPWR DGND
  2655. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2656. UA buf DPWR DGND
  2657. +    DATA   DATAD 
  2658. +    D_F162_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  2659. UB xor DPWR DGND
  2660. +    DATA DATAD   EN 
  2661. +    D0_GATE IO_F 
  2662. UC and(2) DPWR DGND
  2663. +    $D_X EN   PX 
  2664. +    D0_GATE IO_F 
  2665. UD buf DPWR DGND
  2666. +    DATA   DATAB 
  2667. +    D_F162_10 IO_F 
  2668. UE or(2) DPWR DGND
  2669. +    DATAB PX   DATAX 
  2670. +    D0_GATE IO_F 
  2671. .ends
  2672.  
  2673. .subckt F162SUEN  DATA DATAX DPWR DGND
  2674. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2675. UA buf DPWR DGND
  2676. +    DATA   DATAD 
  2677. +    D_F162_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  2678. UB xor DPWR DGND
  2679. +    DATA DATAD   EN 
  2680. +    D0_GATE IO_F 
  2681. UC and(2) DPWR DGND
  2682. +    $D_X EN   PX 
  2683. +    D0_GATE IO_F 
  2684. UD buf DPWR DGND
  2685. +    DATA   DATAB 
  2686. +    D_F162_12 IO_F 
  2687. UE or(2) DPWR DGND
  2688. +    DATAB PX   DATAX 
  2689. +    D0_GATE IO_F 
  2690. .ends
  2691.  
  2692. .model D_F162_1 ueff (
  2693. +    TWCLKLMN=7.5NS    TWCLKHMN=6NS
  2694. +    TSUDCLKMN=5NS    TPCLKQLHMN=0NS
  2695. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  2696. +    TPCLKQHLMX=0NS
  2697. +    )
  2698. .model D_F162_2 ugate (
  2699. +    TPLHMN=1NS    TPHLMN=1NS
  2700. +    )
  2701. .model D_F162_3 ugate (
  2702. +    TPHLMN=2NS    TPHLMX=3NS
  2703. +    TPHLTY=3.5NS
  2704. +    )
  2705. .model D_F162_4 ugate (
  2706. +    TPLHMN=2.5NS    TPHLMN=2.5NS
  2707. +    TPLHMX=8.5NS    TPHLMX=8.5NS
  2708. +    TPLHTY=4.5NS    TPHLTY=4.5NS
  2709. +    )
  2710. .model D_F162_5 utgate (
  2711. +    TPLHMN=3.5NS    TPHLMN=4.5NS
  2712. +    TPLHMX=8.5NS    TPHLMX=11NS
  2713. +    TPLHTY=5.5NS    TPHLTY=7.5NS
  2714. +    )
  2715. .model D_F162_6 utgate (
  2716. +    TPLHMN=4NS    TPHLMN=4NS
  2717. +    TPLHMX=9.5NS    TPHLMX=9.5NS
  2718. +    TPLHTY=6NS    TPHLTY=6NS
  2719. +    )
  2720. .model D_F162_8 ugate (
  2721. +    TPLHMN=4.5NS    TPHLMN=4NS
  2722. +    TPLHMX=8NS    TPHLMX=6.5NS
  2723. +    TPLHTY=6.5NS    TPHLTY=5.5NS
  2724. +    )
  2725. .model D_F162_9 ugate (
  2726. +    TPLHMN=6NS    TPHLMN=4NS
  2727. +    )
  2728. .model D_F162_10 ugate (
  2729. +    TPLHMN=6NS
  2730. +    )
  2731. .model D_F162_11 ugate (
  2732. +    TPLHMN=7NS    TPHLMN=1NS
  2733. +    )
  2734. .model D_F162_12 ugate (
  2735. +    TPLHMN=7NS
  2736. +    )
  2737. *----------
  2738. * 74F162A  SYNCHRONOUS 4-BIT COUNTERS
  2739. *
  2740. * The F Logic Data Book, 1987, TI
  2741. * tvh    08/25/89    Update interface and model names
  2742.  
  2743. .subckt 74F162A  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  2744. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  2745. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2746. X1  CLRB CLRBX  DPWR DGND  F162ASUCLR
  2747. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2748. X2  LOADB LOADBX  DPWR DGND  F162ASUCLR
  2749. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2750. X3  ENP ENPX  DPWR DGND  F162ASUEN
  2751. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2752. X4  ENTBUF ENTX  DPWR DGND  F162ASUEN
  2753. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2754. U1 bufa(3) DPWR DGND
  2755. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  2756. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2757. U2 anda(3,2) DPWR DGND
  2758. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  2759. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2760. U3 inva(6) DPWR DGND
  2761. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  2762. +    CLR    LOAD    QAI    QBI    QCI    QDI
  2763. +    D0_GATE IO_F 
  2764. U4 anda(2,4) DPWR DGND
  2765. +    LOADBX    QAI
  2766. +    A    LOAD
  2767. +    LOADBX    QCI
  2768. +    LOAD    C
  2769. +    A1    A2    C1    C2
  2770. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2771. U5 nanda(2,3) DPWR DGND
  2772. +    EN QAI LOADBX QBI LOADBX QDI   BD1 B2 D2 
  2773. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2774. U6 xora(2) DPWR DGND
  2775. +    A1 EN C1 C3   A3 C4 
  2776. +    D0_GATE IO_F 
  2777. U7 ora(2,2) DPWR DGND
  2778. +    A3 A2 C4 C2   AI CI 
  2779. +    D0_GATE IO_F 
  2780. U8 ao(4,3) DPWR DGND
  2781. +    $D_HI    BD1    LOADB    QBI
  2782. +    B2    EN    QAI    QDBAR
  2783. +    $D_HI    $D_HI    LOAD    B
  2784. +    BI
  2785. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2786. U9 ao(5,3) DPWR DGND
  2787. +    $D_HI    $D_HI    BD1    LOADB    QDI
  2788. +    D2    EN    QCI    QBI    QAI
  2789. +    $D_HI    $D_HI    $D_HI    D    LOAD
  2790. +    DI
  2791. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  2792. UAN anda(2,4) DPWR DGND
  2793. +    CLRBX    AI
  2794. +    CLRBX    BI
  2795. +    CLRBX    CI
  2796. +    CLRBX    DI
  2797. +    AIN    BIN    CIN    DIN
  2798. +    D0_GATE IO_F 
  2799. U10 dff(4) DPWR DGND
  2800. +    $D_HI    $D_HI    CLK
  2801. +    AIN    BIN    CIN    DIN
  2802. +    Q0    Q1    Q2    Q3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  2803. +    D_F162A_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2804. ULY bufa(4) DPWR DGND
  2805. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  2806. +    D_F162A_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  2807. UDE bufa(2) DPWR DGND
  2808. +    CLR LOADB   CLRD LOADD 
  2809. +    D0_GATE IO_F 
  2810. U11 and(3) DPWR DGND
  2811. +    ENTBUF QAID QDID   RCO 
  2812. +    D_F162A_3 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2813. U13 buf3a(4) DPWR DGND
  2814. +    Q0 Q1 Q2 Q3   LOADD   QA QB QC QD 
  2815. +    D_F162A_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2816. U14 buf3a(4) DPWR DGND
  2817. +    Q0 Q1 Q2 Q3   LOAD   QA QB QC QD 
  2818. +    D_F162A_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2819. U16 bufa(2) DPWR DGND
  2820. +    Q0 Q3   QAID QDID 
  2821. +    D_F162A_6 IO_F MNTYMXDLY={MNTYMXDLY} 
  2822. .ends
  2823.  
  2824. .subckt F162ASUCLR  DATA DATAX DPWR DGND
  2825. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2826. UA buf DPWR DGND
  2827. +    DATA   DATAD 
  2828. +    D_F162A_7 IO_F MNTYMXDLY={MNTYMXDLY} 
  2829. UB xor DPWR DGND
  2830. +    DATA DATAD   EN 
  2831. +    D0_GATE IO_F 
  2832. UC and(2) DPWR DGND
  2833. +    $D_X EN   PX 
  2834. +    D0_GATE IO_F 
  2835. UD buf DPWR DGND
  2836. +    DATA   DATAB 
  2837. +    D_F162A_8 IO_F 
  2838. UE or(2) DPWR DGND
  2839. +    DATAB PX   DATAX 
  2840. +    D0_GATE IO_F 
  2841. .ends
  2842.  
  2843. .subckt F162ASUEN  DATA DATAX DPWR DGND
  2844. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2845. UA buf DPWR DGND
  2846. +    DATA   DATAD 
  2847. +    D_F162A_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  2848. UB xor DPWR DGND
  2849. +    DATA DATAD   EN 
  2850. +    D0_GATE IO_F 
  2851. UC and(2) DPWR DGND
  2852. +    $D_X EN   PX 
  2853. +    D0_GATE IO_F 
  2854. UE or(2) DPWR DGND
  2855. +    DATAD PX   DATAX 
  2856. +    D0_GATE IO_F 
  2857. .ends
  2858.  
  2859. .model D_F162A_1 ueff (
  2860. +    TWCLKLMN=7NS    TWCLKHMN=7NS
  2861. +    TWPCLMN=5NS    TSUDCLKMN=5NS
  2862. +    TSUPCCLKHMN=6NS    TPPCQHLMN=0NS
  2863. +    TPPCQHLMX=0NS    TPCLKQLHMN=0NS
  2864. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  2865. +    TPCLKQHLMX=0NS
  2866. +    )
  2867. .model D_F162A_2 ugate (
  2868. +    TPLHMN=1NS    TPHLMN=1NS
  2869. +    )
  2870. .model D_F162A_3 ugate (
  2871. +    TPLHMN=1.7NS    TPHLMN=1.7NS
  2872. +    TPLHMX=8.5NS    TPHLMX=8.5NS
  2873. +    TPLHTY=4.1NS    TPHLTY=4.1NS
  2874. +    )
  2875. .model D_F162A_4 utgate (
  2876. +    TPLHMN=2.7NS    TPHLMN=2.7NS
  2877. +    TPLHMX=8.5NS    TPHLMX=11NS
  2878. +    TPLHTY=5.1NS    TPHLTY=7.1NS
  2879. +    )
  2880. .model D_F162A_5 utgate (
  2881. +    TPLHMN=3.2NS    TPHLMN=3.2NS
  2882. +    TPLHMX=9.5NS    TPHLMX=9.5NS
  2883. +    TPLHTY=5.6NS    TPHLTY=5.6NS
  2884. +    )
  2885. .model D_F162A_6 ugate (
  2886. +    TPLHMN=2.5NS    TPHLMN=2.5NS
  2887. +    TPLHMX=6.5NS    TPHLMX=6.5NS
  2888. +    TPLHTY=5.5NS    TPHLTY=5.5NS
  2889. +    )
  2890. .model D_F162A_7 ugate (
  2891. +    TPLHMN=6.5NS    TPHLMN=4NS
  2892. +    )
  2893. .model D_F162A_8 ugate (
  2894. +    TPLHMN=6.5NS
  2895. +    )
  2896. .model D_F162A_9 ugate (
  2897. +    TPLHMN=6.5NS
  2898. +    )
  2899. *----------
  2900. * 74HC162  SYNCHRONOUS 4-BIT COUNTERS
  2901. *
  2902. * The High-speed CMOS Logic Data Book, 1988, TI
  2903. * tvh    08/29/89    Update interface and model names
  2904.  
  2905. .subckt 74HC162  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  2906. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  2907. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2908. X1  ABUF BBUF CBUF DBUF AX BX CX DX  DPWR DGND  HC162SUDATA
  2909. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2910. X2  ENP ENTBUF ENPX ENTX  DPWR DGND  HC162SUEN
  2911. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2912. X3  CLRB CLRBX  DPWR DGND  HC162SUCLR
  2913. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  2914. U1 bufa(7) DPWR DGND
  2915. +    CLRBAR    LOADBAR    ENT    A    B    C    D
  2916. +    CLRB    LOADB    ENTBUF    ABUF    BBUF    CBUF    DBUF
  2917. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  2918. U2 anda(3,2) DPWR DGND
  2919. +    ENPX ENTX LOADB EN QAI QBI   EN C3 
  2920. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  2921. U3 inva(6) DPWR DGND
  2922. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  2923. +    CLR    LOAD    QAI    QBI    QCI    QDI
  2924. +    D0_GATE IO_HC 
  2925. U4 anda(2,4) DPWR DGND
  2926. +    LOADB    QAI
  2927. +    AX    LOAD
  2928. +    LOADB    QCI
  2929. +    LOAD    CX
  2930. +    A1    A2    C1    C2
  2931. +    D0_GATE IO_HC 
  2932. U5 nanda(2,3) DPWR DGND
  2933. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  2934. +    D0_GATE IO_HC 
  2935. U6 xora(2) DPWR DGND
  2936. +    A1 EN C1 C3   A3 C4 
  2937. +    D0_GATE IO_HC 
  2938. U7 ora(2,2) DPWR DGND
  2939. +    A3 A2 C4 C2   AI CI 
  2940. +    D0_GATE IO_HC 
  2941. U8 ao(4,3) DPWR DGND
  2942. +    $D_HI    BD1    LOADB    QBI
  2943. +    B2    EN    QAI    QDBAR
  2944. +    $D_HI    $D_HI    LOAD    BX
  2945. +    BI
  2946. +    D0_GATE IO_HC 
  2947. U9 ao(5,3) DPWR DGND
  2948. +    $D_HI    $D_HI    BD1    LOADB    QDI
  2949. +    D2    EN    QCI    QBI    QAI
  2950. +    $D_HI    $D_HI    $D_HI    DX    LOAD
  2951. +    DI
  2952. +    D0_GATE IO_HC 
  2953. UCL anda(2,4) DPWR DGND
  2954. +    CLRBX    AI
  2955. +    CLRBX    BI
  2956. +    CLRBX    CI
  2957. +    CLRBX    DI
  2958. +    AIN    BIN    CIN    DIN
  2959. +    D0_GATE IO_HC 
  2960. U10 dff(4) DPWR DGND
  2961. +    $D_HI    $D_HI    CLK
  2962. +    AIN    BIN    CIN    DIN
  2963. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  2964. +    D_HC162_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2965. U11 and(3) DPWR DGND
  2966. +    ENTBUF QAID QDID   RCO 
  2967. +    D_HC162_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2968. U14 bufa(4) DPWR DGND
  2969. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  2970. +    D_HC162_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  2971. U16 bufa(2) DPWR DGND
  2972. +    QAI QDI   QAID QDID 
  2973. +    D_HC162_5 IO_HC MNTYMXDLY={MNTYMXDLY} 
  2974. .ends
  2975.  
  2976. .subckt HC162SUDATA  A B C D AX BX CX DX DPWR DGND
  2977. +    params: MNTYMXDLY=0 IO_LEVEL=0
  2978. UA bufa(4) DPWR DGND
  2979. +    A B C D   AD BD CD DD 
  2980. +    D_HC162_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  2981. UB xora(4) DPWR DGND
  2982. +    A    AD
  2983. +    B    BD
  2984. +    C    CD
  2985. +    D    DD
  2986. +    AEN    BEN    CEN    DEN
  2987. +    D0_GATE IO_HC 
  2988. UC anda(2,4) DPWR DGND
  2989. +    $D_X    AEN
  2990. +    $D_X    BEN
  2991. +    $D_X    CEN
  2992. +    $D_X    DEN
  2993. +    PA    PB    PC    PD
  2994. +    D0_GATE IO_HC 
  2995. UD bufa(4) DPWR DGND
  2996. +    A B C D   AB BB CB DB 
  2997. +    D_HC162_7 IO_HC MNTYMXDLY={MNTYMXDLY} 
  2998. UE ora(2,4) DPWR DGND
  2999. +    AB    PA
  3000. +    BB    PB
  3001. +    CB    PC
  3002. +    DB    PD
  3003. +    AX    BX    CX    DX
  3004. +    D0_GATE IO_HC 
  3005. .ends
  3006.  
  3007. .subckt HC162SUEN  ENP ENT ENPX ENTX DPWR DGND
  3008. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3009. UA bufa(2) DPWR DGND
  3010. +    ENP ENT   ENPD ENTD 
  3011. +    D_HC162_8 IO_HC MNTYMXDLY={MNTYMXDLY} 
  3012. UB xora(2) DPWR DGND
  3013. +    ENP ENPD ENT ENTD   PEN TEN 
  3014. +    D0_GATE IO_HC 
  3015. UC anda(2,2) DPWR DGND
  3016. +    $D_X PEN $D_X TEN   PX TX 
  3017. +    D0_GATE IO_HC 
  3018. UD bufa(2) DPWR DGND
  3019. +    ENP ENT   ENPB ENTB 
  3020. +    D_HC162_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  3021. UE ora(2,2) DPWR DGND
  3022. +    ENPB PX ENTB TX   ENPX ENTX 
  3023. +    D0_GATE IO_HC 
  3024. .ends
  3025.  
  3026. .subckt HC162SUCLR  DATA DATAX DPWR DGND
  3027. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3028. UA buf DPWR DGND
  3029. +    DATA   DATAD 
  3030. +    D_HC162_10 IO_HC MNTYMXDLY={MNTYMXDLY} 
  3031. UB xor DPWR DGND
  3032. +    DATA DATAD   EN 
  3033. +    D0_GATE IO_HC 
  3034. UC and(2) DPWR DGND
  3035. +    $D_X EN   PX 
  3036. +    D0_GATE IO_HC 
  3037. UD buf DPWR DGND
  3038. +    DATA   DATAB 
  3039. +    D_HC162_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  3040. UE or(2) DPWR DGND
  3041. +    DATAB PX   DATAX 
  3042. +    D0_GATE IO_HC 
  3043. .ends
  3044.  
  3045. .model D_HC162_1 ueff (
  3046. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  3047. +    TSUDCLKMN=34NS    THDCLKMN=0NS
  3048. +    TPCLKQLHTY=3NS    TPCLKQLHMX=1NS
  3049. +    TPCLKQHLTY=3NS    TPCLKQHLMX=1NS
  3050. +    )
  3051. .model D_HC162_2 ugate (
  3052. +    TPLHTY=17NS    TPHLTY=17NS
  3053. +    TPLHMX=49NS    TPHLMX=49NS
  3054. +    )
  3055. .model D_HC162_3 ugate (
  3056. +    TPLHTY=22NS    TPHLTY=22NS
  3057. +    TPLHMX=50NS    TPHLMX=50NS
  3058. +    )
  3059. .model D_HC162_5 ugate (
  3060. +    TPLHTY=4NS    TPHLTY=4NS
  3061. +    TPLHMX=4NS    TPHLMX=4NS
  3062. +    )
  3063. .model D_HC162_6 ugate (
  3064. +    TPLHMN=4NS    TPHLMN=4NS
  3065. +    )
  3066. .model D_HC162_7 ugate (
  3067. +    TPLHMN=4NS
  3068. +    )
  3069. .model D_HC162_8 ugate (
  3070. +    TPLHMN=9NS    TPHLMN=9NS
  3071. +    )
  3072. .model D_HC162_9 ugate (
  3073. +    TPLHMN=9NS
  3074. +    )
  3075. .model D_HC162_10 ugate (
  3076. +    TPLHMN=6NS    TPHLMN=6NS
  3077. +    )
  3078. .model D_HC162_11 ugate (
  3079. +    TPLHMN=6NS
  3080. +    )
  3081. *----------
  3082. * 74LS162A  SYNCHRONOUS 4-BIT COUNTERS
  3083. *
  3084. * The TTL Data Book, Vol 2, 1985, TI
  3085. * tvh    08/25/89    Update interface and model names
  3086.  
  3087. .subckt 74LS162A  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  3088. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  3089. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3090. X1  CLRB CLRBX  DPWR DGND  LS162ASUCLR
  3091. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3092. U1 bufa(3) DPWR DGND
  3093. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  3094. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  3095. U2 anda(3,2) DPWR DGND
  3096. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  3097. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  3098. U3 inva(6) DPWR DGND
  3099. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  3100. +    CLR    LOAD    QAI    QBI    QCI    QDI
  3101. +    D0_GATE IO_LS 
  3102. U4 anda(2,4) DPWR DGND
  3103. +    LOADB    QAI
  3104. +    A    LOAD
  3105. +    LOADB    QCI
  3106. +    LOAD    C
  3107. +    A1    A2    C1    C2
  3108. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  3109. U5 nanda(2,3) DPWR DGND
  3110. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  3111. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  3112. U6 xora(2) DPWR DGND
  3113. +    A1 EN C1 C3   A3 C4 
  3114. +    D0_GATE IO_LS 
  3115. U7 ora(2,2) DPWR DGND
  3116. +    A3 A2 C4 C2   AI CI 
  3117. +    D0_GATE IO_LS 
  3118. U8 ao(4,3) DPWR DGND
  3119. +    $D_HI    BD1    LOADB    QBI
  3120. +    B2    EN    QAI    QDBAR
  3121. +    $D_HI    $D_HI    LOAD    B
  3122. +    BI
  3123. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  3124. U9 ao(5,3) DPWR DGND
  3125. +    $D_HI    $D_HI    BD1    LOADB    QDI
  3126. +    D2    EN    QCI    QBI    QAI
  3127. +    $D_HI    $D_HI    $D_HI    D    LOAD
  3128. +    DI
  3129. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  3130. UCLR anda(2,4) DPWR DGND
  3131. +    CLRBX    AI
  3132. +    CLRBX    BI
  3133. +    CLRBX    CI
  3134. +    CLRBX    DI
  3135. +    AIN    BIN    CIN    DIN
  3136. +    D0_GATE IO_LS 
  3137. U10 dff(4) DPWR DGND
  3138. +    $D_HI    $D_HI    CLK
  3139. +    AIN    BIN    CIN    DIN
  3140. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  3141. +    D_LS162A_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3142. U11 and(3) DPWR DGND
  3143. +    ENTBUF QAID QDID   RCO 
  3144. +    D_LS162A_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3145. U14 bufa(4) DPWR DGND
  3146. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  3147. +    D_LS162A_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3148. U16 bufa(2) DPWR DGND
  3149. +    QAI QDI   QAID QDID 
  3150. +    D_LS162A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  3151. .ends
  3152.  
  3153. .subckt LS162ASUCLR  DATA DATAX DPWR DGND
  3154. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3155. UA buf DPWR DGND
  3156. +    DATA   DATAD 
  3157. +    D_LS162A_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  3158. UB xor DPWR DGND
  3159. +    DATA DATAD   EN 
  3160. +    D0_GATE IO_LS 
  3161. UC and(2) DPWR DGND
  3162. +    $D_X EN   PX 
  3163. +    D0_GATE IO_LS 
  3164. UD or(2) DPWR DGND
  3165. +    DATAD PX   DATAX 
  3166. +    D0_GATE IO_LS 
  3167. .ends
  3168.  
  3169. .model D_LS162A_1 ueff (
  3170. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  3171. +    TSUDCLKMN=20NS    THDCLKMN=3NS
  3172. +    TPCLKQLHTY=3NS    TPCLKQLHMX=3NS
  3173. +    TPCLKQHLTY=3NS    TPCLKQHLMX=3NS
  3174. +    )
  3175. .model D_LS162A_2 ugate (
  3176. +    TPLHTY=9NS    TPHLTY=9NS
  3177. +    TPLHMX=14NS    TPHLMX=14NS
  3178. +    )
  3179. .model D_LS162A_3 ugate (
  3180. +    TPLHTY=10NS    TPHLTY=15NS
  3181. +    TPLHMX=21NS    TPHLMX=24NS
  3182. +    )
  3183. .model D_LS162A_4 ugate (
  3184. +    TPLHTY=8NS    TPHLTY=6NS
  3185. +    TPLHMX=18NS    TPHLMX=18NS
  3186. +    )
  3187. .model D_LS162A_5 ugate (
  3188. +    TPLHMN=5NS
  3189. +    )
  3190. *----------
  3191. * 74S162  SYNCHRONOUS 4-BIT COUNTERS
  3192. *
  3193. * The TTL Data Book, Vol 2, 1985, TI
  3194. * tvh    08/25/89    Update interface and model names
  3195.  
  3196. .subckt 74S162  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  3197. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  3198. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3199. X1  ENPBUF ENPX  DPWR DGND  S162SUEN
  3200. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3201. X2  ENTBUF ENTX  DPWR DGND  S162SUEN
  3202. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3203. X3  LOADB LOADBX  DPWR DGND  S162SULOAD
  3204. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3205. X4  CLRB CLRBX  DPWR DGND  S162SULOAD
  3206. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3207. U1 bufa(4) DPWR DGND
  3208. +    CLRBAR LOADBAR ENP ENT   CLRB LOADB ENPBUF ENTBUF 
  3209. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  3210. U2 anda(3,2) DPWR DGND
  3211. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  3212. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  3213. U3 inva(6) DPWR DGND
  3214. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  3215. +    CLR    LOAD    QAI    QBI    QCI    QDI
  3216. +    D0_GATE IO_S 
  3217. U4 anda(2,4) DPWR DGND
  3218. +    LOADB    QAI
  3219. +    A    LOAD
  3220. +    LOADB    QCI
  3221. +    LOAD    C
  3222. +    A1    A2    C1    C2
  3223. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  3224. U5 nanda(2,3) DPWR DGND
  3225. +    EN QAI LOADB QBI LOADB QDI   BD1 B2 D2 
  3226. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  3227. U6 xora(2) DPWR DGND
  3228. +    A1 EN C1 C3   A3 C4 
  3229. +    D0_GATE IO_S 
  3230. U7 ora(2,2) DPWR DGND
  3231. +    A3 A2 C4 C2   AI CI 
  3232. +    D0_GATE IO_S 
  3233. U8 ao(4,3) DPWR DGND
  3234. +    $D_HI    BD1    LOADB    QBI
  3235. +    B2    EN    QAI    QDBAR
  3236. +    $D_HI    $D_HI    LOAD    B
  3237. +    BI
  3238. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  3239. U9 ao(5,3) DPWR DGND
  3240. +    $D_HI    $D_HI    BD1    LOADB    QDI
  3241. +    D2    EN    QCI    QBI    QAI
  3242. +    $D_HI    $D_HI    $D_HI    D    LOAD
  3243. +    DI
  3244. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  3245. UCLR anda(2,4) DPWR DGND
  3246. +    CLRBX    AI
  3247. +    CLRBX    BI
  3248. +    CLRBX    CI
  3249. +    CLRBX    DI
  3250. +    AIN    BIN    CIN    DIN
  3251. +    D0_GATE IO_S 
  3252. U10 dff(4) DPWR DGND
  3253. +    $D_HI    $D_HI    CLK
  3254. +    AIN    BIN    CIN    DIN
  3255. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  3256. +    D_S162_1 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3257. U11 and(3) DPWR DGND
  3258. +    ENTBUF QAID QDID   RCO 
  3259. +    D_S162_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3260. U14 bufa(4) DPWR DGND
  3261. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  3262. +    D_S162_3 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3263. U16 bufa(2) DPWR DGND
  3264. +    QAI QDI   QAID QDID 
  3265. +    D_S162_4 IO_S MNTYMXDLY={MNTYMXDLY} 
  3266. .ends
  3267.  
  3268. .subckt S162SUEN  DATA DATAX DPWR DGND
  3269. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3270. UA buf DPWR DGND
  3271. +    DATA   DATAD 
  3272. +    D_S162_5 IO_S MNTYMXDLY={MNTYMXDLY} 
  3273. UB xor DPWR DGND
  3274. +    DATA DATAD   EN 
  3275. +    D0_GATE IO_S 
  3276. UC and(2) DPWR DGND
  3277. +    $D_X EN   PX 
  3278. +    D0_GATE IO_S 
  3279. UD or(2) DPWR DGND
  3280. +    PX DATAD   DATAX 
  3281. +    D0_GATE IO_S 
  3282. .ends
  3283.  
  3284. .subckt S162SULOAD  DATA DATAX DPWR DGND
  3285. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3286. UA buf DPWR DGND
  3287. +    DATA   DATAD 
  3288. +    D_S162_6 IO_S MNTYMXDLY={MNTYMXDLY} 
  3289. UB xor DPWR DGND
  3290. +    DATA DATAD   EN 
  3291. +    D0_GATE IO_S 
  3292. UC and(2) DPWR DGND
  3293. +    $D_X EN   PX 
  3294. +    D0_GATE IO_S 
  3295. UD buf DPWR DGND
  3296. +    DATA   DATAB 
  3297. +    D_S162_7 IO_S MNTYMXDLY={MNTYMXDLY} 
  3298. UE or(2) DPWR DGND
  3299. +    PX DATAB   DATAX 
  3300. +    D0_GATE IO_S 
  3301. .ends
  3302.  
  3303. .model D_S162_1 ueff (
  3304. +    TWCLKLMN=10NS    TWCLKHMN=10NS
  3305. +    TSUDCLKMN=4NS    THDCLKMN=3NS
  3306. +    TPCLKQLHTY=3NS    TPCLKQLHMX=3NS
  3307. +    TPCLKQHLTY=3NS    TPCLKQHLMX=3NS
  3308. +    )
  3309. .model D_S162_2 ugate (
  3310. +    TPLHTY=10NS    TPHLTY=10NS
  3311. +    TPLHMX=15NS    TPHLMX=15NS
  3312. +    )
  3313. .model D_S162_3 ugate (
  3314. +    TPLHTY=5NS    TPHLTY=7NS
  3315. +    TPLHMX=12NS    TPHLMX=12NS
  3316. +    )
  3317. .model D_S162_4 ugate (
  3318. +    TPLHTY=1NS    TPHLTY=4NS
  3319. +    TPLHMX=7NS    TPHLMX=7NS
  3320. +    )
  3321. .model D_S162_5 ugate (
  3322. +    TPLHMN=8NS
  3323. +    )
  3324. .model D_S162_6 ugate (
  3325. +    TPHLMN=10NS    TPLHMN=8NS
  3326. +    )
  3327. .model D_S162_7 ugate (
  3328. +    TPLHMN=8NS
  3329. +    )
  3330. *---------------------------------------------------------------------------
  3331. * 74163  SYNCHRONOUS 4-BIT COUNTERS
  3332. *
  3333. * The TTL Data Book, Vol 2, 1985, TI
  3334. * tvh    08/25/89    Update interface and model names
  3335.  
  3336. .subckt 74163  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  3337. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  3338. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3339. X1  LOADB LOADBX  DPWR DGND  163SULOAD
  3340. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3341. U1 bufa(3) DPWR DGND
  3342. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  3343. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  3344. U2 anda(3,2) DPWR DGND
  3345. +    ENP ENTBUF LOADBX EN QAI QBI   EN C3 
  3346. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  3347. U3 inva(6) DPWR DGND
  3348. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  3349. +    CLR    LOAD    QAI    QBI    QCI    QDI
  3350. +    D0_GATE IO_STD 
  3351. U4 anda(2,9) DPWR DGND
  3352. +    LOADB    QAI
  3353. +    A    LOAD
  3354. +    LOADB    QCI
  3355. +    LOAD    C
  3356. +    LOADB    QBI
  3357. +    EN    QAI
  3358. +    B    LOAD
  3359. +    LOADB    QDI
  3360. +    D    LOAD
  3361. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  3362. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  3363. U5 and(4) DPWR DGND
  3364. +    EN QAI QBI QCI   D3 
  3365. +    D0_GATE IO_STD 
  3366. U6 xora(4) DPWR DGND
  3367. +    A1    EN
  3368. +    C1    C3
  3369. +    B1    B2
  3370. +    D1    D3
  3371. +    A3    C4    B4    D4
  3372. +    D0_GATE IO_STD 
  3373. U7 ora(2,4) DPWR DGND
  3374. +    A3    A2
  3375. +    B4    B3
  3376. +    C4    C2
  3377. +    D4    D2
  3378. +    AI    BI    CI    DI
  3379. +    D0_GATE IO_STD 
  3380. UCLR anda(2,4) DPWR DGND
  3381. +    CLRB    AI
  3382. +    CLRB    BI
  3383. +    CLRB    CI
  3384. +    CLRB    DI
  3385. +    AIN    BIN    CIN    DIN
  3386. +    D0_GATE IO_STD 
  3387. U10 dff(4) DPWR DGND
  3388. +    $D_HI    $D_HI    CLK
  3389. +    AIN    BIN    CIN    DIN
  3390. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  3391. +    D_163_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3392. U11 and(5) DPWR DGND
  3393. +    ENTBUF QAID QBID QCID QDID   RCO 
  3394. +    D_163_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3395. UDE buf DPWR DGND
  3396. +    LOADB   LOADD 
  3397. +    D0_GATE IO_STD 
  3398. U13 buf3a(4) DPWR DGND
  3399. +    Q0 Q1 Q2 Q3   LOADD   QA QB QC QD 
  3400. +    D_163_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3401. U14 buf3a(4) DPWR DGND
  3402. +    Q0 Q1 Q2 Q3   LOAD   QA QB QC QD 
  3403. +    D_163_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3404. U16 bufa(4) DPWR DGND
  3405. +    QAI QBI QCI QDI   QAID QBID QCID QDID 
  3406. +    D_163_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  3407. .ends
  3408.  
  3409. .subckt 163SULOAD  DATA DATAX DPWR DGND
  3410. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3411. UA buf DPWR DGND
  3412. +    DATA   DATAD 
  3413. +    D_163_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  3414. UB xor DPWR DGND
  3415. +    DATA DATAD   EN 
  3416. +    D0_GATE IO_STD 
  3417. UC and(2) DPWR DGND
  3418. +    $D_X EN   PX 
  3419. +    D0_GATE IO_STD 
  3420. UD or(2) DPWR DGND
  3421. +    DATA PX   DATAX 
  3422. +    D0_GATE IO_STD 
  3423. .ends
  3424.  
  3425. .model D_163_1 ueff (
  3426. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  3427. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  3428. +    TPPCQHLTY=12NS    TPPCQHLMX=16NS
  3429. +    TPCLKQLHTY=1NS    TPCLKQLHMX=1NS
  3430. +    TPCLKQHLTY=1NS    TPCLKQHLMX=1NS
  3431. +    )
  3432. .model D_163_2 ugate (
  3433. +    TPLHTY=11NS    TPHLTY=11NS
  3434. +    TPLHMX=16NS    TPHLMX=16NS
  3435. +    )
  3436. .model D_163_3 utgate (
  3437. +    TPLHTY=16NS    TPHLTY=18NS
  3438. +    TPLHMX=24NS    TPHLMX=28NS
  3439. +    )
  3440. .model D_163_4 utgate (
  3441. +    TPLHTY=12NS    TPHLTY=14NS
  3442. +    TPLHMX=19NS    TPHLMX=22NS
  3443. +    )
  3444. .model D_163_5 ugate (
  3445. +    TPLHTY=11NS    TPHLTY=11NS
  3446. +    TPLHMX=18NS    TPHLMX=18NS
  3447. +    )
  3448. .model D_163_6 ugate (
  3449. +    TPHLMN=5NS
  3450. +    )
  3451. *---------
  3452. * 74AC163  SYNCHRONOUS 4-BIT COUNTERS
  3453. *
  3454. * (c) NATIONAL SEMICONDUCTOR , 1989
  3455. * cv    07/18/90    
  3456.  
  3457. * Note: The logic diagram was modified by using some logic gates from
  3458. *    Fairchild's logic diagram data book.
  3459.  
  3460. .subckt 74AC163  CP CEP CET SRBAR PEBAR D0 D1 D2 D3 Q0 Q1 Q2 Q3 TC
  3461. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  3462. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3463. U1 bufa(8) DPWR DGND
  3464. +    SRBAR    PEBAR    CEP    CET    D0    D1    D2    D3
  3465. +    SRB    PEB    CEPB    CETB    D0BUF    D1BUF    D2BUF    D3BUF
  3466. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  3467. U2 inva(3) DPWR DGND
  3468. +    SRB CETB CEPB   SR CETBAR CEPBAR 
  3469. +    D0_GATE IO_AC 
  3470. U2A nora(2,2) DPWR DGND
  3471. +    SR PEB PEL SR   PEL PEH 
  3472. +    D0_GATE IO_AC 
  3473. U3 and(2) DPWR DGND
  3474. +    CETBAR CEPBAR   Y1 
  3475. +    D0_GATE IO_AC 
  3476. U4 inva(3) DPWR DGND
  3477. +    Y1 Y1 Y1   Y1B Y2B Y3B 
  3478. +    D0_GATE IO_AC 
  3479. U5 nxor DPWR DGND
  3480. +    Y1B Q0BAR   A11 
  3481. +    D_AC163_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  3482. U6 and(2) DPWR DGND
  3483. +    Y2B QO0   A1 
  3484. +    D0_GATE IO_AC 
  3485. U6B nxor DPWR DGND
  3486. +    A1 Q1BAR   A10 
  3487. +    D_AC163_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  3488. U7 and(3) DPWR DGND
  3489. +    QO1 Y3B QO0   A2 
  3490. +    D0_GATE IO_AC 
  3491. U7A nxor DPWR DGND
  3492. +    A2 Q2BAR   A9 
  3493. +    D_AC163_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  3494. U8 nand(2) DPWR DGND
  3495. +    QO1 QO2   OX1 
  3496. +    D0_GATE IO_AC 
  3497. U8B nor(2) DPWR DGND
  3498. +    Y1 OX1   OX3 
  3499. +    D0_GATE IO_AC 
  3500. U8C and(2) DPWR DGND
  3501. +    QO0 OX3   A7 
  3502. +    D0_GATE IO_AC 
  3503. U8D nxor DPWR DGND
  3504. +    A7 Q3BAR   A8 
  3505. +    D_AC163_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  3506. U11A ao(2,2) DPWR DGND
  3507. +    PEL D0BUF A11 PEH   D0A 
  3508. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  3509. U11B ao(2,2) DPWR DGND
  3510. +    PEL D1BUF A10 PEH   D1B 
  3511. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  3512. U11C ao(2,2) DPWR DGND
  3513. +    PEL D2BUF A9 PEH   D2C 
  3514. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  3515. U11D ao(2,2) DPWR DGND
  3516. +    PEL D3BUF A8 PEH   D3D 
  3517. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  3518. U12 dff(4) DPWR DGND
  3519. +    $D_HI    $D_HI    CP
  3520. +    D0A    D1B    D2C    D3D
  3521. +    QO0    QO1    QO2    QO3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  3522. +    D_AC163_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3523. U13 and(5) DPWR DGND
  3524. +    CET QO0 QO1 QO2 QO3   TC 
  3525. +    D_AC163_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3526. U14 inva(4) DPWR DGND
  3527. +    Q0BAR Q1BAR Q2BAR Q3BAR   Q0 Q1 Q2 Q3 
  3528. +    D_AC163_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3529. .ends
  3530.  
  3531. .model D_AC163_1 ueff (
  3532. +    TWCLKLMN=3.5NS    TWCLKHMN=3.5NS
  3533. +    TSUDCLKMN=10.5NS    TSUPCCLKHMN=11NS
  3534. +    THDCLKMN=0NS    TPCLKQLHMN=0.5NS
  3535. +    TPCLKQLHTY=1.5NS    TPCLKQLHMX=4NS
  3536. +    TPCLKQHLMN=0.5NS    TPCLKQHLTY=2NS
  3537. +    TPCLKQHLMX=2NS
  3538. +    )
  3539. .model D_AC163_2 ugate (
  3540. +    TPLHMN=1NS    TPLHTY=5.5NS
  3541. +    TPLHMX=7.5NS    TPHLMN=1.5NS
  3542. +    TPHLTY=6NS    TPHLMX=9.5NS
  3543. +    )
  3544. .model D_AC163_3 ugate (
  3545. +    TPLHMN=0.5NS    TPLHTY=4NS
  3546. +    TPLHMX=5.5NS    TPHLMN=1NS
  3547. +    TPHLTY=4NS    TPHLMX=8NS
  3548. +    )
  3549. .model D_AC163_5 ugate (
  3550. +    TPLHMN=0NS    TPHLMN=0NS
  3551. +    )
  3552. *---------
  3553. * 74ACT163  SYNCHRONOUS 4-BIT COUNTERS
  3554. *
  3555. * (c) NATIONAL SEMICONDUCTOR , 1989
  3556. * cv    07/18/90    
  3557.  
  3558. * Note: The logic diagram was modified by using some logic gates from
  3559. *    Fairchild's logic diagram data book.
  3560.  
  3561. .subckt 74ACT163  CP CEP CET SRBAR PEBAR D0 D1 D2 D3 Q0 Q1 Q2 Q3 TC
  3562. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  3563. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3564. U1 bufa(8) DPWR DGND
  3565. +    SRBAR    PEBAR    CEP    CET    D0    D1    D2    D3
  3566. +    SRB    PEB    CEPB    CETB    D0BUF    D1BUF    D2BUF    D3BUF
  3567. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  3568. U2 inva(3) DPWR DGND
  3569. +    SRB CETB CEPB   SR CETBAR CEPBAR 
  3570. +    D0_GATE IO_ACT 
  3571. U2A nora(2,2) DPWR DGND
  3572. +    SR PEB PEL SR   PEL PEH 
  3573. +    D0_GATE IO_ACT 
  3574. U3 and(2) DPWR DGND
  3575. +    CETBAR CEPBAR   Y1 
  3576. +    D0_GATE IO_ACT 
  3577. U4 inva(3) DPWR DGND
  3578. +    Y1 Y1 Y1   Y1B Y2B Y3B 
  3579. +    D0_GATE IO_ACT 
  3580. U5 nxor DPWR DGND
  3581. +    Y1B Q0BAR   A11 
  3582. +    D_ACT163_5 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  3583. U6 and(2) DPWR DGND
  3584. +    Y2B QO0   A1 
  3585. +    D0_GATE IO_ACT 
  3586. U6B nxor DPWR DGND
  3587. +    A1 Q1BAR   A10 
  3588. +    D_ACT163_5 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  3589. U7 and(3) DPWR DGND
  3590. +    QO1 Y3B QO0   A2 
  3591. +    D0_GATE IO_ACT 
  3592. U7A nxor DPWR DGND
  3593. +    A2 Q2BAR   A9 
  3594. +    D_ACT163_5 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  3595. U8 nand(2) DPWR DGND
  3596. +    QO1 QO2   OX1 
  3597. +    D0_GATE IO_ACT 
  3598. U8B nor(2) DPWR DGND
  3599. +    Y1 OX1   OX3 
  3600. +    D0_GATE IO_ACT 
  3601. U8C and(2) DPWR DGND
  3602. +    QO0 OX3   A7 
  3603. +    D0_GATE IO_ACT 
  3604. U8D nxor DPWR DGND
  3605. +    A7 Q3BAR   A8 
  3606. +    D_ACT163_5 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  3607. U11A ao(2,2) DPWR DGND
  3608. +    PEL D0BUF A11 PEH   D0A 
  3609. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  3610. U11B ao(2,2) DPWR DGND
  3611. +    PEL D1BUF A10 PEH   D1B 
  3612. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  3613. U11C ao(2,2) DPWR DGND
  3614. +    PEL D2BUF A9 PEH   D2C 
  3615. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  3616. U11D ao(2,2) DPWR DGND
  3617. +    PEL D3BUF A8 PEH   D3D 
  3618. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  3619. U12 dff(4) DPWR DGND
  3620. +    $D_HI    $D_HI    CP
  3621. +    D0A    D1B    D2C    D3D
  3622. +    QO0    QO1    QO2    QO3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  3623. +    D_ACT163_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3624. U13 and(5) DPWR DGND
  3625. +    CET QO0 QO1 QO2 QO3   TC 
  3626. +    D_ACT163_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3627. U14 inva(4) DPWR DGND
  3628. +    Q0BAR Q1BAR Q2BAR Q3BAR   Q0 Q1 Q2 Q3 
  3629. +    D_ACT163_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3630. .ends
  3631.  
  3632. .model D_ACT163_1 ueff (
  3633. +    TWCLKLMN=3.5NS    TWCLKHMN=3.5NS
  3634. +    TSUDCLKMN=12NS    TSUPCCLKHMN=11NS
  3635. +    THDCLKMN=0.5NS    TPCLKQLHMN=0.5NS
  3636. +    TPCLKQLHTY=1.5NS    TPCLKQLHMX=3NS
  3637. +    TPCLKQHLMN=0NS    TPCLKQHLTY=2NS
  3638. +    TPCLKQHLMX=4NS
  3639. +    )
  3640. .model D_ACT163_2 ugate (
  3641. +    TPLHMN=1.5NS    TPLHTY=5.5NS
  3642. +    TPLHMX=10.5NS    TPHLMN=2NS
  3643. +    TPHLTY=6NS    TPHLMX=11NS
  3644. +    )
  3645. .model D_ACT163_3 ugate (
  3646. +    TPLHMN=1NS    TPLHTY=4NS
  3647. +    TPLHMX=8NS    TPHLMN=1.5NS
  3648. +    TPHLTY=4NS    TPHLMX=8NS
  3649. +    )
  3650. .model D_ACT163_5 ugate (
  3651. +    TPLHMN=0.9NS    TPHLMN=0.9NS
  3652. +    )
  3653. *----------
  3654. * 74ALS163B  SYNCHRONOUS 4-BIT COUNTERS
  3655. *
  3656. * The ALS/AS Data Book, 1986, TI
  3657. * tvh    08/25/89    Update interface and model names
  3658.  
  3659. .subckt 74ALS163B  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  3660. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  3661. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3662. U1 bufa(3) DPWR DGND
  3663. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  3664. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  3665. U2 anda(3,2) DPWR DGND
  3666. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  3667. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  3668. U3 inva(6) DPWR DGND
  3669. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  3670. +    CLR    LOAD    QAI    QBI    QCI    QDI
  3671. +    D0_GATE IO_ALS00 
  3672. U4 anda(2,9) DPWR DGND
  3673. +    LOADB    QAI
  3674. +    A    LOAD
  3675. +    LOADB    QCI
  3676. +    LOAD    C
  3677. +    LOADB    QBI
  3678. +    EN    QAI
  3679. +    B    LOAD
  3680. +    LOADB    QDI
  3681. +    D    LOAD
  3682. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  3683. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  3684. U5 and(4) DPWR DGND
  3685. +    EN QAI QBI QCI   D3 
  3686. +    D0_GATE IO_ALS00 
  3687. U6 xora(4) DPWR DGND
  3688. +    A1    EN
  3689. +    C1    C3
  3690. +    B1    B2
  3691. +    D1    D3
  3692. +    A3    C4    B4    D4
  3693. +    D0_GATE IO_ALS00 
  3694. U7 ora(2,4) DPWR DGND
  3695. +    A3    A2
  3696. +    B4    B3
  3697. +    C4    C2
  3698. +    D4    D2
  3699. +    AI    BI    CI    DI
  3700. +    D0_GATE IO_ALS00 
  3701. UCL anda(2,4) DPWR DGND
  3702. +    CLRB    AI
  3703. +    CLRB    BI
  3704. +    CLRB    CI
  3705. +    CLRB    DI
  3706. +    AIN    BIN    CIN    DIN
  3707. +    D0_GATE IO_ALS00 
  3708. U10 dff(4) DPWR DGND
  3709. +    $D_HI    $D_HI    CLK
  3710. +    AIN    BIN    CIN    DIN
  3711. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  3712. +    D_ALS163B_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3713. U11 and(5) DPWR DGND
  3714. +    ENTBUF QAID QBID QCID QDID   RCO 
  3715. +    D_ALS163B_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3716. U13 bufa(4) DPWR DGND
  3717. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  3718. +    D_ALS163B_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3719. U16 bufa(4) DPWR DGND
  3720. +    QAI QBI QCI QDI   QAID QBID QCID QDID 
  3721. +    D_ALS163B_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  3722. .ends
  3723.  
  3724. .model D_ALS163B_1 ueff (
  3725. +    TWCLKLMN=12.5NS    TWCLKHMN=12.5NS
  3726. +    TSUDCLKMN=15NS    TPCLKQLHMN=0.1NS
  3727. +    TPCLKQLHMX=0.1NS    TPCLKQHLMN=0.1NS
  3728. +    TPCLKQHLMX=0.1NS
  3729. +    )
  3730. .model D_ALS163B_2 ugate (
  3731. +    TPLHMN=3NS    TPHLMN=3NS
  3732. +    TPLHMX=13NS    TPHLMX=13NS
  3733. +    )
  3734. .model D_ALS163B_3 ugate (
  3735. +    TPLHMN=3.9NS    TPHLMN=5.9NS
  3736. +    TPLHMX=14.9NS    TPHLMX=19.9NS
  3737. +    )
  3738. .model D_ALS163B_4 ugate (
  3739. +    TPLHMN=1.9NS    TPHLMN=1.9NS
  3740. +    TPLHMX=6.9NS    TPHLMX=6.9NS
  3741. +    )
  3742. *----------
  3743. * 74AS163  SYNCHRONOUS 4-BIT COUNTERS
  3744. *
  3745. * The ALS/AS Data Book, 1986, TI
  3746. * tvh    08/25/89    Update interface and model names
  3747.  
  3748. .subckt 74AS163  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  3749. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  3750. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3751. X1  CLRB CLRBX  DPWR DGND  AS163SUCLR
  3752. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3753. U1 bufa(3) DPWR DGND
  3754. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  3755. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  3756. U2 anda(3,2) DPWR DGND
  3757. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  3758. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  3759. U3 inva(6) DPWR DGND
  3760. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  3761. +    CLR    LOAD    QAI    QBI    QCI    QDI
  3762. +    D0_GATE IO_AS00 
  3763. U4 anda(2,9) DPWR DGND
  3764. +    LOADB    QAI
  3765. +    A    LOAD
  3766. +    LOADB    QCI
  3767. +    LOAD    C
  3768. +    LOADB    QBI
  3769. +    EN    QAI
  3770. +    B    LOAD
  3771. +    LOADB    QDI
  3772. +    D    LOAD
  3773. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  3774. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  3775. U5 and(4) DPWR DGND
  3776. +    EN QAI QBI QCI   D3 
  3777. +    D0_GATE IO_AS00 
  3778. U6 xora(4) DPWR DGND
  3779. +    A1    EN
  3780. +    C1    C3
  3781. +    B1    B2
  3782. +    D1    D3
  3783. +    A3    C4    B4    D4
  3784. +    D0_GATE IO_AS00 
  3785. U7 ora(2,4) DPWR DGND
  3786. +    A3    A2
  3787. +    B4    B3
  3788. +    C4    C2
  3789. +    D4    D2
  3790. +    AI    BI    CI    DI
  3791. +    D0_GATE IO_AS00 
  3792. UAN anda(2,4) DPWR DGND
  3793. +    CLRBX    AI
  3794. +    CLRBX    BI
  3795. +    CLRBX    CI
  3796. +    CLRBX    DI
  3797. +    AIN    BIN    CIN    DIN
  3798. +    D0_GATE IO_AS00 
  3799. U10 dff(4) DPWR DGND
  3800. +    $D_HI    $D_HI    CLK
  3801. +    AIN    BIN    CIN    DIN
  3802. +    Q0    Q1    Q2    Q3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  3803. +    D_AS163_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3804. ULY bufa(4) DPWR DGND
  3805. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  3806. +    D_AS163_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  3807. UDL buf DPWR DGND
  3808. +    ENTBUF   ENTD 
  3809. +    D_AS163_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  3810. UDE bufa(2) DPWR DGND
  3811. +    CLRB LOADB   CLRD LOADD 
  3812. +    D0_GATE IO_AS00 
  3813. U11 and3(5) DPWR DGND
  3814. +    ENTD QAID QBID QCID QDID   CLRD   RCO 
  3815. +    D_AS163_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3816. UCL buf3 DPWR DGND
  3817. +    $D_LO   CLR   RCO 
  3818. +    D_AS163_5 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3819. U13 bufa(4) DPWR DGND
  3820. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  3821. +    D_AS163_6 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3822. U16 buf3a(4) DPWR DGND
  3823. +    Q0 Q1 Q2 Q3   LOADD   QAID QBID QCID QDID 
  3824. +    D_AS163_7 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  3825. U17 buf3a(4) DPWR DGND
  3826. +    Q0 Q1 Q2 Q3   LOAD   QAID QBID QCID QDID 
  3827. +    D_AS163_8 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  3828. .ends
  3829.  
  3830. .subckt AS163SUCLR  DATA DATAX DPWR DGND
  3831. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3832. UA buf DPWR DGND
  3833. +    DATA   DATAD 
  3834. +    D_AS163_9 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  3835. UB xor DPWR DGND
  3836. +    DATA DATAD   EN 
  3837. +    D0_GATE IO_AS00 
  3838. UC and(2) DPWR DGND
  3839. +    $D_X EN   PX 
  3840. +    D0_GATE IO_AS00 
  3841. UD buf DPWR DGND
  3842. +    DATA   DATAB 
  3843. +    D_AS163_10 IO_AS00 
  3844. UE or(2) DPWR DGND
  3845. +    DATAB PX   DATAX 
  3846. +    D0_GATE IO_AS00 
  3847. .ends
  3848.  
  3849. .model D_AS163_1 ueff (
  3850. +    TWCLKLMN=6.7NS    TWCLKHMN=6.7NS
  3851. +    TWPCLMN=8NS    TSUDCLKMN=8NS
  3852. +    TPCLKQLHMN=0NS    TPCLKQLHMX=0NS
  3853. +    TPCLKQHLMN=0NS    TPCLKQHLMX=0NS
  3854. +    )
  3855. .model D_AS163_2 ugate (
  3856. +    TPLHMN=1NS    TPHLMN=1NS
  3857. +    TPLHMX=4.5NS    TPHLMX=4.5NS
  3858. +    )
  3859. .model D_AS163_3 ugate (
  3860. +    TPLHMN=0.5NS    TPHLMN=0NS
  3861. +    TPLHMX=1NS    TPHLMX=0.5NS
  3862. +    )
  3863. .model D_AS163_4 utgate (
  3864. +    TPLHMN=1NS    TPHLMN=1NS
  3865. +    TPLHMX=8NS    TPHLMX=8NS
  3866. +    TPHZMN=2NS    TPLZMN=2NS
  3867. +    TPHZMX=12.5NS    TPLZMX=12.5NS
  3868. +    )
  3869. .model D_AS163_5 utgate (
  3870. +    TPZLMN=2NS    TPLZMN=1NS
  3871. +    TPZLMX=12.5NS    TPLZMX=8NS
  3872. +    )
  3873. .model D_AS163_6 ugate (
  3874. +    TPLHMN=1NS    TPHLMN=2NS
  3875. +    TPLHMX=7NS    TPHLMX=13NS
  3876. +    )
  3877. .model D_AS163_7 utgate (
  3878. +    TPLHMN=0NS    TPHLMN=0.9NS
  3879. +    TPLHMX=1PS    TPHLMX=4.5NS
  3880. +    )
  3881. .model D_AS163_8 utgate (
  3882. +    TPLHMN=2NS    TPHLMN=0.9NS
  3883. +    TPLHMX=8.5NS    TPHLMX=4.5NS
  3884. +    )
  3885. .model D_AS163_9 ugate (
  3886. +    TPLHMN=1NS    TPHLMN=4NS
  3887. +    )
  3888. .model D_AS163_10 ugate (
  3889. +    TPLHMN=1NS
  3890. +    )
  3891. *----------
  3892. * 74F163  SYNCHRONOUS 4-BIT COUNTERS
  3893. *
  3894. * The Fast Data Book, 1987, Fairchild
  3895. * tvh    08/25/89    Update interface and model names
  3896.  
  3897. .subckt 74F163  CP CEP CET SRBAR PEBAR P0 P1 P2 P3 Q0 Q1 Q2 Q3 TC
  3898. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  3899. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3900. X1  LOADB LOADBX  DPWR DGND  F163SULOAD
  3901. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3902. X2  ENP ENPX  DPWR DGND  F163SUEN
  3903. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3904. X3  ENT ENTX  DPWR DGND  F163SUEN
  3905. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3906. X4  CLRB CLRBX  DPWR DGND  F163SULOAD
  3907. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  3908. U1 bufa(4) DPWR DGND
  3909. +    SRBAR PEBAR CEP CET   CLRB LOADB ENP ENT 
  3910. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  3911. U2 anda(3,2) DPWR DGND
  3912. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  3913. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  3914. U3 inva(6) DPWR DGND
  3915. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  3916. +    CLR    LOAD    QAI    QBI    QCI    QDI
  3917. +    D0_GATE IO_F 
  3918. U4 anda(2,9) DPWR DGND
  3919. +    LOADB    QAI
  3920. +    P0    LOAD
  3921. +    LOADB    QCI
  3922. +    LOAD    P2
  3923. +    LOADB    QBI
  3924. +    EN    QAI
  3925. +    P1    LOAD
  3926. +    LOADB    QDI
  3927. +    P3    LOAD
  3928. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  3929. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  3930. U5 and(4) DPWR DGND
  3931. +    EN QAI QBI QCI   D3 
  3932. +    D0_GATE IO_F 
  3933. U6 xora(4) DPWR DGND
  3934. +    A1    EN
  3935. +    C1    C3
  3936. +    B1    B2
  3937. +    D1    D3
  3938. +    A3    C4    B4    D4
  3939. +    D0_GATE IO_F 
  3940. U7 ora(2,4) DPWR DGND
  3941. +    A3    A2
  3942. +    B4    B3
  3943. +    C4    C2
  3944. +    D4    D2
  3945. +    AI    BI    CI    DI
  3946. +    D0_GATE IO_F 
  3947. UCL anda(2,4) DPWR DGND
  3948. +    CLRBX    AI
  3949. +    CLRBX    BI
  3950. +    CLRBX    CI
  3951. +    CLRBX    DI
  3952. +    AIN    BIN    CIN    DIN
  3953. +    D0_GATE IO_F 
  3954. U10 dff(4) DPWR DGND
  3955. +    $D_HI    $D_HI    CP
  3956. +    AIN    BIN    CIN    DIN
  3957. +    QA    QB    QC    QD    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  3958. +    D_F163_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3959. ULY bufa(4) DPWR DGND
  3960. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  3961. +    D_F163_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  3962. UDE bufa(2) DPWR DGND
  3963. +    CLR LOADB   CLRD LOADD 
  3964. +    D0_GATE IO_F 
  3965. UBU buf DPWR DGND
  3966. +    CLRB   CLEARBAR 
  3967. +    D_F163_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  3968. U11 and(6) DPWR DGND
  3969. +    ENT QAID QBID QCID QDID CLEARBAR   TC 
  3970. +    D_F163_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3971. U13 buf3a(4) DPWR DGND
  3972. +    QA QB QC QD   LOADD   Q0 Q1 Q2 Q3 
  3973. +    D_F163_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3974. U14 buf3a(4) DPWR DGND
  3975. +    QA QB QC QD   LOAD   Q0 Q1 Q2 Q3 
  3976. +    D_F163_6 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  3977. U16 bufa(4) DPWR DGND
  3978. +    QA QB QC QD   QAID QBID QCID QDID 
  3979. +    D_F163_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  3980. .ends
  3981.  
  3982. .subckt F163SULOAD  DATA DATAX DPWR DGND
  3983. +    params: MNTYMXDLY=0 IO_LEVEL=0
  3984. UA buf DPWR DGND
  3985. +    DATA   DATAD 
  3986. +    D_F163_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  3987. UB xor DPWR DGND
  3988. +    DATA DATAD   EN 
  3989. +    D0_GATE IO_F 
  3990. UC and(2) DPWR DGND
  3991. +    $D_X EN   PX 
  3992. +    D0_GATE IO_F 
  3993. UD buf DPWR DGND
  3994. +    DATA   DATAB 
  3995. +    D_F163_10 IO_F 
  3996. UE or(2) DPWR DGND
  3997. +    DATAB PX   DATAX 
  3998. +    D0_GATE IO_F 
  3999. .ends
  4000.  
  4001. .subckt F163SUEN  DATA DATAX DPWR DGND
  4002. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4003. UA buf DPWR DGND
  4004. +    DATA   DATAD 
  4005. +    D_F163_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  4006. UB xor DPWR DGND
  4007. +    DATA DATAD   EN 
  4008. +    D0_GATE IO_F 
  4009. UC and(2) DPWR DGND
  4010. +    $D_X EN   PX 
  4011. +    D0_GATE IO_F 
  4012. UD buf DPWR DGND
  4013. +    DATA   DATAB 
  4014. +    D_F163_12 IO_F 
  4015. UE or(2) DPWR DGND
  4016. +    DATAB PX   DATAX 
  4017. +    D0_GATE IO_F 
  4018. .ends
  4019.  
  4020. .model D_F163_1 ueff (
  4021. +    TWCLKLMN=7.5NS    TWCLKHMN=6NS
  4022. +    TSUDCLKMN=5NS    TPCLKQLHMN=0NS
  4023. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  4024. +    TPCLKQHLMX=0NS
  4025. +    )
  4026. .model D_F163_2 ugate (
  4027. +    TPLHMN=1NS    TPHLMN=1NS
  4028. +    )
  4029. .model D_F163_3 ugate (
  4030. +    TPHLMN=2NS    TPHLMX=3NS
  4031. +    TPHLTY=3.5NS
  4032. +    )
  4033. .model D_F163_4 ugate (
  4034. +    TPLHMN=2.5NS    TPHLMN=2.5NS
  4035. +    TPLHMX=8.5NS    TPHLMX=8.5NS
  4036. +    TPLHTY=4.5NS    TPHLTY=4.5NS
  4037. +    )
  4038. .model D_F163_5 utgate (
  4039. +    TPLHMN=3.5NS    TPHLMN=4.5NS
  4040. +    TPLHMX=8.5NS    TPHLMX=11NS
  4041. +    TPLHTY=5.5NS    TPHLTY=7.5NS
  4042. +    )
  4043. .model D_F163_6 utgate (
  4044. +    TPLHMN=4NS    TPHLMN=4NS
  4045. +    TPLHMX=9.5NS    TPHLMX=9.5NS
  4046. +    TPLHTY=6NS    TPHLTY=6NS
  4047. +    )
  4048. .model D_F163_8 ugate (
  4049. +    TPLHMN=4.5NS    TPHLMN=4NS
  4050. +    TPLHMX=8NS    TPHLMX=6.5NS
  4051. +    TPLHTY=6.5NS    TPHLTY=5.5NS
  4052. +    )
  4053. .model D_F163_9 ugate (
  4054. +    TPLHMN=6NS    TPHLMN=4NS
  4055. +    )
  4056. .model D_F163_10 ugate (
  4057. +    TPLHMN=6NS
  4058. +    )
  4059. .model D_F163_11 ugate (
  4060. +    TPLHMN=7NS    TPHLMN=1NS
  4061. +    )
  4062. .model D_F163_12 ugate (
  4063. +    TPLHMN=7NS
  4064. +    )
  4065. *----------
  4066. * 74F163A  SYNCHRONOUS 4-BIT COUNTERS
  4067. *
  4068. * The F Logic Data Book, 1987, TI
  4069. * tvh    08/25/89    Update interface and model names
  4070.  
  4071. .subckt 74F163A  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  4072. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4073. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4074. X1  CLRB CLRBX  DPWR DGND  F163ASUCLR
  4075. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4076. X2  LOADB LOADBX  DPWR DGND  F163ASUCLR
  4077. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4078. X3  ENP ENPX  DPWR DGND  F163ASUEN
  4079. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4080. X4  ENTBUF ENTX  DPWR DGND  F163ASUEN
  4081. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4082. U1 bufa(3) DPWR DGND
  4083. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  4084. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  4085. U2 anda(3,2) DPWR DGND
  4086. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  4087. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  4088. U3 inva(6) DPWR DGND
  4089. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  4090. +    CLR    LOAD    QAI    QBI    QCI    QDI
  4091. +    D0_GATE IO_F 
  4092. U4 anda(2,9) DPWR DGND
  4093. +    LOADB    QAI
  4094. +    A    LOAD
  4095. +    LOADB    QCI
  4096. +    LOAD    C
  4097. +    LOADB    QBI
  4098. +    EN    QAI
  4099. +    B    LOAD
  4100. +    LOADB    QDI
  4101. +    D    LOAD
  4102. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  4103. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  4104. U5 and(4) DPWR DGND
  4105. +    EN QAI QBI QCI   D3 
  4106. +    D0_GATE IO_F 
  4107. U6 xora(4) DPWR DGND
  4108. +    A1    EN
  4109. +    C1    C3
  4110. +    B1    B2
  4111. +    D1    D3
  4112. +    A3    C4    B4    D4
  4113. +    D0_GATE IO_F 
  4114. U7 ora(2,4) DPWR DGND
  4115. +    A3    A2
  4116. +    B4    B3
  4117. +    C4    C2
  4118. +    D4    D2
  4119. +    AI    BI    CI    DI
  4120. +    D0_GATE IO_F 
  4121. UAN anda(2,4) DPWR DGND
  4122. +    CLRBX    AI
  4123. +    CLRBX    BI
  4124. +    CLRBX    CI
  4125. +    CLRBX    DI
  4126. +    AIN    BIN    CIN    DIN
  4127. +    D0_GATE IO_F 
  4128. U10 dff(4) DPWR DGND
  4129. +    $D_HI    $D_HI    CLK
  4130. +    AIN    BIN    CIN    DIN
  4131. +    Q0    Q1    Q2    Q3    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  4132. +    D_F163A_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4133. ULY bufa(4) DPWR DGND
  4134. +    Q0BAR Q1BAR Q2BAR Q3BAR   QABAR QBBAR QCBAR QDBAR 
  4135. +    D_F163A_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  4136. UDE bufa(2) DPWR DGND
  4137. +    CLR LOADB   CLRD LOADD 
  4138. +    D0_GATE IO_F 
  4139. U11 and(5) DPWR DGND
  4140. +    ENTBUF QAID QBID QCID QDID   RCO 
  4141. +    D_F163A_3 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4142. U13 buf3a(4) DPWR DGND
  4143. +    Q0 Q1 Q2 Q3   LOADD   QA QB QC QD 
  4144. +    D_F163A_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4145. U14 buf3a(4) DPWR DGND
  4146. +    Q0 Q1 Q2 Q3   LOAD   QA QB QC QD 
  4147. +    D_F163A_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4148. U16 bufa(4) DPWR DGND
  4149. +    Q0 Q1 Q2 Q3   QAID QBID QCID QDID 
  4150. +    D_F163A_6 IO_F MNTYMXDLY={MNTYMXDLY} 
  4151. .ends
  4152.  
  4153. .subckt F163ASUCLR  DATA DATAX DPWR DGND
  4154. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4155. UA buf DPWR DGND
  4156. +    DATA   DATAD 
  4157. +    D_F163A_7 IO_F MNTYMXDLY={MNTYMXDLY} 
  4158. UB xor DPWR DGND
  4159. +    DATA DATAD   EN 
  4160. +    D0_GATE IO_F 
  4161. UC and(2) DPWR DGND
  4162. +    $D_X EN   PX 
  4163. +    D0_GATE IO_F 
  4164. UD buf DPWR DGND
  4165. +    DATA   DATAB 
  4166. +    D_F163A_8 IO_F 
  4167. UE or(2) DPWR DGND
  4168. +    DATAB PX   DATAX 
  4169. +    D0_GATE IO_F 
  4170. .ends
  4171.  
  4172. .subckt F163ASUEN  DATA DATAX DPWR DGND
  4173. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4174. UA buf DPWR DGND
  4175. +    DATA   DATAD 
  4176. +    D_F163A_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  4177. UB xor DPWR DGND
  4178. +    DATA DATAD   EN 
  4179. +    D0_GATE IO_F 
  4180. UC and(2) DPWR DGND
  4181. +    $D_X EN   PX 
  4182. +    D0_GATE IO_F 
  4183. UE or(2) DPWR DGND
  4184. +    DATAD PX   DATAX 
  4185. +    D0_GATE IO_F 
  4186. .ends
  4187.  
  4188. .model D_F163A_1 ueff (
  4189. +    TWCLKLMN=7NS    TWCLKHMN=7NS
  4190. +    TWPCLMN=5NS    TSUDCLKMN=5NS
  4191. +    TSUPCCLKHMN=6NS    TPPCQHLMN=0NS
  4192. +    TPPCQHLMX=0NS    TPCLKQLHMN=0NS
  4193. +    TPCLKQLHMX=0NS    TPCLKQHLMN=0NS
  4194. +    TPCLKQHLMX=0NS
  4195. +    )
  4196. .model D_F163A_2 ugate (
  4197. +    TPLHMN=1NS    TPHLMN=1NS
  4198. +    )
  4199. .model D_F163A_3 ugate (
  4200. +    TPLHMN=1.7NS    TPHLMN=1.7NS
  4201. +    TPLHMX=8.5NS    TPHLMX=8.5NS
  4202. +    TPLHTY=4.1NS    TPHLTY=4.1NS
  4203. +    )
  4204. .model D_F163A_4 utgate (
  4205. +    TPLHMN=2.7NS    TPHLMN=2.7NS
  4206. +    TPLHMX=8.5NS    TPHLMX=11NS
  4207. +    TPLHTY=5.1NS    TPHLTY=7.1NS
  4208. +    )
  4209. .model D_F163A_5 utgate (
  4210. +    TPLHMN=3.2NS    TPHLMN=3.2NS
  4211. +    TPLHMX=9.5NS    TPHLMX=9.5NS
  4212. +    TPLHTY=5.6NS    TPHLTY=5.6NS
  4213. +    )
  4214. .model D_F163A_6 ugate (
  4215. +    TPLHMN=2.5NS    TPHLMN=2.5NS
  4216. +    TPLHMX=6.5NS    TPHLMX=6.5NS
  4217. +    TPLHTY=5.5NS    TPHLTY=5.5NS
  4218. +    )
  4219. .model D_F163A_7 ugate (
  4220. +    TPLHMN=6.5NS    TPHLMN=4NS
  4221. +    )
  4222. .model D_F163A_8 ugate (
  4223. +    TPLHMN=6.5NS
  4224. +    )
  4225. .model D_F163A_9 ugate (
  4226. +    TPLHMN=6.5NS
  4227. +    )
  4228. *----------
  4229. * 74HC163  SYNCHRONOUS 4-BIT COUNTERS
  4230. *
  4231. * The High-speed CMOS Logic Data Book, 1988, TI
  4232. * tvh    08/29/89    Update interface and model names
  4233.  
  4234. .subckt 74HC163  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  4235. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4236. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4237. X1  ABUF BBUF CBUF DBUF AX BX CX DX  DPWR DGND  HC163SUDATA
  4238. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4239. X2  ENP ENTBUF ENPX ENTX  DPWR DGND  HC163SUEN
  4240. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4241. X3  CLRB CLRBX  DPWR DGND  HC163SUCLR
  4242. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4243. U1 bufa(7) DPWR DGND
  4244. +    CLRBAR    LOADBAR    ENT    A    B    C    D
  4245. +    CLRB    LOADB    ENTBUF    ABUF    BBUF    CBUF    DBUF
  4246. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  4247. U2 anda(3,2) DPWR DGND
  4248. +    ENPX ENTX LOADB EN QAI QBI   EN C3 
  4249. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  4250. U3 inva(6) DPWR DGND
  4251. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  4252. +    CLR    LOAD    QAI    QBI    QCI    QDI
  4253. +    D0_GATE IO_HC 
  4254. U4 anda(2,9) DPWR DGND
  4255. +    LOADB    QAI
  4256. +    AX    LOAD
  4257. +    LOADB    QCI
  4258. +    LOAD    CX
  4259. +    LOADB    QBI
  4260. +    EN    QAI
  4261. +    BX    LOAD
  4262. +    LOADB    QDI
  4263. +    DX    LOAD
  4264. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  4265. +    D0_GATE IO_HC 
  4266. U5 and(4) DPWR DGND
  4267. +    EN QAI QBI QCI   D3 
  4268. +    D0_GATE IO_HC 
  4269. U6 xora(4) DPWR DGND
  4270. +    A1    EN
  4271. +    C1    C3
  4272. +    B1    B2
  4273. +    D1    D3
  4274. +    A3    C4    B4    D4
  4275. +    D0_GATE IO_HC 
  4276. U7 ora(2,4) DPWR DGND
  4277. +    A3    A2
  4278. +    B4    B3
  4279. +    C4    C2
  4280. +    D4    D2
  4281. +    AI    BI    CI    DI
  4282. +    D0_GATE IO_HC 
  4283. UCL anda(2,4) DPWR DGND
  4284. +    CLRBX    AI
  4285. +    CLRBX    BI
  4286. +    CLRBX    CI
  4287. +    CLRBX    DI
  4288. +    AIN    BIN    CIN    DIN
  4289. +    D0_GATE IO_HC 
  4290. U10 dff(4) DPWR DGND
  4291. +    $D_HI    $D_HI    CLK
  4292. +    AIN    BIN    CIN    DIN
  4293. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  4294. +    D_HC163_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4295. U11 and(5) DPWR DGND
  4296. +    ENTBUF QAID QBID QCID QDID   RCO 
  4297. +    D_HC163_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4298. U14 bufa(4) DPWR DGND
  4299. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  4300. +    D_HC163_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4301. U16 bufa(4) DPWR DGND
  4302. +    QAI QBI QCI QDI   QAID QBID QCID QDID 
  4303. +    D_HC163_5 IO_HC MNTYMXDLY={MNTYMXDLY} 
  4304. .ends
  4305.  
  4306. .subckt HC163SUDATA  A B C D AX BX CX DX DPWR DGND
  4307. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4308. UA bufa(4) DPWR DGND
  4309. +    A B C D   AD BD CD DD 
  4310. +    D_HC163_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  4311. UB xora(4) DPWR DGND
  4312. +    A    AD
  4313. +    B    BD
  4314. +    C    CD
  4315. +    D    DD
  4316. +    AEN    BEN    CEN    DEN
  4317. +    D0_GATE IO_HC 
  4318. UC anda(2,4) DPWR DGND
  4319. +    $D_X    AEN
  4320. +    $D_X    BEN
  4321. +    $D_X    CEN
  4322. +    $D_X    DEN
  4323. +    PA    PB    PC    PD
  4324. +    D0_GATE IO_HC 
  4325. UD bufa(4) DPWR DGND
  4326. +    A B C D   AB BB CB DB 
  4327. +    D_HC163_7 IO_HC MNTYMXDLY={MNTYMXDLY} 
  4328. UE ora(2,4) DPWR DGND
  4329. +    AB    PA
  4330. +    BB    PB
  4331. +    CB    PC
  4332. +    DB    PD
  4333. +    AX    BX    CX    DX
  4334. +    D0_GATE IO_HC 
  4335. .ends
  4336.  
  4337. .subckt HC163SUEN  ENP ENT ENPX ENTX DPWR DGND
  4338. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4339. UA bufa(2) DPWR DGND
  4340. +    ENP ENT   ENPD ENTD 
  4341. +    D_HC163_8 IO_HC MNTYMXDLY={MNTYMXDLY} 
  4342. UB xora(2) DPWR DGND
  4343. +    ENP ENPD ENT ENTD   PEN TEN 
  4344. +    D0_GATE IO_HC 
  4345. UC anda(2,2) DPWR DGND
  4346. +    $D_X PEN $D_X TEN   PX TX 
  4347. +    D0_GATE IO_HC 
  4348. UD bufa(2) DPWR DGND
  4349. +    ENP ENT   ENPB ENTB 
  4350. +    D_HC163_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  4351. UE ora(2,2) DPWR DGND
  4352. +    ENPB PX ENTB TX   ENPX ENTX 
  4353. +    D0_GATE IO_HC 
  4354. .ends
  4355.  
  4356. .subckt HC163SUCLR  DATA DATAX DPWR DGND
  4357. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4358. UA buf DPWR DGND
  4359. +    DATA   DATAD 
  4360. +    D_HC163_10 IO_HC MNTYMXDLY={MNTYMXDLY} 
  4361. UB xor DPWR DGND
  4362. +    DATA DATAD   EN 
  4363. +    D0_GATE IO_HC 
  4364. UC and(2) DPWR DGND
  4365. +    $D_X EN   PX 
  4366. +    D0_GATE IO_HC 
  4367. UD buf DPWR DGND
  4368. +    DATA   DATAB 
  4369. +    D_HC163_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  4370. UE or(2) DPWR DGND
  4371. +    DATAB PX   DATAX 
  4372. +    D0_GATE IO_HC 
  4373. .ends
  4374.  
  4375. .model D_HC163_1 ueff (
  4376. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  4377. +    TSUDCLKMN=34NS    THDCLKMN=0NS
  4378. +    TPCLKQLHTY=3NS    TPCLKQLHMX=1NS
  4379. +    TPCLKQHLTY=3NS    TPCLKQHLMX=1NS
  4380. +    )
  4381. .model D_HC163_2 ugate (
  4382. +    TPLHTY=17NS    TPHLTY=17NS
  4383. +    TPLHMX=49NS    TPHLMX=49NS
  4384. +    )
  4385. .model D_HC163_3 ugate (
  4386. +    TPLHTY=22NS    TPHLTY=22NS
  4387. +    TPLHMX=50NS    TPHLMX=50NS
  4388. +    )
  4389. .model D_HC163_5 ugate (
  4390. +    TPLHTY=4NS    TPHLTY=4NS
  4391. +    TPLHMX=4NS    TPHLMX=4NS
  4392. +    )
  4393. .model D_HC163_6 ugate (
  4394. +    TPLHMN=4NS    TPHLMN=4NS
  4395. +    )
  4396. .model D_HC163_7 ugate (
  4397. +    TPLHMN=4NS
  4398. +    )
  4399. .model D_HC163_8 ugate (
  4400. +    TPLHMN=9NS    TPHLMN=9NS
  4401. +    )
  4402. .model D_HC163_9 ugate (
  4403. +    TPLHMN=9NS
  4404. +    )
  4405. .model D_HC163_10 ugate (
  4406. +    TPLHMN=6NS    TPHLMN=6NS
  4407. +    )
  4408. .model D_HC163_11 ugate (
  4409. +    TPLHMN=6NS
  4410. +    )
  4411. *----------
  4412. * 74LS163A  SYNCHRONOUS 4-BIT COUNTERS
  4413. *
  4414. * The TTL Data Book, Vol 2, 1985, TI
  4415. * tvh    08/25/89    Update interface and model names
  4416.  
  4417. .subckt 74LS163A  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  4418. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4419. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4420. X1  CLRB CLRBX  DPWR DGND  LS163ASUCLR
  4421. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4422. U1 bufa(3) DPWR DGND
  4423. +    CLRBAR LOADBAR ENT   CLRB LOADB ENTBUF 
  4424. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  4425. U2 anda(3,2) DPWR DGND
  4426. +    ENP ENTBUF LOADB EN QAI QBI   EN C3 
  4427. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  4428. U3 inva(6) DPWR DGND
  4429. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  4430. +    CLR    LOAD    QAI    QBI    QCI    QDI
  4431. +    D0_GATE IO_LS 
  4432. U4 anda(2,9) DPWR DGND
  4433. +    LOADB    QAI
  4434. +    A    LOAD
  4435. +    LOADB    QCI
  4436. +    LOAD    C
  4437. +    LOADB    QBI
  4438. +    EN    QAI
  4439. +    B    LOAD
  4440. +    LOADB    QDI
  4441. +    D    LOAD
  4442. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  4443. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  4444. U5 and(4) DPWR DGND
  4445. +    EN QAI QBI QCI   D3 
  4446. +    D0_GATE IO_LS 
  4447. U6 xora(4) DPWR DGND
  4448. +    A1    EN
  4449. +    C1    C3
  4450. +    B1    B2
  4451. +    D1    D3
  4452. +    A3    C4    B4    D4
  4453. +    D0_GATE IO_LS 
  4454. U7 ora(2,4) DPWR DGND
  4455. +    A3    A2
  4456. +    B4    B3
  4457. +    C4    C2
  4458. +    D4    D2
  4459. +    AI    BI    CI    DI
  4460. +    D0_GATE IO_LS 
  4461. UCLR anda(2,4) DPWR DGND
  4462. +    CLRBX    AI
  4463. +    CLRBX    BI
  4464. +    CLRBX    CI
  4465. +    CLRBX    DI
  4466. +    AIN    BIN    CIN    DIN
  4467. +    D0_GATE IO_LS 
  4468. U10 dff(4) DPWR DGND
  4469. +    $D_HI    $D_HI    CLK
  4470. +    AIN    BIN    CIN    DIN
  4471. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  4472. +    D_LS163A_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4473. U11 and(5) DPWR DGND
  4474. +    ENTBUF QAID QBID QCID QDID   RCO 
  4475. +    D_LS163A_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4476. U14 bufa(4) DPWR DGND
  4477. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  4478. +    D_LS163A_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4479. U16 bufa(4) DPWR DGND
  4480. +    QAI QBI QCI QDI   QAID QBID QCID QDID 
  4481. +    D_LS163A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  4482. .ends
  4483.  
  4484. .subckt LS163ASUCLR  DATA DATAX DPWR DGND
  4485. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4486. UA buf DPWR DGND
  4487. +    DATA   DATAD 
  4488. +    D_LS163A_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  4489. UB xor DPWR DGND
  4490. +    DATA DATAD   EN 
  4491. +    D0_GATE IO_LS 
  4492. UC and(2) DPWR DGND
  4493. +    $D_X EN   PX 
  4494. +    D0_GATE IO_LS 
  4495. UD or(2) DPWR DGND
  4496. +    DATAD PX   DATAX 
  4497. +    D0_GATE IO_LS 
  4498. .ends
  4499.  
  4500. .model D_LS163A_1 ueff (
  4501. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  4502. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  4503. +    TSUPCCLKHMN=25NS    THDCLKMN=3NS
  4504. +    TPPCQHLTY=3NS    TPPCQHLMX=3NS
  4505. +    TPCLKQLHTY=3NS    TPCLKQLHMX=3NS
  4506. +    TPCLKQHLTY=3NS    TPCLKQHLMX=3NS
  4507. +    )
  4508. .model D_LS163A_2 ugate (
  4509. +    TPLHTY=9NS    TPHLTY=9NS
  4510. +    TPLHMX=14NS    TPHLMX=14NS
  4511. +    )
  4512. .model D_LS163A_3 ugate (
  4513. +    TPLHTY=10NS    TPHLTY=15NS
  4514. +    TPLHMX=21NS    TPHLMX=24NS
  4515. +    )
  4516. .model D_LS163A_4 ugate (
  4517. +    TPLHTY=8NS    TPHLTY=6NS
  4518. +    TPLHMX=18NS    TPHLMX=18NS
  4519. +    )
  4520. .model D_LS163A_5 ugate (
  4521. +    TPLHMN=5NS
  4522. +    )
  4523. *----------
  4524. * 74S163  SYNCHRONOUS 4-BIT COUNTERS
  4525. *
  4526. * The TTL Data Book, Vol 2, 1985, TI
  4527. * tvh    08/25/89    Update interface and model names
  4528.  
  4529. .subckt 74S163  CLK ENP ENT CLRBAR LOADBAR A B C D QA QB QC QD RCO
  4530. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4531. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4532. X1  ENPBUF ENPX  DPWR DGND  S163SUEN
  4533. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4534. X2  ENTBUF ENTX  DPWR DGND  S163SUEN
  4535. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4536. X3  LOADB LOADBX  DPWR DGND  S163SULOAD
  4537. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4538. X4  CLRB CLRBX  DPWR DGND  S163SULOAD
  4539. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  4540. U1 bufa(4) DPWR DGND
  4541. +    CLRBAR LOADBAR ENP ENT   CLRB LOADB ENPBUF ENTBUF 
  4542. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  4543. U2 anda(3,2) DPWR DGND
  4544. +    ENPX ENTX LOADBX EN QAI QBI   EN C3 
  4545. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  4546. U3 inva(6) DPWR DGND
  4547. +    CLRB    LOADB    QABAR    QBBAR    QCBAR    QDBAR
  4548. +    CLR    LOAD    QAI    QBI    QCI    QDI
  4549. +    D0_GATE IO_S 
  4550. U4 anda(2,9) DPWR DGND
  4551. +    LOADB    QAI
  4552. +    A    LOAD
  4553. +    LOADB    QCI
  4554. +    LOAD    C
  4555. +    LOADB    QBI
  4556. +    EN    QAI
  4557. +    B    LOAD
  4558. +    LOADB    QDI
  4559. +    D    LOAD
  4560. +    A1    A2    C1    C2    B1    B2    B3    D1    D2
  4561. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  4562. U5 and(4) DPWR DGND
  4563. +    EN QAI QBI QCI   D3 
  4564. +    D0_GATE IO_S 
  4565. U6 xora(4) DPWR DGND
  4566. +    A1    EN
  4567. +    C1    C3
  4568. +    B1    B2
  4569. +    D1    D3
  4570. +    A3    C4    B4    D4
  4571. +    D0_GATE IO_S 
  4572. U7 ora(2,4) DPWR DGND
  4573. +    A3    A2
  4574. +    B4    B3
  4575. +    C4    C2
  4576. +    D4    D2
  4577. +    AI    BI    CI    DI
  4578. +    D0_GATE IO_S 
  4579. UCLR anda(2,4) DPWR DGND
  4580. +    CLRBX    AI
  4581. +    CLRBX    BI
  4582. +    CLRBX    CI
  4583. +    CLRBX    DI
  4584. +    AIN    BIN    CIN    DIN
  4585. +    D0_GATE IO_S 
  4586. U10 dff(4) DPWR DGND
  4587. +    $D_HI    $D_HI    CLK
  4588. +    AIN    BIN    CIN    DIN
  4589. +    Q0    Q1    Q2    Q3    QABAR    QBBAR    QCBAR    QDBAR
  4590. +    D_S163_1 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4591. U11 and(5) DPWR DGND
  4592. +    ENTBUF QAID QBID QCID QDID   RCO 
  4593. +    D_S163_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4594. U14 bufa(4) DPWR DGND
  4595. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  4596. +    D_S163_3 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4597. U16 bufa(4) DPWR DGND
  4598. +    QAI QBI QCI QDI   QAID QBID QCID QDID 
  4599. +    D_S163_4 IO_S MNTYMXDLY={MNTYMXDLY} 
  4600. .ends
  4601.  
  4602. .subckt S163SUEN  DATA DATAX DPWR DGND
  4603. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4604. UA buf DPWR DGND
  4605. +    DATA   DATAD 
  4606. +    D_S163_5 IO_S MNTYMXDLY={MNTYMXDLY} 
  4607. UB xor DPWR DGND
  4608. +    DATA DATAD   EN 
  4609. +    D0_GATE IO_S 
  4610. UC and(2) DPWR DGND
  4611. +    $D_X EN   PX 
  4612. +    D0_GATE IO_S 
  4613. UD or(2) DPWR DGND
  4614. +    PX DATAD   DATAX 
  4615. +    D0_GATE IO_S 
  4616. .ends
  4617.  
  4618. .subckt S163SULOAD  DATA DATAX DPWR DGND
  4619. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4620. UA buf DPWR DGND
  4621. +    DATA   DATAD 
  4622. +    D_S163_6 IO_S MNTYMXDLY={MNTYMXDLY} 
  4623. UB xor DPWR DGND
  4624. +    DATA DATAD   EN 
  4625. +    D0_GATE IO_S 
  4626. UC and(2) DPWR DGND
  4627. +    $D_X EN   PX 
  4628. +    D0_GATE IO_S 
  4629. UD buf DPWR DGND
  4630. +    DATA   DATAB 
  4631. +    D_S163_7 IO_S MNTYMXDLY={MNTYMXDLY} 
  4632. UE or(2) DPWR DGND
  4633. +    PX DATAB   DATAX 
  4634. +    D0_GATE IO_S 
  4635. .ends
  4636.  
  4637. .model D_S163_1 ueff (
  4638. +    TWCLKLMN=10NS    TWCLKHMN=10NS
  4639. +    TSUDCLKMN=4NS    THDCLKMN=3NS
  4640. +    TPCLKQLHTY=3NS    TPCLKQLHMX=3NS
  4641. +    TPCLKQHLTY=3NS    TPCLKQHLMX=3NS
  4642. +    )
  4643. .model D_S163_2 ugate (
  4644. +    TPLHTY=10NS    TPHLTY=10NS
  4645. +    TPLHMX=15NS    TPHLMX=15NS
  4646. +    )
  4647. .model D_S163_3 ugate (
  4648. +    TPLHTY=5NS    TPHLTY=7NS
  4649. +    TPLHMX=12NS    TPHLMX=12NS
  4650. +    )
  4651. .model D_S163_4 ugate (
  4652. +    TPLHTY=1NS    TPHLTY=4NS
  4653. +    TPLHMX=7NS    TPHLMX=7NS
  4654. +    )
  4655. .model D_S163_5 ugate (
  4656. +    TPLHMN=8NS
  4657. +    )
  4658. .model D_S163_6 ugate (
  4659. +    TPHLMN=10NS    TPLHMN=8NS
  4660. +    )
  4661. .model D_S163_7 ugate (
  4662. +    TPLHMN=8NS
  4663. +    )
  4664. *--------------------------------------------------------------------------
  4665. * 74164  8-BIT PARALLEL-OUT SERIAL SHIFT REGISTERS
  4666. *
  4667. * The TTL Data Book, Vol 2, 1985, TI
  4668. * tvh    08/04/89    Update interface and model names
  4669.  
  4670. .subckt 74164  CLRBAR CLK A B QA QB QC QD QE QF QG QH
  4671. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4672. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4673. U1 and(2) DPWR DGND
  4674. +    A B   IN 
  4675. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  4676. U2 dff(8) DPWR DGND
  4677. +    $D_HI    CLRBAR    CLK
  4678. +    IN    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF
  4679. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF    QH_BUF
  4680. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  4681. +    D_164_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4682. U3 bufa(8) DPWR DGND
  4683. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF    QH_BUF
  4684. +    QA    QB    QC    QD    QE    QF    QG    QH
  4685. +    D_164_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4686. .ends
  4687.  
  4688. .model D_164_1 ueff (
  4689. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  4690. +    TWPCLMN=20NS    TSUDCLKMN=15NS
  4691. +    TSUPCCLKHMN=15NS    THDCLKMN=5NS
  4692. +    TPPCQHLTY=18NS    TPPCQHLMX=30NS
  4693. +    TPCLKQLHTY=11NS    TPCLKQLHMX=21NS
  4694. +    TPCLKQHLTY=15NS    TPCLKQHLMX=26NS
  4695. +    )
  4696. .model D_164_2 ugate (
  4697. +    TPLHTY=6NS    TPLHMX=6NS
  4698. +    TPHLTY=6NS    TPHLMX=6NS
  4699. +    )
  4700. *---------
  4701. * 74AC164  8-BIT PARALLEL-OUT/ SERIAL-IN SHIFT REGISTERS
  4702. *
  4703. * Hitachi America , 1988 
  4704. * cv    07/16/90    
  4705.  
  4706. .subckt 74AC164  MRBAR CP A B Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  4707. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4708. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4709. U1 and(2) DPWR DGND
  4710. +    A B   IN 
  4711. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  4712. U2 dff(8) DPWR DGND
  4713. +    $D_HI    MRBAR    CP
  4714. +    IN    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF
  4715. +    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF    Q7_BUF
  4716. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  4717. +    D_AC164_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4718. U3 bufa(8) DPWR DGND
  4719. +    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF    Q7_BUF
  4720. +    Q0    Q1    Q2    Q3    Q4    Q5    Q6    Q7
  4721. +    D_AC164_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4722. .ends
  4723.  
  4724. .model D_AC164_1 ueff (
  4725. +    TWCLKLMN=5NS    TWCLKHMN=5NS
  4726. +    TWPCLMN=5NS    TSUDCLKMN=4.5NS
  4727. +    TSUPCCLKHMN=0NS    THDCLKMN=0NS
  4728. +    TPPCQHLMN=0NS    TPPCQHLTY=5.5NS
  4729. +    TPPCQHLMX=9.5NS    TPCLKQLHMN=0NS
  4730. +    TPCLKQLHTY=4.5NS    TPCLKQLHMX=6.5NS
  4731. +    TPCLKQHLMN=0NS    TPCLKQHLTY=4.5NS
  4732. +    TPCLKQHLMX=6.5NS
  4733. +    )
  4734. .model D_AC164_2 ugate (
  4735. +    TPLHMN=1NS    TPLHTY=2NS
  4736. +    TPLHMX=4NS    TPHLMN=1NS
  4737. +    TPHLTY=2NS    TPHLMX=4NS
  4738. +    )
  4739. *---------
  4740. * 74ACT164  8-BIT PARALLEL-OUT/ SERIAL-IN SHIFT REGISTERS
  4741. *
  4742. *  Hitachi America , 1988
  4743. * cv    07/16/90    
  4744.  
  4745. .subckt 74ACT164  MRBAR CP A B Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  4746. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4747. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4748. U1 and(2) DPWR DGND
  4749. +    A B   IN 
  4750. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  4751. U2 dff(8) DPWR DGND
  4752. +    $D_HI    MRBAR    CP
  4753. +    IN    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF
  4754. +    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF    Q7_BUF
  4755. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  4756. +    D_ACT164_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4757. U3 bufa(8) DPWR DGND
  4758. +    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF    Q7_BUF
  4759. +    Q0    Q1    Q2    Q3    Q4    Q5    Q6    Q7
  4760. +    D_ACT164_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4761. .ends
  4762.  
  4763. .model D_ACT164_1 ueff (
  4764. +    TWCLKLMN=8NS    TWCLKHMN=8NS
  4765. +    TWPCLMN=8NS    TSUDCLKMN=9.5NS
  4766. +    TSUPCCLKHMN=2NS    THDCLKMN=0NS
  4767. +    TPPCQHLMN=0NS    TPPCQHLTY=7.5NS
  4768. +    TPPCQHLMX=10.5NS    TPCLKQLHMN=0NS
  4769. +    TPCLKQLHTY=7NS    TPCLKQLHMX=8.5NS
  4770. +    TPCLKQHLMN=0NS    TPCLKQHLTY=7NS
  4771. +    TPCLKQHLMX=8.5NS
  4772. +    )
  4773. .model D_ACT164_2 ugate (
  4774. +    TPLHMN=1NS    TPLHTY=2NS
  4775. +    TPLHMX=4NS    TPHLMN=1NS
  4776. +    TPHLTY=2NS    TPHLMX=4NS
  4777. +    )
  4778. *----------
  4779. * 74ALS164  8-BIT PARALLEL-OUT SERIAL SHIFT REGISTERS
  4780. *
  4781. * The ALS/AS Logic Data Book, 1986, TI
  4782. * tvh    08/04/89    Update interface and model names
  4783.  
  4784. .subckt 74ALS164  CLRBAR CLK A B QA QB QC QD QE QF QG QH
  4785. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4786. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4787. U1 and(2) DPWR DGND
  4788. +    A B   IN 
  4789. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  4790. U2 dff(8) DPWR DGND
  4791. +    $D_HI    CLRBAR    CLK
  4792. +    IN    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF
  4793. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF    QH_BUF
  4794. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  4795. +    D_ALS164_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4796. U3 bufa(8) DPWR DGND
  4797. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF    QH_BUF
  4798. +    QA    QB    QC    QD    QE    QF    QG    QH
  4799. +    D_ALS164_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4800. .ends
  4801.  
  4802. .model D_ALS164_1 ueff (
  4803. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  4804. +    TWPCLMN=20NS    TSUDCLKMN=15NS
  4805. +    TSUPCCLKHMN=15NS    THDCLKMN=5NS
  4806. +    TPPCQHLTY=6NS    TPCLKQLHTY=4NS
  4807. +    TPCLKQHLTY=5NS
  4808. +    )
  4809. .model D_ALS164_2 ugate (
  4810. +    TPLHTY=6NS    TPHLTY=6NS
  4811. +    )
  4812. *----------
  4813. * 74F164  8-BIT PARALLEL-OUT SERIAL SHIFT REGISTERS
  4814. *
  4815. * The FAST Data Book, Fairchild, 1982
  4816. * tvh    08/04/89    Update interface and model names
  4817.  
  4818. .subckt 74F164  MRBAR CP A B Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  4819. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4820. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4821. U1 and(2) DPWR DGND
  4822. +    A B   IN 
  4823. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  4824. U2 dff(8) DPWR DGND
  4825. +    $D_HI    MRBAR    CP
  4826. +    IN    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF
  4827. +    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF    Q7_BUF
  4828. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  4829. +    D_F164_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4830. U3 bufa(8) DPWR DGND
  4831. +    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF    Q7_BUF
  4832. +    Q0    Q1    Q2    Q3    Q4    Q5    Q6    Q7
  4833. +    D_F164_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4834. .ends
  4835.  
  4836. .model D_F164_1 ueff (
  4837. +    TWCLKLMN=7NS    TWCLKHMN=4NS
  4838. +    TWPCLMN=7NS    TSUDCLKMN=7NS
  4839. +    TSUPCCLKHMN=7NS    THDCLKMN=1NS
  4840. +    TPPCQHLMN=4.5NS    TPPCQHLMX=10NS
  4841. +    TPCLKQLHMN=0.5NS    TPCLKQLHMX=5NS
  4842. +    TPCLKQHLMN=1NS    TPCLKQHLMX=7NS
  4843. +    )
  4844. .model D_F164_2 ugate (
  4845. +    TPLHMN=4NS    TPLHMX=4NS
  4846. +    TPHLMN=4NS    TPHLMX=4NS
  4847. +    )
  4848. *----------
  4849. * 74HC164  8-BIT PARALLEL-OUT SERIAL SHIFT REGISTERS
  4850. *
  4851. * The High-speed CMOS Logic Data Book, 1988, TI
  4852. * tvh    08/04/89    Update interface and model names
  4853.  
  4854. .subckt 74HC164  CLRBAR CLK A B QA QB QC QD QE QF QG QH
  4855. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4856. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4857. U1 and(2) DPWR DGND
  4858. +    A B   IN 
  4859. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  4860. U2 dff(8) DPWR DGND
  4861. +    $D_HI    CLRBAR    CLK
  4862. +    IN    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF
  4863. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF    QH_BUF
  4864. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  4865. +    D_HC164_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4866. U3 bufa(8) DPWR DGND
  4867. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF    QH_BUF
  4868. +    QA    QB    QC    QD    QE    QF    QG    QH
  4869. +    D_HC164_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4870. .ends
  4871.  
  4872. .model D_HC164_1 ueff (
  4873. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  4874. +    TWPCLMN=25NS    TSUDCLKMN=25NS
  4875. +    TSUPCCLKHMN=25NS    THDCLKMN=5NS
  4876. +    TPPCQHLTY=22NS    TPPCQHLMX=45NS
  4877. +    TPCLKQLHTY=17NS    TPCLKQLHMX=38NS
  4878. +    TPCLKQHLTY=17NS    TPCLKQHLMX=38NS
  4879. +    )
  4880. .model D_HC164_2 ugate (
  4881. +    TPLHTY=6NS    TPLHMX=6NS
  4882. +    TPHLTY=6NS    TPHLMX=6NS
  4883. +    )
  4884. *---------
  4885. * 74HCT164  8-BIT PARALLEL-OUT/ SERIAL-IN SHIFT REGISTERS
  4886. *
  4887. * (c) Philips Components,1988 
  4888. * cv    09/07/90    
  4889.  
  4890. .subckt 74HCT164  MRBAR CP DSA DSB Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  4891. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4892. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4893. U1 and(2) DPWR DGND
  4894. +    DSA DSB   D0 
  4895. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  4896. U2 dff(8) DPWR DGND
  4897. +    $D_HI    MRBAR    CP
  4898. +    D0    D1    D2    D3    D4    D5    D6    D7
  4899. +    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF    Q7_BUF
  4900. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  4901. +    D_HCT164_1 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4902. U3 bufa(7) DPWR DGND
  4903. +    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF
  4904. +    D1    D2    D3    D4    D5    D6    D7
  4905. +    D_HCT164_2 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  4906. U4 bufa(8) DPWR DGND
  4907. +    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF    Q4_BUF    Q5_BUF    Q6_BUF    Q7_BUF
  4908. +    Q0    Q1    Q2    Q3    Q4    Q5    Q6    Q7
  4909. +    D_HCT164_3 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4910. .ends
  4911.  
  4912. .model D_HCT164_1 ueff (
  4913. +    TWCLKLMN=23NS    TWCLKHMN=23NS
  4914. +    TWPCLMN=23NS    TSUDCLKMN=15NS
  4915. +    TSUPCCLKHMN=20NS    THDCLKMN=4NS
  4916. +    TPPCQHLTY=10NS    TPPCQHLMX=39NS
  4917. +    TPCLKQLHTY=8NS    TPCLKQLHMX=36NS
  4918. +    TPCLKQHLTY=8NS    TPCLKQHLMX=36NS
  4919. +    )
  4920. .model D_HCT164_2 ugate (
  4921. +    TPLHTY=1PS    TPLHMX=1PS
  4922. +    TPHLTY=1PS    TPHLMX=1PS
  4923. +    )
  4924. .model D_HCT164_3 ugate (
  4925. +    TPLHTY=9NS    TPLHMX=9NS
  4926. +    TPHLTY=9NS    TPHLMX=9NS
  4927. +    )
  4928. *----------
  4929. * 74LS164  8-BIT PARALLEL-OUT SERIAL SHIFT REGISTERS
  4930. *
  4931. * The TTL Data Book, Vol 2, 1985, TI
  4932. * tvh    08/04/89    Update interface and model names
  4933.  
  4934. .subckt 74LS164  CLRBAR CLK A B QA QB QC QD QE QF QG QH
  4935. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4936. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4937. U1 and(2) DPWR DGND
  4938. +    A B   IN 
  4939. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  4940. U2 dff(8) DPWR DGND
  4941. +    $D_HI    CLRBAR    CLK
  4942. +    IN    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF
  4943. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF    QH_BUF
  4944. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  4945. +    D_LS164_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4946. U3 bufa(8) DPWR DGND
  4947. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QE_BUF    QF_BUF    QG_BUF    QH_BUF
  4948. +    QA    QB    QC    QD    QE    QF    QG    QH
  4949. +    D_LS164_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  4950. .ends
  4951.  
  4952. .model D_LS164_1 ueff (
  4953. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  4954. +    TWPCLMN=20NS    TSUDCLKMN=15NS
  4955. +    TSUPCCLKHMN=15NS    THDCLKMN=5NS
  4956. +    TPPCQHLTY=18NS    TPPCQHLMX=30NS
  4957. +    TPCLKQLHTY=11NS    TPCLKQLHMX=21NS
  4958. +    TPCLKQHLTY=15NS    TPCLKQHLMX=26NS
  4959. +    )
  4960. .model D_LS164_2 ugate (
  4961. +    TPLHTY=6NS    TPLHMX=6NS
  4962. +    TPHLTY=6NS    TPHLMX=6NS
  4963. +    )
  4964. *--------------------------------------------------------------------------
  4965. * 74165  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  4966. *
  4967. * The TTL Data Book, Vol 2, 1985, TI
  4968. * tvh    08/04/89    Update interface and model names
  4969.  
  4970. .subckt 74165  SH/LDBAR CLK_INH CLK SER A B C D E F G H QH QHBAR
  4971. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  4972. +    params: MNTYMXDLY=0 IO_LEVEL=0
  4973. UIBUF bufa(2) DPWR DGND
  4974. +    CLK_INH CLK   CLKINH CLKBUF 
  4975. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  4976. UAA buf DPWR DGND
  4977. +    CLKINH   CLKINHD 
  4978. +    D_165_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  4979. UAB buf DPWR DGND
  4980. +    CLKBUF   CLKBUFD 
  4981. +    D_165_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  4982. UAC xora(3) DPWR DGND
  4983. +    CLKINH CLKINHD CLKBUF CLKBUFD LD/SHBAR LD/SHBARD   CEN CP LOADD 
  4984. +    D0_GATE IO_STD 
  4985. UAD and(2) DPWR DGND
  4986. +    CEN CP   CENX 
  4987. +    D0_GATE IO_STD 
  4988. UAE buf3 DPWR DGND
  4989. +    $D_X   CENX   CLOCK 
  4990. +    D0_TGATE IO_STD 
  4991. U1 or(2) DPWR DGND
  4992. +    CLKINH CLKBUF   CLOCK 
  4993. +    D0_GATE IO_STD 
  4994. UAF inv DPWR DGND
  4995. +    SH/LDBAR   LD/SHBAR 
  4996. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  4997. UAG buf DPWR DGND
  4998. +    LD/SHBAR   LD/SHBARD 
  4999. +    D_165_8 IO_STD 
  5000. UAH and(2) DPWR DGND
  5001. +    $D_X LOADD   LOADX 
  5002. +    D0_GATE IO_STD 
  5003. UAI or(2) DPWR DGND
  5004. +    LD/SHBAR LOADX   LOAD 
  5005. +    D0_GATE IO_STD 
  5006. U2 buf DPWR DGND
  5007. +    LOAD   LD_SHBAR 
  5008. +    D_165_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5009. UHB bufa(8) DPWR DGND
  5010. +    A    B    C    D    E    F    G    H
  5011. +    AD    BD    CD    DD    ED    FD    GD    H_BUF
  5012. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5013. UBUF2 buf DPWR DGND
  5014. +    H_BUF   HD 
  5015. +    D_165_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5016. U3 nanda(2,8) DPWR DGND
  5017. +    LD_SHBAR    AD
  5018. +    LD_SHBAR    BD
  5019. +    LD_SHBAR    CD
  5020. +    LD_SHBAR    DD
  5021. +    LD_SHBAR    ED
  5022. +    LD_SHBAR    FD
  5023. +    LD_SHBAR    GD
  5024. +    LD_SHBAR    HD
  5025. +    PREBA    PREBB    PREBC    PREBD    PREBE    PREBF    PREBG    PREBH
  5026. +    D0_GATE IO_STD 
  5027. U4 nanda(2,8) DPWR DGND
  5028. +    LD_SHBAR    PREBA
  5029. +    LD_SHBAR    PREBB
  5030. +    LD_SHBAR    PREBC
  5031. +    LD_SHBAR    PREBD
  5032. +    LD_SHBAR    PREBE
  5033. +    LD_SHBAR    PREBF
  5034. +    LD_SHBAR    PREBG
  5035. +    LD_SHBAR    PREBH
  5036. +    CLRBA    CLRBB    CLRBC    CLRBD    CLRBE    CLRBF    CLRBG    CLRBH
  5037. +    D0_GATE IO_STD 
  5038. UBUF3 buf DPWR DGND
  5039. +    SER   SD 
  5040. +    D_165_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5041. U5 dff(1) DPWR DGND
  5042. +    PREBA CLRBA CLOCK   SD   QA $D_NC 
  5043. +    D_165_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5044. U6 dff(1) DPWR DGND
  5045. +    PREBB CLRBB CLOCK   QA   QB $D_NC 
  5046. +    D_165_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5047. U7 dff(1) DPWR DGND
  5048. +    PREBC CLRBC CLOCK   QB   QC $D_NC 
  5049. +    D_165_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5050. U8 dff(1) DPWR DGND
  5051. +    PREBD CLRBD CLOCK   QC   QD $D_NC 
  5052. +    D_165_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5053. U9 dff(1) DPWR DGND
  5054. +    PREBE CLRBE CLOCK   QD   QE $D_NC 
  5055. +    D_165_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5056. U10 dff(1) DPWR DGND
  5057. +    PREBF CLRBF CLOCK   QE   QF $D_NC 
  5058. +    D_165_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5059. U11 dff(1) DPWR DGND
  5060. +    PREBG CLRBG CLOCK   QF   QG $D_NC 
  5061. +    D_165_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5062. U12 dff(1) DPWR DGND
  5063. +    PREBH CLRBH CLOCK   QG   QH $D_NC 
  5064. +    D_165_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5065. U13 buf DPWR DGND
  5066. +    H_BUF   H_B 
  5067. +    D_165_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5068. U14 nanda(2,2) DPWR DGND
  5069. +    LD_SHBAR H_B LD_SHBAR PREB   PREB CLRB 
  5070. +    D0_GATE IO_STD 
  5071. U15 dff(1) DPWR DGND
  5072. +    PREB CLRB CLOCK   QG   $D_NC QHBAR 
  5073. +    D_165_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5074. .ends
  5075.  
  5076. .model D_165_1 ugate (
  5077. +    TPHLMN=30NS
  5078. +    )
  5079. .model D_165_2 ugate (
  5080. +    TPLHTY=10NS    TPLHMX=14NS
  5081. +    )
  5082. .model D_165_3 ugate (
  5083. +    TPLHTY=0NS    TPHLTY=7NS
  5084. +    TPLHMX=0NS    TPHLMX=10NS
  5085. +    )
  5086. .model D_165_4 ueff (
  5087. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  5088. +    TWPCLMN=5NS    TWPCLMX=1NS
  5089. +    TSUDCLKMN=19NS    TSUPCCLKHMN=45NS
  5090. +    TPPCQHLTY=17NS    TPPCQHLMX=26NS
  5091. +    TPPCQLHTY=11NS    TPPCQLHMX=17NS
  5092. +    TPCLKQLHTY=16NS    TPCLKQLHMX=24NS
  5093. +    TPCLKQHLTY=21NS    TPCLKQHLMX=31NS
  5094. +    )
  5095. .model D_165_5 ugate (
  5096. +    TPLHTY=1NS    TPHLTY=7NS
  5097. +    TPLHMX=1NS    TPHLMX=10NS
  5098. +    )
  5099. .model D_165_6 ugate (
  5100. +    TPLHTY=1NS    TPHLTY=1NS
  5101. +    TPLHMX=1NS    TPHLMX=1NS
  5102. +    )
  5103. .model D_165_7 ugate (
  5104. +    TPLHMN=0.1NS
  5105. +    )
  5106. .model D_165_8 ugate (
  5107. +    TPLHMN=15NS
  5108. +    )
  5109. *---------
  5110. * 74ALS165  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  5111. *
  5112. * The ALS/AS Logic Data Book, 1986, TI
  5113. * tvh    08/07/89    Update interface and model names
  5114.  
  5115. .subckt 74ALS165  SH/LDBAR CLK_INH CLK SER A B C D E F G H QH QHBAR
  5116. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  5117. +    params: MNTYMXDLY=0 IO_LEVEL=0
  5118. UIBUF buf DPWR DGND
  5119. +    CLK_INH   CLK_BUF 
  5120. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5121. UBUF1 buf DPWR DGND
  5122. +    CLK_BUF   CLK_INHD 
  5123. +    D_ALS165_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5124. UEX nxor DPWR DGND
  5125. +    CLK_BUF CLK_INHD   CEN 
  5126. +    D0_GATE IO_ALS00 
  5127. UCL buf3 DPWR DGND
  5128. +    CLK_BUF   CEN   CLKX 
  5129. +    D0_TGATE IO_ALS00 
  5130. U1 or(2) DPWR DGND
  5131. +    CLKX CLK   CLOCK 
  5132. +    D0_GATE IO_ALS00 
  5133. U2 inv DPWR DGND
  5134. +    SH/LDBAR   LD/SHBAR 
  5135. +    D_ALS165_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5136. UHB bufa(8) DPWR DGND
  5137. +    A    B    C    D    E    F    G    H
  5138. +    AD    BD    CD    DD    ED    FD    GD    H_BUF
  5139. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5140. UBUF2 buf DPWR DGND
  5141. +    H_BUF   HD 
  5142. +    D_ALS165_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5143. U3 nanda(2,8) DPWR DGND
  5144. +    LD/SHBAR    AD
  5145. +    LD/SHBAR    BD
  5146. +    LD/SHBAR    CD
  5147. +    LD/SHBAR    DD
  5148. +    LD/SHBAR    ED
  5149. +    LD/SHBAR    FD
  5150. +    LD/SHBAR    GD
  5151. +    LD/SHBAR    HD
  5152. +    PREBA    PREBB    PREBC    PREBD    PREBE    PREBF    PREBG    PREBH
  5153. +    D0_GATE IO_ALS00 
  5154. U4 nanda(2,8) DPWR DGND
  5155. +    LD/SHBAR    PREBA
  5156. +    LD/SHBAR    PREBB
  5157. +    LD/SHBAR    PREBC
  5158. +    LD/SHBAR    PREBD
  5159. +    LD/SHBAR    PREBE
  5160. +    LD/SHBAR    PREBF
  5161. +    LD/SHBAR    PREBG
  5162. +    LD/SHBAR    PREBH
  5163. +    CLRBA    CLRBB    CLRBC    CLRBD    CLRBE    CLRBF    CLRBG    CLRBH
  5164. +    D0_GATE IO_ALS00 
  5165. UBUF3 buf DPWR DGND
  5166. +    SER   SD 
  5167. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5168. U5 dff(1) DPWR DGND
  5169. +    PREBA CLRBA CLOCK   SD   QA $D_NC 
  5170. +    D_ALS165_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5171. U6 dff(1) DPWR DGND
  5172. +    PREBB CLRBB CLOCK   QA   QB $D_NC 
  5173. +    D_ALS165_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5174. U7 dff(1) DPWR DGND
  5175. +    PREBC CLRBC CLOCK   QB   QC $D_NC 
  5176. +    D_ALS165_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5177. U8 dff(1) DPWR DGND
  5178. +    PREBD CLRBD CLOCK   QC   QD $D_NC 
  5179. +    D_ALS165_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5180. U9 dff(1) DPWR DGND
  5181. +    PREBE CLRBE CLOCK   QD   QE $D_NC 
  5182. +    D_ALS165_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5183. U10 dff(1) DPWR DGND
  5184. +    PREBF CLRBF CLOCK   QE   QF $D_NC 
  5185. +    D_ALS165_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5186. U11 dff(1) DPWR DGND
  5187. +    PREBG CLRBG CLOCK   QF   QG $D_NC 
  5188. +    D_ALS165_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5189. U12 dff(1) DPWR DGND
  5190. +    PREBH CLRBH CLOCK   QG   QH $D_NC 
  5191. +    D_ALS165_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5192. U13 buf DPWR DGND
  5193. +    H_BUF   H_B 
  5194. +    D_ALS165_5 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5195. U14 nanda(2,2) DPWR DGND
  5196. +    LD/SHBAR H_B LD/SHBAR PREB   PREB CLRB 
  5197. +    D0_GATE IO_ALS00 
  5198. U15 dff(1) DPWR DGND
  5199. +    PREB CLRB CLOCK   QG   $D_NC QHBAR 
  5200. +    D_ALS165_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5201. .ends
  5202.  
  5203. .model D_ALS165_1 ugate (
  5204. +    TPHLMN=0NS
  5205. +    )
  5206. .model D_ALS165_2 ugate (
  5207. +    TPLHTY=9NS
  5208. +    )
  5209. .model D_ALS165_3 ugate (
  5210. +    TPLHTY=1NS    TPHLTY=7NS
  5211. +    )
  5212. .model D_ALS165_4 ueff (
  5213. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  5214. +    TWPCLMN=11NS    TPPCQHLTY=17NS
  5215. +    TPPCQLHTY=12NS    TPCLKQLHTY=14NS
  5216. +    TPCLKQHLTY=16NS
  5217. +    )
  5218. .model D_ALS165_5 ugate (
  5219. +    TPLHTY=0NS    TPHLTY=7NS
  5220. +    )
  5221. *---------
  5222. * 74HC165  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  5223. *
  5224. * The High-speed CMOS Logic Data Book, 1986, TI
  5225. * tvh    08/04/89    Update interface and model names
  5226.  
  5227. .subckt 74HC165  SH/LDBAR CLK_INH CLK SER A B C D E F G H QH QHBAR
  5228. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  5229. +    params: MNTYMXDLY=0 IO_LEVEL=0
  5230. UIBUF bufa(2) DPWR DGND
  5231. +    CLK_INH CLK   CLKINH CLKBUF 
  5232. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  5233. UAA buf DPWR DGND
  5234. +    CLKINH   CLKINHD 
  5235. +    D_HC165_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5236. UAB buf DPWR DGND
  5237. +    CLKBUF   CLKBUFD 
  5238. +    D_HC165_7 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5239. UAC xora(3) DPWR DGND
  5240. +    CLKINH CLKINHD CLKBUF CLKBUFD LD/SHBAR LD/SHBARD   CEN CP LOADD 
  5241. +    D0_GATE IO_HC 
  5242. UAD and(2) DPWR DGND
  5243. +    CEN CP   CENX 
  5244. +    D0_GATE IO_HC 
  5245. UAE buf3 DPWR DGND
  5246. +    $D_X   CENX   CLOCK 
  5247. +    D0_TGATE IO_HC 
  5248. U1 or(2) DPWR DGND
  5249. +    CLKINH CLKBUF   CLOCK 
  5250. +    D0_GATE IO_HC 
  5251. UAF inv DPWR DGND
  5252. +    SH/LDBAR   LD/SHBAR 
  5253. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  5254. UAG buf DPWR DGND
  5255. +    LD/SHBAR   LD/SHBARD 
  5256. +    D_HC165_8 IO_HC 
  5257. UAH and(2) DPWR DGND
  5258. +    $D_X LOADD   LOADX 
  5259. +    D0_GATE IO_HC 
  5260. UAI or(2) DPWR DGND
  5261. +    LD/SHBAR LOADX   LOAD 
  5262. +    D0_GATE IO_HC 
  5263. U2 buf DPWR DGND
  5264. +    LOAD   LD_SHBAR 
  5265. +    D_HC165_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5266. UHB bufa(8) DPWR DGND
  5267. +    A    B    C    D    E    F    G    H
  5268. +    AD    BD    CD    DD    ED    FD    GD    H_BUF
  5269. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  5270. UBUF2 buf DPWR DGND
  5271. +    H_BUF   HD 
  5272. +    D_HC165_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5273. U3 nanda(2,8) DPWR DGND
  5274. +    LD_SHBAR    AD
  5275. +    LD_SHBAR    BD
  5276. +    LD_SHBAR    CD
  5277. +    LD_SHBAR    DD
  5278. +    LD_SHBAR    ED
  5279. +    LD_SHBAR    FD
  5280. +    LD_SHBAR    GD
  5281. +    LD_SHBAR    HD
  5282. +    PREBA    PREBB    PREBC    PREBD    PREBE    PREBF    PREBG    PREBH
  5283. +    D0_GATE IO_HC 
  5284. U4 nanda(2,8) DPWR DGND
  5285. +    LD_SHBAR    PREBA
  5286. +    LD_SHBAR    PREBB
  5287. +    LD_SHBAR    PREBC
  5288. +    LD_SHBAR    PREBD
  5289. +    LD_SHBAR    PREBE
  5290. +    LD_SHBAR    PREBF
  5291. +    LD_SHBAR    PREBG
  5292. +    LD_SHBAR    PREBH
  5293. +    CLRBA    CLRBB    CLRBC    CLRBD    CLRBE    CLRBF    CLRBG    CLRBH
  5294. +    D0_GATE IO_HC 
  5295. UBUF3 buf DPWR DGND
  5296. +    SER   SD 
  5297. +    D_HC165_6 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5298. U5 dff(1) DPWR DGND
  5299. +    PREBA CLRBA CLOCK   SD   QA $D_NC 
  5300. +    D_HC165_4 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5301. U6 dff(1) DPWR DGND
  5302. +    PREBB CLRBB CLOCK   QA   QB $D_NC 
  5303. +    D_HC165_4 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5304. U7 dff(1) DPWR DGND
  5305. +    PREBC CLRBC CLOCK   QB   QC $D_NC 
  5306. +    D_HC165_4 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5307. U8 dff(1) DPWR DGND
  5308. +    PREBD CLRBD CLOCK   QC   QD $D_NC 
  5309. +    D_HC165_4 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5310. U9 dff(1) DPWR DGND
  5311. +    PREBE CLRBE CLOCK   QD   QE $D_NC 
  5312. +    D_HC165_4 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5313. U10 dff(1) DPWR DGND
  5314. +    PREBF CLRBF CLOCK   QE   QF $D_NC 
  5315. +    D_HC165_4 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5316. U11 dff(1) DPWR DGND
  5317. +    PREBG CLRBG CLOCK   QF   QG $D_NC 
  5318. +    D_HC165_4 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5319. U12 dff(1) DPWR DGND
  5320. +    PREBH CLRBH CLOCK   QG   QH $D_NC 
  5321. +    D_HC165_4 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5322. U13 buf DPWR DGND
  5323. +    H_BUF   H_B 
  5324. +    D_HC165_5 IO_HC MNTYMXDLY={MNTYMXDLY} 
  5325. U14 nanda(2,2) DPWR DGND
  5326. +    LD_SHBAR H_B LD_SHBAR PREB   PREB CLRB 
  5327. +    D0_GATE IO_HC 
  5328. U15 dff(1) DPWR DGND
  5329. +    PREB CLRB CLOCK   QG   $D_NC QHBAR 
  5330. +    D_HC165_4 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5331. .ends
  5332.  
  5333. .model D_HC165_1 ugate (
  5334. +    TPHLMN=25NS
  5335. +    )
  5336. .model D_HC165_2 ugate (
  5337. +    TPLHTY=5NS    TPLHMX=10NS
  5338. +    )
  5339. .model D_HC165_3 ugate (
  5340. +    TPLHTY=1PS    TPHLTY=1PS
  5341. +    TPLHMX=10NS    TPHLMX=10NS
  5342. +    )
  5343. .model D_HC165_4 ueff (
  5344. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  5345. +    TWPCLMN=15NS    TWPCLMX=10NS
  5346. +    TSUDCLKMN=1NS    TSUPCCLKHMN=20NS
  5347. +    THDCLKMN=5NS    TPPCQHLTY=15NS
  5348. +    TPPCQHLMX=28NS    TPPCQLHTY=15NS
  5349. +    TPPCQLHMX=28NS    TPCLKQLHTY=15NS
  5350. +    TPCLKQLHMX=38NS    TPCLKQHLTY=15NS
  5351. +    TPCLKQHLMX=38NS
  5352. +    )
  5353. .model D_HC165_5 ugate (
  5354. +    TPLHTY=1PS    TPHLTY=1PS
  5355. +    TPLHMX=10NS    TPHLMX=10NS
  5356. +    )
  5357. .model D_HC165_6 ugate (
  5358. +    TPLHTY=9NS    TPHLTY=9NS
  5359. +    TPLHMX=9NS    TPHLMX=9NS
  5360. +    )
  5361. .model D_HC165_7 ugate (
  5362. +    TPLHMN=0.1NS
  5363. +    )
  5364. .model D_HC165_8 ugate (
  5365. +    TPLHMN=20NS
  5366. +    )
  5367. *---------
  5368. * 74HCT165  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  5369. *
  5370. * (c) Harris Semiconductor, 1989
  5371. * cv    09/10/90    Update interface and model names
  5372.  
  5373. .subckt 74HCT165  PLBAR CEBAR CP DS D0 D1 D2 D3 D4 D5 D6 D7 Q7 Q7BAR
  5374. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  5375. +    params: MNTYMXDLY=0 IO_LEVEL=0
  5376. UBUF1 bufa(3) DPWR DGND
  5377. +    PLBAR CEBAR CP   PLBAR_BUF CEBAR_BUF CPBUF 
  5378. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  5379. UAA inv DPWR DGND
  5380. +    PLBAR_BUF   PL 
  5381. +    D_HCT165_1 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5382. UAB buf DPWR DGND
  5383. +    PLBAR_BUF   PLB 
  5384. +    D_HCT165_2 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5385. UAC ao(2,2) DPWR DGND
  5386. +    PLB CPBUF PLB CEBAR_BUF   CL 
  5387. +    D0_GATE IO_HCT 
  5388. UHB inva(8) DPWR DGND
  5389. +    D0    D1    D2    D3    D4    D5    D6    D7
  5390. +    D0D    D1D    D2D    D3D    D4D    D5D    D6D    D7BUF
  5391. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  5392. UBUF2 buf DPWR DGND
  5393. +    D7BUF   D7D 
  5394. +    D_HCT165_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5395. U3 ora(2,8) DPWR DGND
  5396. +    PLB    D0D
  5397. +    PLB    D1D
  5398. +    PLB    D2D
  5399. +    PLB    D3D
  5400. +    PLB    D4D
  5401. +    PLB    D5D
  5402. +    PLB    D6D
  5403. +    PLB    D7D
  5404. +    PREB0    PREB1    PREB2    PREB3    PREB4    PREB5    PREB6    PREB7
  5405. +    D0_GATE IO_HCT 
  5406. U4 nanda(2,8) DPWR DGND
  5407. +    PL    D0D
  5408. +    PL    D1D
  5409. +    PL    D2D
  5410. +    PL    D3D
  5411. +    PL    D4D
  5412. +    PL    D5D
  5413. +    PL    D6D
  5414. +    PL    D7D
  5415. +    CLRB0    CLRB1    CLRB2    CLRB3    CLRB4    CLRB5    CLRB6    CLRB7
  5416. +    D0_GATE IO_HCT 
  5417. UBUF3 buf DPWR DGND
  5418. +    DS   DSBUF 
  5419. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  5420. U5 dff(1) DPWR DGND
  5421. +    PREB0 CLRB0 CL   DSBUF   Q0 $D_NC 
  5422. +    D_HCT165_4 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5423. U6 dff(1) DPWR DGND
  5424. +    PREB1 CLRB1 CL   Q0   Q1 $D_NC 
  5425. +    D_HCT165_4 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5426. U7 dff(1) DPWR DGND
  5427. +    PREB2 CLRB2 CL   Q1   Q2 $D_NC 
  5428. +    D_HCT165_4 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5429. U8 dff(1) DPWR DGND
  5430. +    PREB3 CLRB3 CL   Q2   Q3 $D_NC 
  5431. +    D_HCT165_4 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5432. U9 dff(1) DPWR DGND
  5433. +    PREB4 CLRB4 CL   Q3   Q4 $D_NC 
  5434. +    D_HCT165_4 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5435. U10 dff(1) DPWR DGND
  5436. +    PREB5 CLRB5 CL   Q4   Q5 $D_NC 
  5437. +    D_HCT165_4 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5438. U11 dff(1) DPWR DGND
  5439. +    PREB6 CLRB6 CL   Q5   Q6 $D_NC 
  5440. +    D_HCT165_4 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  5441. U12 dff(1) DPWR DGND
  5442. +    PREB7 CLRB7 CL   Q6   Q7 Q7BAR 
  5443. +    D_HCT165_4 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5444. .ends
  5445.  
  5446. .model D_HCT165_1 ugate (
  5447. +    TPLHMX=10NS    TPHLMX=10NS
  5448. +    )
  5449. .model D_HCT165_2 ugate (
  5450. +    TPLHMX=10NS    TPHLMX=10NS
  5451. +    )
  5452. .model D_HCT165_3 ugate (
  5453. +    TPLHMX=4NS    TPHLMX=4NS
  5454. +    )
  5455. .model D_HCT165_4 ueff (
  5456. +    TWCLKLMN=23NS    TWCLKHMN=23NS
  5457. +    TWPCLMN=25NS    TSUDCLKMN=25NS
  5458. +    TSUPCCLKHMN=25NS    THDCLKMN=9NS
  5459. +    TPPCQHLMX=40NS    TPPCQLHMX=40NS
  5460. +    TPCLKQLHMX=50NS    TPCLKQHLMX=50NS
  5461. +    )
  5462. *---------
  5463. * 74L165A  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  5464. *
  5465. * (c) National Semicondutor, 1984
  5466. * cv    09/10/90    Update interface and model names
  5467.  
  5468. .subckt 74L165A  SH/LD CLK_INH CLK SER A B C D E F G H QH QHBAR
  5469. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  5470. +    params: MNTYMXDLY=0 IO_LEVEL=0
  5471. UBUF1 bufa(3) DPWR DGND
  5472. +    SH/LD CLK_INH CLK   SH/LDBUF CLKINH CLKBUF 
  5473. +    D0_GATE IO_L IO_LEVEL={IO_LEVEL} 
  5474. UA ao(2,2) DPWR DGND
  5475. +    SH/LDBUF CLKBUF SH/LDBUF CLKINH   CLOCK 
  5476. +    D0_GATE IO_L 
  5477. UB inv DPWR DGND
  5478. +    SH/LDBUF   LD/SHBAR 
  5479. +    D_L165A_1 IO_L MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5480. UHB bufa(8) DPWR DGND
  5481. +    A    B    C    D    E    F    G    H
  5482. +    AD    BD    CD    DD    ED    FD    GD    H_BUF
  5483. +    D0_GATE IO_L IO_LEVEL={IO_LEVEL} 
  5484. UBUF2 buf DPWR DGND
  5485. +    H_BUF   HD 
  5486. +    D_L165A_2 IO_L MNTYMXDLY={MNTYMXDLY} 
  5487. U1 nanda(2,8) DPWR DGND
  5488. +    LD/SHBAR    AD
  5489. +    LD/SHBAR    BD
  5490. +    LD/SHBAR    CD
  5491. +    LD/SHBAR    DD
  5492. +    LD/SHBAR    ED
  5493. +    LD/SHBAR    FD
  5494. +    LD/SHBAR    GD
  5495. +    LD/SHBAR    HD
  5496. +    PREBA    PREBB    PREBC    PREBD    PREBE    PREBF    PREBG    PREBH
  5497. +    D0_GATE IO_L 
  5498. U2 nanda(2,8) DPWR DGND
  5499. +    LD/SHBAR    PREBA
  5500. +    LD/SHBAR    PREBB
  5501. +    LD/SHBAR    PREBC
  5502. +    LD/SHBAR    PREBD
  5503. +    LD/SHBAR    PREBE
  5504. +    LD/SHBAR    PREBF
  5505. +    LD/SHBAR    PREBG
  5506. +    LD/SHBAR    PREBH
  5507. +    CLRBA    CLRBB    CLRBC    CLRBD    CLRBE    CLRBF    CLRBG    CLRBH
  5508. +    D0_GATE IO_L 
  5509. UBUF3 buf DPWR DGND
  5510. +    SER   SD 
  5511. +    D0_GATE IO_L IO_LEVEL={IO_LEVEL} 
  5512. U3 dff(1) DPWR DGND
  5513. +    PREBA CLRBA CLOCK   SD   QA $D_NC 
  5514. +    D_L165A_3 IO_L MNTYMXDLY={MNTYMXDLY} 
  5515. U4 dff(1) DPWR DGND
  5516. +    PREBB CLRBB CLOCK   QA   QB $D_NC 
  5517. +    D_L165A_3 IO_L MNTYMXDLY={MNTYMXDLY} 
  5518. U5 dff(1) DPWR DGND
  5519. +    PREBC CLRBC CLOCK   QB   QC $D_NC 
  5520. +    D_L165A_3 IO_L MNTYMXDLY={MNTYMXDLY} 
  5521. U6 dff(1) DPWR DGND
  5522. +    PREBD CLRBD CLOCK   QC   QD $D_NC 
  5523. +    D_L165A_3 IO_L MNTYMXDLY={MNTYMXDLY} 
  5524. U7 dff(1) DPWR DGND
  5525. +    PREBE CLRBE CLOCK   QD   QE $D_NC 
  5526. +    D_L165A_3 IO_L MNTYMXDLY={MNTYMXDLY} 
  5527. U8 dff(1) DPWR DGND
  5528. +    PREBF CLRBF CLOCK   QE   QF $D_NC 
  5529. +    D_L165A_3 IO_L MNTYMXDLY={MNTYMXDLY} 
  5530. U9 dff(1) DPWR DGND
  5531. +    PREBG CLRBG CLOCK   QF   QG $D_NC 
  5532. +    D_L165A_3 IO_L MNTYMXDLY={MNTYMXDLY} 
  5533. U10 dff(1) DPWR DGND
  5534. +    PREBH CLRBH CLOCK   QG   QH $D_NC 
  5535. +    D_L165A_3 IO_L MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5536. U11 buf DPWR DGND
  5537. +    H_BUF   H_B 
  5538. +    D_L165A_4 IO_L MNTYMXDLY={MNTYMXDLY} 
  5539. U12 nanda(2,2) DPWR DGND
  5540. +    LD/SHBAR H_B LD/SHBAR PREB   PREB CLRB 
  5541. +    D0_GATE IO_L 
  5542. U13 dff(1) DPWR DGND
  5543. +    PREB CLRB CLOCK   QG   $D_NC QHBAR 
  5544. +    D_L165A_3 IO_L MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5545. .ends
  5546.  
  5547. .model D_L165A_1 ugate (
  5548. +    TPLHTY=14NS    TPHLTY=12NS
  5549. +    TPLHMX=38NS    TPHLMX=34NS
  5550. +    )
  5551. .model D_L165A_2 ugate (
  5552. +    TPLHTY=3NS    TPHLTY=6NS
  5553. +    TPLHMX=16NS    TPHLMX=22NS
  5554. +    )
  5555. .model D_L165A_3 ueff (
  5556. +    TWCLKLMN=100NS    TWCLKHMN=100NS
  5557. +    TWPCLMN=100NS    TSUDCLKMN=44NS
  5558. +    TSUPCCLKHMN=44NS    THDCLKMN=10NS
  5559. +    TPPCQHLTY=50NS    TPPCQHLMX=90NS
  5560. +    TPPCQLHTY=30NS    TPPCQLHMX=50NS
  5561. +    TPCLKQLHTY=35NS    TPCLKQLHMX=70NS
  5562. +    TPCLKQHLTY=50NS    TPCLKQHLMX=100NS
  5563. +    )
  5564. .model D_L165A_4 ugate (
  5565. +    TPLHTY=3NS    TPHLTY=6NS
  5566. +    TPLHMX=16NS    TPHLMX=22NS
  5567. +    )
  5568. *---------
  5569. * 74LS165A  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  5570. *
  5571. * The TTL Data Book, Vol 2, 1986, TI
  5572. * tvh    08/04/89    Update interface and model names
  5573.  
  5574. .subckt 74LS165A  SH/LDBAR CLK_INH CLK SER A B C D E F G H QH QHBAR
  5575. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  5576. +    params: MNTYMXDLY=0 IO_LEVEL=0
  5577. UIBUF bufa(2) DPWR DGND
  5578. +    CLK_INH CLK   CLKINH CLKBUF 
  5579. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  5580. UAA buf DPWR DGND
  5581. +    CLKINH   CLKINHD 
  5582. +    D_LS165A_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5583. UAB buf DPWR DGND
  5584. +    CLKBUF   CLKBUFD 
  5585. +    D_LS165A_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5586. UAC xora(3) DPWR DGND
  5587. +    CLKINH CLKINHD CLKBUF CLKBUFD LD/SHBAR LD/SHBARD   CEN CP LOADD 
  5588. +    D0_GATE IO_LS 
  5589. UAD and(2) DPWR DGND
  5590. +    CEN CP   CENX 
  5591. +    D0_GATE IO_LS 
  5592. UAE buf3 DPWR DGND
  5593. +    $D_X   CENX   CLOCK 
  5594. +    D0_TGATE IO_LS 
  5595. U1 or(2) DPWR DGND
  5596. +    CLKINH CLKBUF   CLOCK 
  5597. +    D0_GATE IO_LS 
  5598. UAF inv DPWR DGND
  5599. +    SH/LDBAR   LD/SHBAR 
  5600. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  5601. UAG buf DPWR DGND
  5602. +    LD/SHBAR   LD/SHBARD 
  5603. +    D_LS165A_8 IO_LS 
  5604. UAH and(2) DPWR DGND
  5605. +    $D_X LOADD   LOADX 
  5606. +    D0_GATE IO_LS 
  5607. UAI or(2) DPWR DGND
  5608. +    LD/SHBAR LOADX   LOAD 
  5609. +    D0_GATE IO_LS 
  5610. U2 buf DPWR DGND
  5611. +    LOAD   LD_SHBAR 
  5612. +    D_LS165A_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5613. UHB bufa(8) DPWR DGND
  5614. +    A    B    C    D    E    F    G    H
  5615. +    AD    BD    CD    DD    ED    FD    GD    H_BUF
  5616. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  5617. UBUF2 buf DPWR DGND
  5618. +    H_BUF   HD 
  5619. +    D_LS165A_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5620. U3 nanda(2,8) DPWR DGND
  5621. +    LD_SHBAR    AD
  5622. +    LD_SHBAR    BD
  5623. +    LD_SHBAR    CD
  5624. +    LD_SHBAR    DD
  5625. +    LD_SHBAR    ED
  5626. +    LD_SHBAR    FD
  5627. +    LD_SHBAR    GD
  5628. +    LD_SHBAR    HD
  5629. +    PREBA    PREBB    PREBC    PREBD    PREBE    PREBF    PREBG    PREBH
  5630. +    D0_GATE IO_LS 
  5631. U4 nanda(2,8) DPWR DGND
  5632. +    LD_SHBAR    PREBA
  5633. +    LD_SHBAR    PREBB
  5634. +    LD_SHBAR    PREBC
  5635. +    LD_SHBAR    PREBD
  5636. +    LD_SHBAR    PREBE
  5637. +    LD_SHBAR    PREBF
  5638. +    LD_SHBAR    PREBG
  5639. +    LD_SHBAR    PREBH
  5640. +    CLRBA    CLRBB    CLRBC    CLRBD    CLRBE    CLRBF    CLRBG    CLRBH
  5641. +    D0_GATE IO_LS 
  5642. UBUF3 buf DPWR DGND
  5643. +    SER   SD 
  5644. +    D_LS165A_6 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5645. U5 dff(1) DPWR DGND
  5646. +    PREBA CLRBA CLOCK   SD   QA $D_NC 
  5647. +    D_LS165A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5648. U6 dff(1) DPWR DGND
  5649. +    PREBB CLRBB CLOCK   QA   QB $D_NC 
  5650. +    D_LS165A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5651. U7 dff(1) DPWR DGND
  5652. +    PREBC CLRBC CLOCK   QB   QC $D_NC 
  5653. +    D_LS165A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5654. U8 dff(1) DPWR DGND
  5655. +    PREBD CLRBD CLOCK   QC   QD $D_NC 
  5656. +    D_LS165A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5657. U9 dff(1) DPWR DGND
  5658. +    PREBE CLRBE CLOCK   QD   QE $D_NC 
  5659. +    D_LS165A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5660. U10 dff(1) DPWR DGND
  5661. +    PREBF CLRBF CLOCK   QE   QF $D_NC 
  5662. +    D_LS165A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5663. U11 dff(1) DPWR DGND
  5664. +    PREBG CLRBG CLOCK   QF   QG $D_NC 
  5665. +    D_LS165A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5666. U12 dff(1) DPWR DGND
  5667. +    PREBH CLRBH CLOCK   QG   QH $D_NC 
  5668. +    D_LS165A_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5669. U13 buf DPWR DGND
  5670. +    H_BUF   H_B 
  5671. +    D_LS165A_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  5672. U14 nanda(2,2) DPWR DGND
  5673. +    LD_SHBAR H_B LD_SHBAR PREB   PREB CLRB 
  5674. +    D0_GATE IO_LS 
  5675. U15 dff(1) DPWR DGND
  5676. +    PREB CLRB CLOCK   QG   $D_NC QHBAR 
  5677. +    D_LS165A_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5678. .ends
  5679.  
  5680. .model D_LS165A_1 ugate (
  5681. +    TPHLMN=30NS
  5682. +    )
  5683. .model D_LS165A_2 ugate (
  5684. +    TPLHTY=9NS    TPLHMX=10NS
  5685. +    )
  5686. .model D_LS165A_3 ugate (
  5687. +    TPLHTY=1NS    TPHLTY=7NS
  5688. +    TPLHMX=1PS    TPHLMX=5NS
  5689. +    )
  5690. .model D_LS165A_4 ueff (
  5691. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  5692. +    TWPCLMN=8NS    TWPCLMX=7NS
  5693. +    TSUDCLKMN=19NS    TSUPCCLKHMN=45NS
  5694. +    TPPCQHLTY=17NS    TPPCQHLMX=25NS
  5695. +    TPPCQLHTY=12NS    TPPCQLHMX=25NS
  5696. +    TPCLKQLHTY=14NS    TPCLKQLHMX=25NS
  5697. +    TPCLKQHLTY=16NS    TPCLKQHLMX=25NS
  5698. +    )
  5699. .model D_LS165A_5 ugate (
  5700. +    TPLHTY=0NS    TPHLTY=7NS
  5701. +    TPLHMX=0NS    TPHLMX=5NS
  5702. +    )
  5703. .model D_LS165A_6 ugate (
  5704. +    TPLHTY=1NS    TPHLTY=1NS
  5705. +    TPLHMX=1NS    TPHLMX=1NS
  5706. +    )
  5707. .model D_LS165A_7 ugate (
  5708. +    TPLHMN=0.1NS
  5709. +    )
  5710. .model D_LS165A_8 ugate (
  5711. +    TPLHMN=25NS
  5712. +    )
  5713. *--------------------------------------------------------------------------
  5714. * 74166  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  5715. *
  5716. * The TTL Data Book, Vol 2, 1985, TI
  5717. * tvh    08/08/89    Update interface and model names
  5718.  
  5719. .subckt 74166  CLRBAR SH/LDBAR CLK_INH CLK SER A B C D E F G H QH
  5720. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  5721. +    params: MNTYMXDLY=0 IO_LEVEL=0
  5722. U1 bufa(2) DPWR DGND
  5723. +    SH/LDBAR CLRBAR   SHBUF CLRBUF 
  5724. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5725. U2 buf DPWR DGND
  5726. +    SHBUF   SHBUFD 
  5727. +    D_166_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5728. U3 xor DPWR DGND
  5729. +    SHBUF SHBUFD   SHEN 
  5730. +    D0_GATE IO_STD 
  5731. U4 and(2) DPWR DGND
  5732. +    $D_X SHEN   SHENX 
  5733. +    D0_GATE IO_STD 
  5734. U5 buf DPWR DGND
  5735. +    SHBUF   SHIFT 
  5736. +    D_166_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  5737. U6 or(2) DPWR DGND
  5738. +    SHIFT SHENX   SH_LDBAR 
  5739. +    D0_GATE IO_STD 
  5740. U7 inv DPWR DGND
  5741. +    SH_LDBAR   LD_SHBAR 
  5742. +    D0_GATE IO_STD 
  5743. U8 aoi(2,2) DPWR DGND
  5744. +    SER SH_LDBAR LD_SHBAR A   KA 
  5745. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5746. U9 aoi(2,2) DPWR DGND
  5747. +    QA SH_LDBAR LD_SHBAR B   KB 
  5748. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5749. U10 aoi(2,2) DPWR DGND
  5750. +    QB SH_LDBAR LD_SHBAR C   KC 
  5751. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5752. U11 aoi(2,2) DPWR DGND
  5753. +    QC SH_LDBAR LD_SHBAR D   KD 
  5754. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5755. U12 aoi(2,2) DPWR DGND
  5756. +    QD SH_LDBAR LD_SHBAR E   KE 
  5757. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5758. U13 aoi(2,2) DPWR DGND
  5759. +    QE SH_LDBAR LD_SHBAR F   KF 
  5760. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5761. U14 aoi(2,2) DPWR DGND
  5762. +    QF SH_LDBAR LD_SHBAR G   KG 
  5763. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5764. U15 aoi(2,2) DPWR DGND
  5765. +    QG SH_LDBAR LD_SHBAR H   KH 
  5766. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5767. U16 inva(8) DPWR DGND
  5768. +    KA    KB    KC    KD    KE    KF    KG    KH
  5769. +    JA    JB    JC    JD    JE    JF    JG    JH
  5770. +    D0_GATE IO_STD 
  5771. U17 nor(2) DPWR DGND
  5772. +    CLK CLK_INH   CLOCK 
  5773. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  5774. U18 jkff(7) DPWR DGND
  5775. +    $D_HI    CLRBUF    CLOCK
  5776. +    JA    JB    JC    JD    JE    JF    JG
  5777. +    KA    KB    KC    KD    KE    KF    KG
  5778. +    QA    QB    QC    QD    QE    QF    QG
  5779. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  5780. +    D_166_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5781. U19 jkff(1) DPWR DGND
  5782. +    $D_HI CLRBUF CLOCK   JH KH   QH $D_NC 
  5783. +    D_166_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5784. .ends
  5785.  
  5786. .model D_166_1 ugate (
  5787. +    TPHLMN=10NS    TPLHMN=10NS
  5788. +    )
  5789. .model D_166_2 ugate (
  5790. +    TPLHMN=10NS
  5791. +    )
  5792. .model D_166_3 ueff (
  5793. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  5794. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  5795. +    )
  5796. .model D_166_4 ueff (
  5797. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  5798. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  5799. +    TPPCQHLTY=23NS    TPPCQHLMX=35NS
  5800. +    TPCLKQLHTY=17NS    TPCLKQLHMX=26NS
  5801. +    TPCLKQHLTY=20NS    TPCLKQHLMX=30NS
  5802. +    )
  5803. *---------
  5804. * 74AC166  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  5805. *
  5806. * The Hitachi America , 1988
  5807. * cv    07/18/90    Created from LS
  5808.  
  5809. .subckt 74AC166  MRBAR PEBAR CP1 CP2 DS P0 P1 P2 P3 P4 P5 P6 P7 Q7
  5810. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  5811. +    params: MNTYMXDLY=0 IO_LEVEL=0
  5812. U1 bufa(2) DPWR DGND
  5813. +    PEBAR MRBAR   PEBUF MRBUF 
  5814. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5815. U2 inva(3) DPWR DGND
  5816. +    PEBUF MRBUF PEL   PEL MR PES 
  5817. +    D0_GATE IO_AC 
  5818. U3 or(2) DPWR DGND
  5819. +    CP1 CP2   CP 
  5820. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5821. U4A aoi(2,2) DPWR DGND
  5822. +    P0 PEL PES DS   KA 
  5823. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5824. U4B aoi(2,2) DPWR DGND
  5825. +    P1 PEL PES Q0   KB 
  5826. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5827. U4C aoi(2,2) DPWR DGND
  5828. +    P2 PEL PES Q1   KC 
  5829. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5830. U4D aoi(2,2) DPWR DGND
  5831. +    P3 PEL PES Q2   KD 
  5832. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5833. U4E aoi(2,2) DPWR DGND
  5834. +    P4 PEL PES Q3   KE 
  5835. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5836. U4F aoi(2,2) DPWR DGND
  5837. +    P5 PEL PES Q4   KF 
  5838. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5839. U4G aoi(2,2) DPWR DGND
  5840. +    P6 PEL PES Q5   KG 
  5841. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5842. U4H aoi(2,2) DPWR DGND
  5843. +    P7 PEL PES Q6   KH 
  5844. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  5845. U5 inva(8) DPWR DGND
  5846. +    KA    KB    KC    KD    KE    KF    KG    KH
  5847. +    JA    JB    JC    JD    JE    JF    JG    JH
  5848. +    D0_GATE IO_AC 
  5849. U6 jkff(7) DPWR DGND
  5850. +    $D_HI    MRBUF    CP
  5851. +    JA    JB    JC    JD    JE    JF    JG
  5852. +    KA    KB    KC    KD    KE    KF    KG
  5853. +    Q0    Q1    Q2    Q3    Q4    Q5    Q6
  5854. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  5855. +    D_AC166_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5856. U7 jkff(1) DPWR DGND
  5857. +    $D_HI MRBUF CP   JH KH   Q7 $D_NC 
  5858. +    D_AC166_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5859. .ends
  5860.  
  5861. .model D_AC166_1 ueff (
  5862. +    TWCLKLMN=5NS    TWCLKHMN=5NS
  5863. +    TWPCLMN=5NS    TSUDCLKMN=4.5NS
  5864. +    )
  5865. .model D_AC166_2 ueff (
  5866. +    TWCLKLMN=5NS    TWCLKHMN=5NS
  5867. +    TWPCLMN=5NS    TSUDCLKMN=4.5NS
  5868. +    TPPCQHLMN=1NS    TPPCQHLTY=6.5NS
  5869. +    TPPCQHLMX=10NS    TPCLKQLHMN=1NS
  5870. +    TPCLKQLHTY=9.5NS    TPCLKQLHMX=12.5NS
  5871. +    TPCLKQHLMN=1NS    TPCLKQHLTY=9NS
  5872. +    TPCLKQHLMX=12NS
  5873. +    )
  5874. *---------
  5875. * 74ACT166  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  5876. *
  5877. * The Hitachi America , 1988
  5878. * cv    07/18/90    Created from LS
  5879.  
  5880. .subckt 74ACT166  MRBAR PEBAR CP1 CP2 DS P0 P1 P2 P3 P4 P5 P6 P7 Q7
  5881. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  5882. +    params: MNTYMXDLY=0 IO_LEVEL=0
  5883. U1 bufa(2) DPWR DGND
  5884. +    PEBAR MRBAR   PEBUF MRBUF 
  5885. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5886. U2 inva(3) DPWR DGND
  5887. +    PEBUF MRBUF PEL   PEL MR PES 
  5888. +    D0_GATE IO_ACT 
  5889. U3 or(2) DPWR DGND
  5890. +    CP1 CP2   CP 
  5891. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5892. U4A aoi(2,2) DPWR DGND
  5893. +    P0 PEL PES DS   KA 
  5894. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5895. U4B aoi(2,2) DPWR DGND
  5896. +    P1 PEL PES Q0   KB 
  5897. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5898. U4C aoi(2,2) DPWR DGND
  5899. +    P2 PEL PES Q1   KC 
  5900. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5901. U4D aoi(2,2) DPWR DGND
  5902. +    P3 PEL PES Q2   KD 
  5903. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5904. U4E aoi(2,2) DPWR DGND
  5905. +    P4 PEL PES Q3   KE 
  5906. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5907. U4F aoi(2,2) DPWR DGND
  5908. +    P5 PEL PES Q4   KF 
  5909. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5910. U4G aoi(2,2) DPWR DGND
  5911. +    P6 PEL PES Q5   KG 
  5912. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5913. U4H aoi(2,2) DPWR DGND
  5914. +    P7 PEL PES Q6   KH 
  5915. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  5916. U5 inva(8) DPWR DGND
  5917. +    KA    KB    KC    KD    KE    KF    KG    KH
  5918. +    JA    JB    JC    JD    JE    JF    JG    JH
  5919. +    D0_GATE IO_ACT 
  5920. U6 jkff(7) DPWR DGND
  5921. +    $D_HI    MRBUF    CP
  5922. +    JA    JB    JC    JD    JE    JF    JG
  5923. +    KA    KB    KC    KD    KE    KF    KG
  5924. +    Q0    Q1    Q2    Q3    Q4    Q5    Q6
  5925. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  5926. +    D_ACT166_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5927. U7 jkff(1) DPWR DGND
  5928. +    $D_HI MRBUF CP   JH KH   Q7 $D_NC 
  5929. +    D_ACT166_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  5930. .ends
  5931.  
  5932. .model D_ACT166_1 ueff (
  5933. +    TWCLKLMN=8NS    TWCLKHMN=8NS
  5934. +    TWPCLMN=8NS    TSUDCLKMN=9.5NS
  5935. +    TSUPCCLKHMN=0.5NS    THDCLKMN=0NS
  5936. +    )
  5937. .model D_ACT166_2 ueff (
  5938. +    TWCLKLMN=8NS    TWCLKHMN=8NS
  5939. +    TWPCLMN=8NS    TSUDCLKMN=9.5NS
  5940. +    TSUPCCLKHMN=0.5NS    THDCLKMN=0NS
  5941. +    TPPCQHLMN=1NS    TPPCQHLTY=8.5NS
  5942. +    TPPCQHLMX=12NS    TPCLKQLHMN=1NS
  5943. +    TPCLKQLHTY=10NS    TPCLKQLHMX=13.5NS
  5944. +    TPCLKQHLMN=1NS    TPCLKQHLTY=9.5NS
  5945. +    TPCLKQHLMX=13NS
  5946. +    )
  5947. *---------
  5948. * 74ALS166  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  5949. *
  5950. * The ALS/AS Logic Data Book, 1986, TI
  5951. * tvh    08/08/89    Update interface and model names
  5952.  
  5953. .subckt 74ALS166  CLRBAR SH/LDBAR CLK_INH CLK SER A B C D E F G H QH
  5954. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  5955. +    params: MNTYMXDLY=0 IO_LEVEL=0
  5956. U1 bufa(2) DPWR DGND
  5957. +    SH/LDBAR CLRBAR   SHBUF CLRBUF 
  5958. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5959. U2 buf DPWR DGND
  5960. +    SHBUF   SHBUFD 
  5961. +    D_ALS166_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5962. U3 xor DPWR DGND
  5963. +    SHBUF SHBUFD   SHEN 
  5964. +    D0_GATE IO_ALS00 
  5965. U4 and(2) DPWR DGND
  5966. +    $D_X SHEN   SHENX 
  5967. +    D0_GATE IO_ALS00 
  5968. U5 buf DPWR DGND
  5969. +    SHBUF   SHIFT 
  5970. +    D_ALS166_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  5971. U6 or(2) DPWR DGND
  5972. +    SHIFT SHENX   SH_LDBAR 
  5973. +    D0_GATE IO_ALS00 
  5974. U7 inv DPWR DGND
  5975. +    SH_LDBAR   LD_SHBAR 
  5976. +    D0_GATE IO_ALS00 
  5977. U8 aoi(2,2) DPWR DGND
  5978. +    SER SH_LDBAR LD_SHBAR A   KA 
  5979. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5980. U9 aoi(2,2) DPWR DGND
  5981. +    QA SH_LDBAR LD_SHBAR B   KB 
  5982. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5983. U10 aoi(2,2) DPWR DGND
  5984. +    QB SH_LDBAR LD_SHBAR C   KC 
  5985. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5986. U11 aoi(2,2) DPWR DGND
  5987. +    QC SH_LDBAR LD_SHBAR D   KD 
  5988. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5989. U12 aoi(2,2) DPWR DGND
  5990. +    QD SH_LDBAR LD_SHBAR E   KE 
  5991. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5992. U13 aoi(2,2) DPWR DGND
  5993. +    QE SH_LDBAR LD_SHBAR F   KF 
  5994. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5995. U14 aoi(2,2) DPWR DGND
  5996. +    QF SH_LDBAR LD_SHBAR G   KG 
  5997. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  5998. U15 aoi(2,2) DPWR DGND
  5999. +    QG SH_LDBAR LD_SHBAR H   KH 
  6000. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  6001. U16 inva(8) DPWR DGND
  6002. +    KA    KB    KC    KD    KE    KF    KG    KH
  6003. +    JA    JB    JC    JD    JE    JF    JG    JH
  6004. +    D0_GATE IO_ALS00 
  6005. U17 nor(2) DPWR DGND
  6006. +    CLK CLK_INH   CLOCK 
  6007. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  6008. U18 jkff(7) DPWR DGND
  6009. +    $D_HI    CLRBUF    CLOCK
  6010. +    JA    JB    JC    JD    JE    JF    JG
  6011. +    KA    KB    KC    KD    KE    KF    KG
  6012. +    QA    QB    QC    QD    QE    QF    QG
  6013. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  6014. +    D_ALS166_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6015. U19 jkff(1) DPWR DGND
  6016. +    $D_HI CLRBUF CLOCK   JH KH   QH $D_NC 
  6017. +    D_ALS166_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6018. .ends
  6019.  
  6020. .model D_ALS166_1 ugate (
  6021. +    TPHLMN=0NS    TPLHMN=0NS
  6022. +    )
  6023. .model D_ALS166_2 ugate (
  6024. +    TPLHMN=0NS
  6025. +    )
  6026. .model D_ALS166_3 ueff (
  6027. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  6028. +    TWPCLMN=20NS    TSUDCLKMN=10NS
  6029. +    )
  6030. .model D_ALS166_4 ueff (
  6031. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  6032. +    TWPCLMN=20NS    TSUDCLKMN=10NS
  6033. +    TPPCQHLTY=10NS    TPCLKQLHTY=12NS
  6034. +    TPCLKQHLTY=13NS
  6035. +    )
  6036. *---------
  6037. * 74F166  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  6038. *
  6039. * (c) National Semiconductor, 1988
  6040. * cv    09/10/90    Update interface and model names
  6041.  
  6042. .subckt 74F166  MRBAR PEBAR CEBAR CP DS D0 D1 D2 D3 D4 D5 D6 D7 Q7
  6043. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  6044. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6045. U1 bufa(2) DPWR DGND
  6046. +    PEBAR MRBAR   PEBAR_BUF MRBUF 
  6047. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6048. U2 buf DPWR DGND
  6049. +    PEBAR_BUF   PEBAR_BUFD 
  6050. +    D_F166_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  6051. U3 xor DPWR DGND
  6052. +    PEBAR_BUF PEBAR_BUFD   PEBAREN 
  6053. +    D0_GATE IO_F 
  6054. U4 and(2) DPWR DGND
  6055. +    $D_X PEBAREN   PEBARENX 
  6056. +    D0_GATE IO_F 
  6057. U5 buf DPWR DGND
  6058. +    PEBAR_BUF   SHIFT 
  6059. +    D_F166_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  6060. U6 or(2) DPWR DGND
  6061. +    SHIFT PEBARENX   SH_LDBAR 
  6062. +    D0_GATE IO_F 
  6063. U7 inv DPWR DGND
  6064. +    SH_LDBAR   LD_SHBAR 
  6065. +    D0_GATE IO_F 
  6066. U8 aoi(2,2) DPWR DGND
  6067. +    DS SH_LDBAR LD_SHBAR D0   K0 
  6068. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6069. U9 aoi(2,2) DPWR DGND
  6070. +    Q0 SH_LDBAR LD_SHBAR D1   K1 
  6071. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6072. U10 aoi(2,2) DPWR DGND
  6073. +    Q1 SH_LDBAR LD_SHBAR D2   K2 
  6074. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6075. U11 aoi(2,2) DPWR DGND
  6076. +    Q2 SH_LDBAR LD_SHBAR D3   K3 
  6077. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6078. U12 aoi(2,2) DPWR DGND
  6079. +    Q3 SH_LDBAR LD_SHBAR D4   K4 
  6080. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6081. U13 aoi(2,2) DPWR DGND
  6082. +    Q4 SH_LDBAR LD_SHBAR D5   K5 
  6083. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6084. U14 aoi(2,2) DPWR DGND
  6085. +    Q5 SH_LDBAR LD_SHBAR D6   K6 
  6086. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6087. U15 aoi(2,2) DPWR DGND
  6088. +    Q6 SH_LDBAR LD_SHBAR D7   K7 
  6089. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6090. U16 inva(8) DPWR DGND
  6091. +    K0    K1    K2    K3    K4    K5    K6    K7
  6092. +    J0    J1    J2    J3    J4    J5    J6    J7
  6093. +    D0_GATE IO_F 
  6094. U17 nor(2) DPWR DGND
  6095. +    CP CEBAR   CLOCK 
  6096. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6097. U18 jkff(7) DPWR DGND
  6098. +    $D_HI    MRBUF    CLOCK
  6099. +    J0    J1    J2    J3    J4    J5    J6
  6100. +    K0    K1    K2    K3    K4    K5    K6
  6101. +    Q0    Q1    Q2    Q3    Q4    Q5    Q6
  6102. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  6103. +    D_F166_3 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6104. U19 jkff(1) DPWR DGND
  6105. +    $D_HI MRBUF CLOCK   J7 K7   Q7 $D_NC 
  6106. +    D_F166_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6107. .ends
  6108.  
  6109. .model D_F166_1 ugate (
  6110. +    TPHLMN=1NS    TPLHMN=1NS
  6111. +    )
  6112. .model D_F166_2 ugate (
  6113. +    TPLHMN=1NS
  6114. +    )
  6115. .model D_F166_3 ueff (
  6116. +    TWCLKLMN=5NS    TWCLKHMN=3.5NS
  6117. +    TWPCLMN=4NS    TSUDCLKMN=3NS
  6118. +    )
  6119. .model D_F166_4 ueff (
  6120. +    TWCLKLMN=5NS    TWCLKHMN=3.5NS
  6121. +    TWPCLMN=4NS    TSUDCLKMN=3NS
  6122. +    TPPCQHLMN=4NS    TPPCQHLTY=6.5NS
  6123. +    TPPCQHLMX=9.5NS    TPCLKQLHMN=5NS
  6124. +    TPCLKQLHTY=7.5NS    TPCLKQLHMX=12NS
  6125. +    TPCLKQHLMN=3.5NS    TPCLKQHLTY=6NS
  6126. +    TPCLKQHLMX=9NS
  6127. +    )
  6128. *---------
  6129. * 74HC166  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  6130. *
  6131. * The TTL Data Book, Vol 2, 1985, TI
  6132. * tvh    08/08/89    Update interface and model names
  6133.  
  6134. .subckt 74HC166  CLRBAR SH/LDBAR CLK_INH CLK SER A B C D E F G H QH
  6135. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  6136. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6137. U1 bufa(2) DPWR DGND
  6138. +    SH/LDBAR CLRBAR   SHBUF CLRBUF 
  6139. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6140. U2 buf DPWR DGND
  6141. +    SHBUF   SHBUFD 
  6142. +    D_HC166_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  6143. U3 xor DPWR DGND
  6144. +    SHBUF SHBUFD   SHEN 
  6145. +    D0_GATE IO_HC 
  6146. U4 and(2) DPWR DGND
  6147. +    $D_X SHEN   SHENX 
  6148. +    D0_GATE IO_HC 
  6149. U5 buf DPWR DGND
  6150. +    SHBUF   SHIFT 
  6151. +    D_HC166_2 IO_HC MNTYMXDLY={MNTYMXDLY} 
  6152. U6 or(2) DPWR DGND
  6153. +    SHIFT SHENX   SH_LDBAR 
  6154. +    D0_GATE IO_HC 
  6155. U7 inv DPWR DGND
  6156. +    SH_LDBAR   LD_SHBAR 
  6157. +    D0_GATE IO_HC 
  6158. U8 aoi(2,2) DPWR DGND
  6159. +    SER SH_LDBAR LD_SHBAR A   KA 
  6160. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6161. U9 aoi(2,2) DPWR DGND
  6162. +    QA SH_LDBAR LD_SHBAR B   KB 
  6163. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6164. U10 aoi(2,2) DPWR DGND
  6165. +    QB SH_LDBAR LD_SHBAR C   KC 
  6166. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6167. U11 aoi(2,2) DPWR DGND
  6168. +    QC SH_LDBAR LD_SHBAR D   KD 
  6169. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6170. U12 aoi(2,2) DPWR DGND
  6171. +    QD SH_LDBAR LD_SHBAR E   KE 
  6172. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6173. U13 aoi(2,2) DPWR DGND
  6174. +    QE SH_LDBAR LD_SHBAR F   KF 
  6175. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6176. U14 aoi(2,2) DPWR DGND
  6177. +    QF SH_LDBAR LD_SHBAR G   KG 
  6178. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6179. U15 aoi(2,2) DPWR DGND
  6180. +    QG SH_LDBAR LD_SHBAR H   KH 
  6181. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6182. U16 inva(8) DPWR DGND
  6183. +    KA    KB    KC    KD    KE    KF    KG    KH
  6184. +    JA    JB    JC    JD    JE    JF    JG    JH
  6185. +    D0_GATE IO_HC 
  6186. U17 nor(2) DPWR DGND
  6187. +    CLK CLK_INH   CLOCK 
  6188. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  6189. U18 jkff(7) DPWR DGND
  6190. +    $D_HI    CLRBUF    CLOCK
  6191. +    JA    JB    JC    JD    JE    JF    JG
  6192. +    KA    KB    KC    KD    KE    KF    KG
  6193. +    QA    QB    QC    QD    QE    QF    QG
  6194. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  6195. +    D_HC166_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6196. U19 jkff(1) DPWR DGND
  6197. +    $D_HI CLRBUF CLOCK   JH KH   QH $D_NC 
  6198. +    D_HC166_4 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6199. .ends
  6200.  
  6201. .model D_HC166_1 ugate (
  6202. +    TPHLMN=16NS    TPLHMN=16NS
  6203. +    )
  6204. .model D_HC166_2 ugate (
  6205. +    TPLHMN=16NS
  6206. +    )
  6207. .model D_HC166_3 ueff (
  6208. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  6209. +    TWPCLMN=25NS    TSUDCLKMN=20NS
  6210. +    TSUPCCLKHMN=10NS
  6211. +    )
  6212. .model D_HC166_4 ueff (
  6213. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  6214. +    TWPCLMN=25NS    TSUDCLKMN=20NS
  6215. +    TSUPCCLKHMN=10NS    TPPCQHLTY=18NS
  6216. +    TPPCQHLMX=30NS    TPCLKQLHTY=15NS
  6217. +    TPCLKQLHMX=38NS    TPCLKQHLTY=15NS
  6218. +    TPCLKQHLMX=38NS
  6219. +    )
  6220. *---------
  6221. * 74HCT166  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  6222. *
  6223. * (c) National Semiconductor, 1988 
  6224. * cv    09/10/90    Update interface and model names
  6225.  
  6226. .subckt 74HCT166  CLRBAR SH/LDBAR CLK_INH CLK SER A B C D E F G H QH
  6227. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  6228. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6229. U1 bufa(2) DPWR DGND
  6230. +    SH/LDBAR CLRBAR   SHBUF CLRBUF 
  6231. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6232. U2 buf DPWR DGND
  6233. +    SHBUF   SHBUFD 
  6234. +    D_HCT166_1 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  6235. U3 xor DPWR DGND
  6236. +    SHBUF SHBUFD   SHEN 
  6237. +    D0_GATE IO_HCT 
  6238. U4 and(2) DPWR DGND
  6239. +    $D_X SHEN   SHENX 
  6240. +    D0_GATE IO_HCT 
  6241. U5 buf DPWR DGND
  6242. +    SHBUF   SHIFT 
  6243. +    D_HCT166_2 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  6244. U6 or(2) DPWR DGND
  6245. +    SHIFT SHENX   SH_LDBAR 
  6246. +    D0_GATE IO_HCT 
  6247. U7 inv DPWR DGND
  6248. +    SH_LDBAR   LD_SHBAR 
  6249. +    D0_GATE IO_HCT 
  6250. U8 aoi(2,2) DPWR DGND
  6251. +    SER SH_LDBAR LD_SHBAR A   KA 
  6252. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6253. U9 aoi(2,2) DPWR DGND
  6254. +    QA SH_LDBAR LD_SHBAR B   KB 
  6255. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6256. U10 aoi(2,2) DPWR DGND
  6257. +    QB SH_LDBAR LD_SHBAR C   KC 
  6258. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6259. U11 aoi(2,2) DPWR DGND
  6260. +    QC SH_LDBAR LD_SHBAR D   KD 
  6261. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6262. U12 aoi(2,2) DPWR DGND
  6263. +    QD SH_LDBAR LD_SHBAR E   KE 
  6264. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6265. U13 aoi(2,2) DPWR DGND
  6266. +    QE SH_LDBAR LD_SHBAR F   KF 
  6267. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6268. U14 aoi(2,2) DPWR DGND
  6269. +    QF SH_LDBAR LD_SHBAR G   KG 
  6270. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6271. U15 aoi(2,2) DPWR DGND
  6272. +    QG SH_LDBAR LD_SHBAR H   KH 
  6273. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6274. U16 inva(8) DPWR DGND
  6275. +    KA    KB    KC    KD    KE    KF    KG    KH
  6276. +    JA    JB    JC    JD    JE    JF    JG    JH
  6277. +    D0_GATE IO_HCT 
  6278. U17 nor(2) DPWR DGND
  6279. +    CLK CLK_INH   CLOCK 
  6280. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  6281. U18 jkff(7) DPWR DGND
  6282. +    $D_HI    CLRBUF    CLOCK
  6283. +    JA    JB    JC    JD    JE    JF    JG
  6284. +    KA    KB    KC    KD    KE    KF    KG
  6285. +    QA    QB    QC    QD    QE    QF    QG
  6286. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  6287. +    D_HCT166_3 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6288. U19 jkff(1) DPWR DGND
  6289. +    $D_HI CLRBUF CLOCK   JH KH   QH $D_NC 
  6290. +    D_HCT166_4 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6291. .ends
  6292.  
  6293. .model D_HCT166_1 ugate (
  6294. +    TPHLMN=16NS    TPLHMN=16NS
  6295. +    )
  6296. .model D_HCT166_2 ugate (
  6297. +    TPLHMN=16NS
  6298. +    )
  6299. .model D_HCT166_3 ueff (
  6300. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  6301. +    TWPCLMN=20NS    TSUDCLKMN=23NS
  6302. +    TSUPCCLKHMN=20NS    THDCLKMN=0NS
  6303. +    )
  6304. .model D_HCT166_4 ueff (
  6305. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  6306. +    TWPCLMN=20NS    TSUDCLKMN=23NS
  6307. +    TSUPCCLKHMN=20NS    THDCLKMN=0NS
  6308. +    TPPCQHLMX=41NS    TPCLKQLHMX=43NS
  6309. +    TPCLKQHLMX=43NS
  6310. +    )
  6311. *---------
  6312. * 74LS166A  PARALLEL-LOAD 8-BIT SHIFT REGISTERS
  6313. *
  6314. * The TTL Data Book, Vol 2, 1985, TI
  6315. * tvh    08/08/89    Update interface and model names
  6316.  
  6317. .subckt 74LS166A  CLRBAR SH/LDBAR CLK_INH CLK SER A B C D E F G H QH
  6318. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  6319. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6320. U1 bufa(2) DPWR DGND
  6321. +    SH/LDBAR CLRBAR   SHBUF CLRBUF 
  6322. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6323. U2 buf DPWR DGND
  6324. +    SHBUF   SHBUFD 
  6325. +    D_LS166A_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  6326. U3 xor DPWR DGND
  6327. +    SHBUF SHBUFD   SHEN 
  6328. +    D0_GATE IO_LS 
  6329. U4 and(2) DPWR DGND
  6330. +    $D_X SHEN   SHENX 
  6331. +    D0_GATE IO_LS 
  6332. U5 buf DPWR DGND
  6333. +    SHBUF   SHIFT 
  6334. +    D_LS166A_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  6335. U6 or(2) DPWR DGND
  6336. +    SHIFT SHENX   SH_LDBAR 
  6337. +    D0_GATE IO_LS 
  6338. U7 inv DPWR DGND
  6339. +    SH_LDBAR   LD_SHBAR 
  6340. +    D0_GATE IO_LS 
  6341. U8 aoi(2,2) DPWR DGND
  6342. +    SER SH_LDBAR LD_SHBAR A   KA 
  6343. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6344. U9 aoi(2,2) DPWR DGND
  6345. +    QA SH_LDBAR LD_SHBAR B   KB 
  6346. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6347. U10 aoi(2,2) DPWR DGND
  6348. +    QB SH_LDBAR LD_SHBAR C   KC 
  6349. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6350. U11 aoi(2,2) DPWR DGND
  6351. +    QC SH_LDBAR LD_SHBAR D   KD 
  6352. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6353. U12 aoi(2,2) DPWR DGND
  6354. +    QD SH_LDBAR LD_SHBAR E   KE 
  6355. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6356. U13 aoi(2,2) DPWR DGND
  6357. +    QE SH_LDBAR LD_SHBAR F   KF 
  6358. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6359. U14 aoi(2,2) DPWR DGND
  6360. +    QF SH_LDBAR LD_SHBAR G   KG 
  6361. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6362. U15 aoi(2,2) DPWR DGND
  6363. +    QG SH_LDBAR LD_SHBAR H   KH 
  6364. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6365. U16 inva(8) DPWR DGND
  6366. +    KA    KB    KC    KD    KE    KF    KG    KH
  6367. +    JA    JB    JC    JD    JE    JF    JG    JH
  6368. +    D0_GATE IO_LS 
  6369. U17 nor(2) DPWR DGND
  6370. +    CLK CLK_INH   CLOCK 
  6371. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  6372. U18 jkff(7) DPWR DGND
  6373. +    $D_HI    CLRBUF    CLOCK
  6374. +    JA    JB    JC    JD    JE    JF    JG
  6375. +    KA    KB    KC    KD    KE    KF    KG
  6376. +    QA    QB    QC    QD    QE    QF    QG
  6377. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  6378. +    D_LS166A_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6379. U19 jkff(1) DPWR DGND
  6380. +    $D_HI CLRBUF CLOCK   JH KH   QH $D_NC 
  6381. +    D_LS166A_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6382. .ends
  6383.  
  6384. .model D_LS166A_1 ugate (
  6385. +    TPHLMN=10NS    TPLHMN=10NS
  6386. +    )
  6387. .model D_LS166A_2 ugate (
  6388. +    TPLHMN=10NS
  6389. +    )
  6390. .model D_LS166A_3 ueff (
  6391. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  6392. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  6393. +    )
  6394. .model D_LS166A_4 ueff (
  6395. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  6396. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  6397. +    TPPCQHLTY=19NS    TPPCQHLMX=30NS
  6398. +    TPCLKQLHTY=11NS    TPCLKQLHMX=20NS
  6399. +    TPCLKQLHMN=5NS    TPCLKQHLTY=14NS
  6400. +    TPCLKQHLMX=25NS    TPCLKQHLMN=7NS
  6401. +    )
  6402. *-------------------------------------------------------------------------
  6403. * 74167  SYNCHRONOUS DECADE RATE MULTIPLIERS
  6404. *
  6405. * The TTL Data Book, Vol 2, 1985, TI
  6406. * tdn    09/12/89    Update interface and model names
  6407.  
  6408. .subckt 74167  CLR STRB CLK ENIN SET9 B0 B1 B2 B3 UNICAS Y Z ENOUT
  6409. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  6410. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6411. * Note:  Some devices in this SUBCKT are in IO_LS model, even though this IC
  6412. * is STD type.  This is done to meet the setup, hold time spec of the ENin pin,
  6413. * since IO_STD typed device cannot perform this task.
  6414.  
  6415. U1 bufa(6) DPWR DGND
  6416. +    ENin    CLK    B3    B2    B1    B0
  6417. +    EI    CLKD    B3D    B2D    B1D    B0D
  6418. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  6419. U2 inva(5) DPWR DGND
  6420. +    EI    CLKD    STRB    CLR    SET9
  6421. +    EIB    CLKB    STRBB    CLRB    SET9B
  6422. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  6423. U3 bufa(8) DPWR DGND
  6424. +    QA    QAB    QB    QBB    QC    QCB    QD    QDB
  6425. +    QA1    QAB1    QB1    QBB1    QC1    QCB1    QD1    QDB1
  6426. +    D_167_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6427. U4 bufa(8) DPWR DGND
  6428. +    QA1    QAB1    QB1    QBB1    QC1    QCB1    QD1    QDB1
  6429. +    QA2    QAB2    QB2    QBB2    QC2    QCB2    QD2    QDB2
  6430. +    D_167_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6431. U5 anda(4,9) DPWR DGND
  6432. +    QDB2    QC2    CKSTY    B0D
  6433. +    QB2    QAB2    CKSTY    B1D
  6434. +    $D_HI    QA2    CKSTY    B2D
  6435. +    $D_HI    QCB2    CKSTY    B3D
  6436. +    QDB1    QC1    CKSTZ    B0D
  6437. +    QB1    QAB1    CKSTZ    B1D
  6438. +    $D_HI    QA1    CKSTZ    B2D
  6439. +    $D_HI    QCB1    CKSTZ    B3D
  6440. +    EID    EIB    CLKD    CLRB
  6441. +    AY    BY    CY    DY    AZ    BZ    CZ    DZ    X2
  6442. +    D0_GATE IO_STD 
  6443. U6 anda(2,3) DPWR DGND
  6444. +    QC EIB QA EIB QCB EIB   ED EB EA 
  6445. +    D0_GATE IO_STD 
  6446. U7 ao(3,2) DPWR DGND
  6447. +    QA QB EIB $D_HI QC EIB   EC 
  6448. +    D0_GATE IO_STD 
  6449. U8 buf DPWR DGND
  6450. +    EI   EID 
  6451. +    D_167_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6452. U9 and(2) DPWR DGND
  6453. +    SET9B CLRB   CLRB1 
  6454. +    D0_GATE IO_STD 
  6455. U10 buf DPWR DGND
  6456. +    $D_HI   PREAB 
  6457. +    D0_GATE IO_LS 
  6458. U11 inva(4) DPWR DGND
  6459. +    ED EC EB EA   EDB ECB EBB EAB 
  6460. +    D0_GATE IO_STD 
  6461. U12 buf DPWR DGND
  6462. +    SET9B   SET9D 
  6463. +    D_167_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6464. XA  CLKB CLRB1 PREAB EAB EA X2 QA QAB  DPWR DGND  167ENSUHD
  6465. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  6466. XB  CLKB CLRB1 PREAB EBB EB X2 QB QBB  DPWR DGND  167ENSUHD
  6467. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  6468. XC  CLKB CLRB SET9D ECB EC X2 QC QCB  DPWR DGND  167ENSUHD
  6469. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  6470. XD  CLKB CLRB SET9D EDB ED X2 QD QDB  DPWR DGND  167ENSUHD
  6471. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  6472. U14 buf DPWR DGND
  6473. +    CLKB   CKBY 
  6474. +    D_167_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6475. U15 buf DPWR DGND
  6476. +    CLKB   CKBZ 
  6477. +    D_167_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6478. U16 buf DPWR DGND
  6479. +    STRBB   STRY 
  6480. +    D_167_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6481. U17 and(2) DPWR DGND
  6482. +    CKBY STRY   CKSTY 
  6483. +    D_167_8 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6484. U18 and(2) DPWR DGND
  6485. +    CKBZ STRBB   CKSTZ 
  6486. +    D_167_9 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6487. U19 nand(3) DPWR DGND
  6488. +    QD QC EIB   ENout 
  6489. +    D_167_10 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6490. U20 nor(4) DPWR DGND
  6491. +    AY BY CY DY   Y1 
  6492. +    D_167_11 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6493. U21 nor(4) DPWR DGND
  6494. +    AZ BZ CZ DZ   Z 
  6495. +    D_167_12 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6496. U22 nand(2) DPWR DGND
  6497. +    Y1 UNICASD   Y 
  6498. +    D_167_13 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6499. U23 buf DPWR DGND
  6500. +    UNICAS   UNICASD 
  6501. +    D_167_14 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6502. .ends
  6503.  
  6504. .subckt 167ENSUHD  CLKB CLRB PRE IN INB XEN2 Q QBAR DPWR DGND
  6505. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6506. U1 srff(1) DPWR DGND
  6507. +    $D_HI CLRS CLKB   INBD $D_LO   INP $D_NC 
  6508. +    D_167_15 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6509. U2 buf DPWR DGND
  6510. +    INB   INBD 
  6511. +    D_167_16 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6512. U3 suhdck(1) DPWR DGND
  6513. +    CLRS   INB   SUOUT $D_NC 
  6514. +    D_167_17 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6515. U4 and(3) DPWR DGND
  6516. +    SUOUT IN CLRBD   XEN1 
  6517. +    D0_GATE IO_STD 
  6518. U5 buf3a(2) DPWR DGND
  6519. +    $D_X $D_X   XEN1   INP PRE 
  6520. +    D0_TGATE IO_LS 
  6521. U6 buf3 DPWR DGND
  6522. +    $D_X   XEN2   PRE 
  6523. +    D0_TGATE IO_LS 
  6524. U7 and(2) DPWR DGND
  6525. +    CLRB CLKB   CLRS 
  6526. +    D0_GATE IO_STD 
  6527. U8 buf DPWR DGND
  6528. +    CLRB   CLRBD 
  6529. +    D_167_18 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6530. U9 jkff(1) DPWR DGND
  6531. +    PRE CLRB CLKB   INP INP   Q QBAR 
  6532. +    D_167_19 IO_STD MNTYMXDLY={MNTYMXDLY} 
  6533. .ends
  6534.  
  6535. .model D_167_1 ugate (
  6536. +    TPHLTY=6NS    TPHLMX=9NS
  6537. +    TPLHTY=6NS    TPLHMX=9NS
  6538. +    )
  6539. .model D_167_2 ugate (
  6540. +    TPHLTY=3NS    TPHLMX=4NS
  6541. +    TPLHTY=3NS    TPLHMX=4NS
  6542. +    )
  6543. .model D_167_3 ugate (
  6544. +    TPHLMN=25NS
  6545. +    )
  6546. .model D_167_4 ugate (
  6547. +    TPHLTY=4NS    TPHLMX=6NS
  6548. +    )
  6549. .model D_167_5 ugate (
  6550. +    TPLHTY=7NS    TPLHMX=9NS
  6551. +    )
  6552. .model D_167_6 ugate (
  6553. +    TPLHTY=2NS    TPLHMX=3NS
  6554. +    )
  6555. .model D_167_7 ugate (
  6556. +    TPHLTY=2NS    TPHLMX=3NS
  6557. +    )
  6558. .model D_167_8 ugate (
  6559. +    TPHLTY=5NS    TPHLMX=7NS
  6560. +    TPLHTY=4NS    TPLHMX=7NS
  6561. +    )
  6562. .model D_167_9 ugate (
  6563. +    TPHLTY=6NS    TPHLMX=8NS
  6564. +    TPLHTY=6NS    TPLHMX=9NS
  6565. +    )
  6566. .model D_167_10 ugate (
  6567. +    TPLHTY=13NS    TPLHMX=20NS
  6568. +    TPHLTY=14NS    TPHLMX=21NS
  6569. +    )
  6570. .model D_167_11 ugate (
  6571. +    TPHLTY=9NS    TPHLMX=13NS
  6572. +    TPLHTY=9NS    TPLHMX=13NS
  6573. +    )
  6574. .model D_167_12 ugate (
  6575. +    TPHLTY=9NS    TPHLMX=14NS
  6576. +    TPLHTY=6NS    TPLHMX=10NS
  6577. +    )
  6578. .model D_167_13 ugate (
  6579. +    TPHLTY=6NS    TPHLMX=10NS
  6580. +    TPLHTY=6NS    TPLHMX=10NS
  6581. +    )
  6582. .model D_167_14 ugate (
  6583. +    TPHLTY=3NS    TPHLMX=4NS
  6584. +    )
  6585. .model D_167_15 ugff (
  6586. +    TWGHMN=20NS    TSUDGMN=10NS
  6587. +    THDGMN=20NS    TPPCQHLMN=5NS
  6588. +    )
  6589. .model D_167_16 ugate (
  6590. +    TPHLTY=5NS    TPHLMX=5NS
  6591. +    )
  6592. .model D_167_17 usuhd (
  6593. +    TSUMN=10NS
  6594. +    )
  6595. .model D_167_18 ugate (
  6596. +    TPLHMN=.1NS
  6597. +    )
  6598. .model D_167_19 ueff (
  6599. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  6600. +    TWPCLMN=15NS    TPCLKQHLTY=6NS
  6601. +    TPCLKQHLMX=13NS    TPCLKQLHTY=8NS
  6602. +    TPCLKQLHMX=12NS
  6603. +    )
  6604. *-------------------------------------------------------------------------
  6605. * 74ALS168B  SYNCHRONOUS 4-BIT UP/DOWN DECADE COUNTER 
  6606. *
  6607. * The ALS/AS Logic Data Book, 1986, TI
  6608. * tvh    08/09/89    Update interface and model names
  6609.  
  6610. .subckt 74ALS168B  CLK U/DBAR ENPBAR ENTBAR LOADBAR A B C D QA QB QC QD RCOBAR
  6611. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  6612. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6613. U1 bufa(4) DPWR DGND
  6614. +    ENPBAR ENTBAR U/DBAR LOADBAR   ENPB ENTB U/DB LOADB 
  6615. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  6616. U2 inva(4) DPWR DGND
  6617. +    QABAR U/DB LOADB QDBAR   B1 D/UB LOAD QDB 
  6618. +    D0_GATE IO_ALS00 
  6619. U3 nanda(5,4) DPWR DGND
  6620. +    $D_HI    $D_HI    $D_HI    QBBAR    QABAR
  6621. +    $D_HI    $D_HI    $D_HI    AD    EN
  6622. +    $D_HI    $D_HI    QABAR    QBBAR    QCBAR
  6623. +    D/UB    QDBAR    QABAR    QBBAR    QCBAR
  6624. +    C1    BD    D1    BC
  6625. +    D0_GATE IO_ALS00 
  6626. U4 nora(3,2) DPWR DGND
  6627. +    $D_LO ENPB ENTB QDBAR D/UB QABAR   EN AD 
  6628. +    D0_GATE IO_ALS00 
  6629. U5 aoi(2,2) DPWR DGND
  6630. +    D/UB B1 U/DB QABAR   B2 
  6631. +    D0_GATE IO_ALS00 
  6632. U6 aoi(2,3) DPWR DGND
  6633. +    D/UB C1 U/DB QBBAR U/DB QABAR   C2 
  6634. +    D0_GATE IO_ALS00 
  6635. U7 aoi(2,4) DPWR DGND
  6636. +    D/UB D1 U/DB QBBAR U/DB QABAR U/DB QCBAR   D2 
  6637. +    D0_GATE IO_ALS00 
  6638. UDELAY inv DPWR DGND
  6639. +    ENTB   ENTD 
  6640. +    D0_GATE IO_ALS00 
  6641. UDEL inv DPWR DGND
  6642. +    U/DB   DUB 
  6643. +    D0_GATE IO_ALS00 
  6644. UDELY bufa(2) DPWR DGND
  6645. +    U/DB DUB   U/DBD DUBD 
  6646. +    D_ALS168B_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  6647. U8 aoi(6,2) DPWR DGND
  6648. +    QABAR    QBBAR    QCBAR    DUBD    QDBAR    ENTD
  6649. +    ENTD    B1    U/DBD    QDB    $D_HI    $D_HI
  6650. +    RCOBAR
  6651. +    D_ALS168B_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6652. U9 anda(2,3) DPWR DGND
  6653. +    B2 EN C2 EN D2 EN   B3 C3 D3 
  6654. +    D0_GATE IO_ALS00 
  6655. U10 nxora(4) DPWR DGND
  6656. +    EN    QABAR
  6657. +    B3    QBBAR
  6658. +    C3    QCBAR
  6659. +    D3    QDBAR
  6660. +    A4    B4    C4    D4
  6661. +    D0_GATE IO_ALS00 
  6662. U11 ao(2,2) DPWR DGND
  6663. +    A LOAD LOADB A4   DA 
  6664. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  6665. U12 ao(4,2) DPWR DGND
  6666. +    $D_HI $D_HI B LOAD LOADB B4 BC BD   DB 
  6667. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  6668. U13 ao(3,2) DPWR DGND
  6669. +    $D_HI C LOAD LOADB C4 BC   DC 
  6670. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  6671. U14 ao(3,2) DPWR DGND
  6672. +    $D_HI D LOAD LOADB D4 BD   DD 
  6673. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  6674. U15 dff(4) DPWR DGND
  6675. +    $D_HI    $D_HI    CLK
  6676. +    DA    DB    DC    DD
  6677. +    QABUF    QBBUF    QCBUF    QDBUF    QABBUF    QBBBUF    QCBBUF    QDBBUF
  6678. +    D_ALS168B_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  6679. U16 bufa(4) DPWR DGND
  6680. +    QABUF QBBUF QCBUF QDBUF   QA QB QC QD 
  6681. +    D_ALS168B_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6682. U17 buf3a(4) DPWR DGND
  6683. +    QABBUF QBBBUF QCBBUF QDBBUF   U/DB   QABAR QBBAR QCBAR QDBAR 
  6684. +    D_ALS168B_5 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  6685. U18 buf3a(4) DPWR DGND
  6686. +    QABBUF QBBBUF QCBBUF QDBBUF   D/UB   QABAR QBBAR QCBAR QDBAR 
  6687. +    D_ALS168B_6 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  6688. .ends
  6689.  
  6690. .model D_ALS168B_1 ugate (
  6691. +    TPLHMN=2NS    TPHLMN=3NS
  6692. +    TPLHMX=3NS    TPHLMX=6NS
  6693. +    )
  6694. .model D_ALS168B_2 ugate (
  6695. +    TPLHMN=2NS    TPHLMN=3NS
  6696. +    TPLHMX=13NS    TPHLMX=16NS
  6697. +    )
  6698. .model D_ALS168B_3 ueff (
  6699. +    TWCLKLMN=12.5NS    TWCLKHMN=12.5NS
  6700. +    TSUDCLKMN=15NS    TPCLKQLHMN=0NS
  6701. +    TPCLKQLHMX=1PS    TPCLKQHLMN=0NS
  6702. +    TPCLKQHLMX=1PS
  6703. +    )
  6704. .model D_ALS168B_4 ugate (
  6705. +    TPLHMN=2NS    TPHLMN=5NS
  6706. +    TPLHMX=15NS    TPHLMX=20NS
  6707. +    )
  6708. .model D_ALS168B_5 utgate (
  6709. +    TPLHMN=1NS    TPHLMN=3NS
  6710. +    TPLHMX=7NS    TPHLMX=4NS
  6711. +    )
  6712. .model D_ALS168B_6 utgate (
  6713. +    TPLHMN=3NS    TPHLMN=1NS
  6714. +    TPLHMX=4NS    TPHLMX=7NS
  6715. +    )
  6716. *---------
  6717. * 74AS168  SYNCHRONOUS 4-BIT UP/DOWN DECADE COUNTER 
  6718. *
  6719. * The ALS/AS Logic Data Book, 1986, TI
  6720. * tvh    08/10/89    Update interface and model names
  6721.  
  6722. .subckt 74AS168  CLK U/DBAR ENPBAR ENTBAR LOADBAR A B C D QA QB QC QD RCOBAR
  6723. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  6724. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6725. U1 bufa(4) DPWR DGND
  6726. +    ENPBAR ENTBAR U/DBAR LOADBAR   ENPB ENTB U/DB LOADB 
  6727. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  6728. U2 inva(4) DPWR DGND
  6729. +    QABAR U/DB LOADB QDBAR   B1 D/UB LOAD QDB 
  6730. +    D0_GATE IO_AS00 
  6731. U3 nanda(5,4) DPWR DGND
  6732. +    $D_HI    $D_HI    $D_HI    QBBAR    QABAR
  6733. +    $D_HI    $D_HI    $D_HI    AD    EN
  6734. +    $D_HI    $D_HI    QABAR    QBBAR    QCBAR
  6735. +    D/UB    QDBAR    QABAR    QBBAR    QCBAR
  6736. +    C1    BD    D1    BC
  6737. +    D0_GATE IO_AS00 
  6738. U4 nora(3,2) DPWR DGND
  6739. +    $D_LO ENPB ENTB QDBAR D/UB QABAR   EN AD 
  6740. +    D0_GATE IO_AS00 
  6741. U5 aoi(2,2) DPWR DGND
  6742. +    D/UB B1 U/DB QABAR   B2 
  6743. +    D0_GATE IO_AS00 
  6744. U6 aoi(2,3) DPWR DGND
  6745. +    D/UB C1 U/DB QBBAR U/DB QABAR   C2 
  6746. +    D0_GATE IO_AS00 
  6747. U7 aoi(2,4) DPWR DGND
  6748. +    D/UB D1 U/DB QBBAR U/DB QABAR U/DB QCBAR   D2 
  6749. +    D0_GATE IO_AS00 
  6750. UDELAY inv DPWR DGND
  6751. +    ENTB   ENTD 
  6752. +    D0_GATE IO_AS00 
  6753. UDEL inv DPWR DGND
  6754. +    U/DB   DUB 
  6755. +    D0_GATE IO_AS00 
  6756. UDELY bufa(2) DPWR DGND
  6757. +    U/DB DUB   U/DBD DUBD 
  6758. +    D_AS168_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  6759. U8 aoi(6,2) DPWR DGND
  6760. +    QABAR    QBBAR    QCBAR    DUBD    QDBAR    ENTD
  6761. +    ENTD    B1    U/DBD    QDB    $D_HI    $D_HI
  6762. +    RCOBAR
  6763. +    D_AS168_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6764. U9 anda(2,3) DPWR DGND
  6765. +    B2 EN C2 EN D2 EN   B3 C3 D3 
  6766. +    D0_GATE IO_AS00 
  6767. U10 nxora(4) DPWR DGND
  6768. +    EN    QABAR
  6769. +    B3    QBBAR
  6770. +    C3    QCBAR
  6771. +    D3    QDBAR
  6772. +    A4    B4    C4    D4
  6773. +    D0_GATE IO_AS00 
  6774. U11 ao(2,2) DPWR DGND
  6775. +    A LOAD LOADB A4   DA 
  6776. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  6777. U12 ao(4,2) DPWR DGND
  6778. +    $D_HI $D_HI B LOAD LOADB B4 BC BD   DB 
  6779. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  6780. U13 ao(3,2) DPWR DGND
  6781. +    $D_HI C LOAD LOADB C4 BC   DC 
  6782. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  6783. U14 ao(3,2) DPWR DGND
  6784. +    $D_HI D LOAD LOADB D4 BD   DD 
  6785. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  6786. U15 dff(4) DPWR DGND
  6787. +    $D_HI    $D_HI    CLK
  6788. +    DA    DB    DC    DD
  6789. +    QABUF    QBBUF    QCBUF    QDBUF    QABBUF    QBBBUF    QCBBUF    QDBBUF
  6790. +    D_AS168_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  6791. U16 bufa(4) DPWR DGND
  6792. +    QABUF QBBUF QCBUF QDBUF   QA QB QC QD 
  6793. +    D_AS168_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6794. U17 buf3a(4) DPWR DGND
  6795. +    QABBUF QBBBUF QCBBUF QDBBUF   U/DB   QABAR QBBAR QCBAR QDBAR 
  6796. +    D_AS168_5 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  6797. U18 buf3a(4) DPWR DGND
  6798. +    QABBUF QBBBUF QCBBUF QDBBUF   D/UB   QABAR QBBAR QCBAR QDBAR 
  6799. +    D_AS168_6 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  6800. .ends
  6801.  
  6802. .model D_AS168_1 ugate (
  6803. +    TPLHMN=0.5NS    TPHLMN=0.5NS
  6804. +    TPLHMX=4NS    TPHLMX=3NS
  6805. +    )
  6806. .model D_AS168_2 ugate (
  6807. +    TPLHMN=1.5NS    TPHLMN=1.5NS
  6808. +    TPLHMX=9NS    TPHLMX=9NS
  6809. +    )
  6810. .model D_AS168_3 ueff (
  6811. +    TWCLKLMN=6.7NS    TWCLKHMN=6.7NS
  6812. +    TSUDCLKMN=8NS    TPCLKQLHMN=0NS
  6813. +    TPCLKQLHMX=1PS    TPCLKQHLMN=0NS
  6814. +    TPCLKQHLMX=1PS
  6815. +    )
  6816. .model D_AS168_4 ugate (
  6817. +    TPLHMN=1NS    TPHLMN=2NS
  6818. +    TPLHMX=7NS    TPHLMX=13NS
  6819. +    )
  6820. .model D_AS168_5 utgate (
  6821. +    TPLHMN=1.5NS    TPHLMN=0.5NS
  6822. +    TPLHMX=7.5NS    TPHLMX=4NS
  6823. +    )
  6824. .model D_AS168_6 utgate (
  6825. +    TPLHMN=0.5NS    TPHLMN=1.5NS
  6826. +    TPLHMX=4NS    TPHLMX=7.5NS
  6827. +    )
  6828. *---------
  6829. * 74F168  SYNCHRONOUS 4-BIT UP/DOWN DECADE COUNTER 
  6830. *
  6831. * The F Logic Data Book, 1987, TI
  6832. * tvh    08/10/89    Update interface and model names
  6833.  
  6834. .subckt 74F168  CLK U/DBAR ENPBAR ENTBAR LOADBAR A B C D QA QB QC QD RCOBAR
  6835. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  6836. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6837. U1 bufa(4) DPWR DGND
  6838. +    ENPBAR ENTBAR U/DBAR LOADBAR   ENPB ENTB U/DB LOADB 
  6839. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6840. X1  ENPB ENPBX  DPWR DGND  F168SUENP
  6841. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  6842. X2  ENTB ENTBX  DPWR DGND  F168SUENP
  6843. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  6844. X3  LOADB LOADBX  DPWR DGND  F168SULOAD
  6845. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  6846. X4  U/DB U/DBX  DPWR DGND  F168SUU/DB
  6847. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  6848. U2 inva(4) DPWR DGND
  6849. +    QABAR U/DBX LOADBX QDBAR   B1 D/UB LOAD QDB 
  6850. +    D0_GATE IO_F 
  6851. U3 nanda(5,4) DPWR DGND
  6852. +    $D_HI    $D_HI    $D_HI    QBBAR    QABAR
  6853. +    $D_HI    $D_HI    $D_HI    AD    EN
  6854. +    $D_HI    $D_HI    QABAR    QBBAR    QCBAR
  6855. +    D/UB    QDBAR    QABAR    QBBAR    QCBAR
  6856. +    C1    BD    D1    BC
  6857. +    D0_GATE IO_F 
  6858. U4 nora(3,2) DPWR DGND
  6859. +    $D_LO ENPBX ENTBX QDBAR D/UB QABAR   EN AD 
  6860. +    D0_GATE IO_F 
  6861. U5 aoi(2,2) DPWR DGND
  6862. +    D/UB B1 U/DBX QABAR   B2 
  6863. +    D0_GATE IO_F 
  6864. U6 aoi(2,3) DPWR DGND
  6865. +    D/UB C1 U/DBX QBBAR U/DBX QABAR   C2 
  6866. +    D0_GATE IO_F 
  6867. U7 aoi(2,4) DPWR DGND
  6868. +    D/UB D1 U/DBX QBBAR U/DBX QABAR U/DBX QCBAR   D2 
  6869. +    D0_GATE IO_F 
  6870. UDELAY inv DPWR DGND
  6871. +    ENTB   ENTD 
  6872. +    D0_GATE IO_F 
  6873. UDEL inv DPWR DGND
  6874. +    U/DB   DUB 
  6875. +    D0_GATE IO_F 
  6876. UDELY bufa(2) DPWR DGND
  6877. +    U/DB DUB   U/DBD DUBD 
  6878. +    D_F168_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  6879. U8 aoi(6,2) DPWR DGND
  6880. +    QABAR    QBBAR    QCBAR    DUBD    QDBAR    ENTD
  6881. +    ENTD    B1    U/DBD    QDB    $D_HI    $D_HI
  6882. +    RCOBAR
  6883. +    D_F168_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6884. U9 anda(2,3) DPWR DGND
  6885. +    B2 EN C2 EN D2 EN   B3 C3 D3 
  6886. +    D0_GATE IO_F 
  6887. U10 nxora(4) DPWR DGND
  6888. +    EN    QABAR
  6889. +    B3    QBBAR
  6890. +    C3    QCBAR
  6891. +    D3    QDBAR
  6892. +    A4    B4    C4    D4
  6893. +    D0_GATE IO_F 
  6894. U11 ao(2,2) DPWR DGND
  6895. +    A LOAD LOADBX A4   DA 
  6896. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6897. U12 ao(4,2) DPWR DGND
  6898. +    $D_HI $D_HI B LOAD LOADBX B4 BC BD   DB 
  6899. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6900. U13 ao(3,2) DPWR DGND
  6901. +    $D_HI C LOAD LOADBX C4 BC   DC 
  6902. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6903. U14 ao(3,2) DPWR DGND
  6904. +    $D_HI D LOAD LOADBX D4 BD   DD 
  6905. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  6906. U15 dff(4) DPWR DGND
  6907. +    $D_HI    $D_HI    CLK
  6908. +    DA    DB    DC    DD
  6909. +    Q1    Q2    Q3    Q4    QABUF    QBBUF    QCBUF    QDBUF
  6910. +    D_F168_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  6911. U16 bufa(4) DPWR DGND
  6912. +    Q1 Q2 Q3 Q4   QA QB QC QD 
  6913. +    D_F168_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  6914. U17 buf3a(4) DPWR DGND
  6915. +    QABUF QBBUF QCBUF QDBUF   U/DB   QABAR QBBAR QCBAR QDBAR 
  6916. +    D_F168_5 IO_F MNTYMXDLY={MNTYMXDLY} 
  6917. U18 buf3a(4) DPWR DGND
  6918. +    QABUF QBBUF QCBUF QDBUF   DUB   QABAR QBBAR QCBAR QDBAR 
  6919. +    D_F168_6 IO_F MNTYMXDLY={MNTYMXDLY} 
  6920. .ends
  6921.  
  6922. .subckt F168SUENP  DATA DATAX DPWR DGND
  6923. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6924. UA buf DPWR DGND
  6925. +    DATA   DATAD 
  6926. +    D_F168_7 IO_F MNTYMXDLY={MNTYMXDLY} 
  6927. UB xor DPWR DGND
  6928. +    DATA DATAD   EN 
  6929. +    D0_GATE IO_F 
  6930. UC and(2) DPWR DGND
  6931. +    $D_X EN   PX 
  6932. +    D0_GATE IO_F 
  6933. UD buf DPWR DGND
  6934. +    DATA   DATAB 
  6935. +    D_F168_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  6936. UE or(2) DPWR DGND
  6937. +    DATAB PX   DATAX 
  6938. +    D0_GATE IO_F 
  6939. .ends
  6940.  
  6941. .subckt F168SULOAD  DATA DATAX DPWR DGND
  6942. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6943. UA buf DPWR DGND
  6944. +    DATA   DATAD 
  6945. +    D_F168_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  6946. UB xor DPWR DGND
  6947. +    DATA DATAD   EN 
  6948. +    D0_GATE IO_F 
  6949. UC and(2) DPWR DGND
  6950. +    $D_X EN   PX 
  6951. +    D0_GATE IO_F 
  6952. UD buf DPWR DGND
  6953. +    DATA   DATAB 
  6954. +    D_F168_10 IO_F MNTYMXDLY={MNTYMXDLY} 
  6955. UE or(2) DPWR DGND
  6956. +    DATAB PX   DATAX 
  6957. +    D0_GATE IO_F 
  6958. .ends
  6959.  
  6960. .subckt F168SUU/DB  DATA DATAX DPWR DGND
  6961. +    params: MNTYMXDLY=0 IO_LEVEL=0
  6962. UA buf DPWR DGND
  6963. +    DATA   DATAD 
  6964. +    D_F168_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  6965. UB xor DPWR DGND
  6966. +    DATA DATAD   EN 
  6967. +    D0_GATE IO_F 
  6968. UC and(2) DPWR DGND
  6969. +    $D_X EN   PX 
  6970. +    D0_GATE IO_F 
  6971. UD buf DPWR DGND
  6972. +    DATA   DATAB 
  6973. +    D_F168_12 IO_F MNTYMXDLY={MNTYMXDLY} 
  6974. UE or(2) DPWR DGND
  6975. +    DATAB PX   DATAX 
  6976. +    D0_GATE IO_F 
  6977. .ends
  6978.  
  6979. .model D_F168_1 ugate (
  6980. +    TPLHMN=1.5NS    TPHLMN=1NS
  6981. +    TPLHMX=8.5NS    TPHLMX=5.5NS
  6982. +    )
  6983. .model D_F168_2 ugate (
  6984. +    TPLHMN=1.7NS    TPHLMN=1.7NS
  6985. +    TPLHMX=7NS    TPHLMX=9NS
  6986. +    )
  6987. .model D_F168_3 ueff (
  6988. +    TWCLKLMN=5.5NS    TWCLKHMN=5.5NS
  6989. +    TSUDCLKMN=4.5NS    THDCLKMN=1NS
  6990. +    TPCLKQLHMN=0NS    TPCLKQLHMX=1PS
  6991. +    TPCLKQHLMN=0NS    TPCLKQHLMX=1PS
  6992. +    )
  6993. .model D_F168_4 ugate (
  6994. +    TPLHMN=2.2NS    TPHLMN=3.2NS
  6995. +    TPLHMX=9.5NS    TPHLMX=13NS
  6996. +    )
  6997. .model D_F168_5 utgate (
  6998. +    TPLHMN=3NS    TPHLMN=1.5NS
  6999. +    TPLHMX=10NS    TPHLMX=3.5NS
  7000. +    )
  7001. .model D_F168_6 utgate (
  7002. +    TPLHMN=1.5NS    TPHLMN=3NS
  7003. +    TPLHMX=3.5NS    TPHLMX=10NS
  7004. +    )
  7005. .model D_F168_7 ugate (
  7006. +    TPLHMN=1.5NS    TPHLMN=1.5NS
  7007. +    )
  7008. .model D_F168_8 ugate (
  7009. +    TPLHMN=1.5NS
  7010. +    )
  7011. .model D_F168_9 ugate (
  7012. +    TPLHMN=4.5NS    TPHLMN=4.5NS
  7013. +    )
  7014. .model D_F168_10 ugate (
  7015. +    TPLHMN=4.5NS
  7016. +    )
  7017. .model D_F168_11 ugate (
  7018. +    TPLHMN=8NS    TPHLMN=13.5NS
  7019. +    )
  7020. .model D_F168_12 ugate (
  7021. +    TPLHMN=8NS
  7022. +    )
  7023. *---------
  7024. * 74S168  SYNCHRONOUS 4-BIT UP/DOWN DECADE COUNTER 
  7025. *
  7026. * The TTL Data Book, Vol 2, 1985, TI
  7027. * tvh    08/09/89    Update interface and model names
  7028.  
  7029. .subckt 74S168  CLK U/DBAR ENPBAR ENTBAR LOADBAR A B C D QA QB QC QD RCOBAR
  7030. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  7031. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7032. U1 bufa(4) DPWR DGND
  7033. +    ENPBAR ENTBAR U/DBAR LOADBAR   ENPB ENTB U/DB LOADB 
  7034. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7035. X1  ENPB ENPBX  DPWR DGND  S168SUENP
  7036. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7037. X2  ENTB ENTBX  DPWR DGND  S168SUENP
  7038. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7039. X3  LOADB LOADBX  DPWR DGND  S168SULOAD
  7040. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7041. X4  U/DB U/DBX  DPWR DGND  S168SUU/DB
  7042. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7043. U2 inva(4) DPWR DGND
  7044. +    QABAR U/DBX LOADBX QDBAR   B1 D/UB LOAD QDB 
  7045. +    D0_GATE IO_S 
  7046. U3 nanda(5,4) DPWR DGND
  7047. +    $D_HI    $D_HI    $D_HI    QBBAR    QABAR
  7048. +    $D_HI    $D_HI    $D_HI    AD    EN
  7049. +    $D_HI    $D_HI    QABAR    QBBAR    QCBAR
  7050. +    D/UB    QDBAR    QABAR    QBBAR    QCBAR
  7051. +    C1    BD    D1    BC
  7052. +    D0_GATE IO_S 
  7053. U4 nora(3,2) DPWR DGND
  7054. +    $D_LO ENPBX ENTBX QDBAR D/UB QABAR   EN AD 
  7055. +    D0_GATE IO_S 
  7056. U5 aoi(2,2) DPWR DGND
  7057. +    D/UB B1 U/DBX QABAR   B2 
  7058. +    D0_GATE IO_S 
  7059. U6 aoi(2,3) DPWR DGND
  7060. +    D/UB C1 U/DBX QBBAR U/DBX QABAR   C2 
  7061. +    D0_GATE IO_S 
  7062. U7 aoi(2,4) DPWR DGND
  7063. +    D/UB D1 U/DBX QBBAR U/DBX QABAR U/DBX QCBAR   D2 
  7064. +    D0_GATE IO_S 
  7065. UDELAY inv DPWR DGND
  7066. +    ENTB   ENTD 
  7067. +    D_S168_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  7068. UDEL inv DPWR DGND
  7069. +    U/DB   DUB 
  7070. +    D0_GATE IO_S 
  7071. UDELY bufa(2) DPWR DGND
  7072. +    U/DB DUB   U/DBD DUBD 
  7073. +    D_S168_2 IO_S MNTYMXDLY={MNTYMXDLY} 
  7074. U8 aoi(6,2) DPWR DGND
  7075. +    QABAR    QBBAR    QCBAR    DUBD    QDBAR    ENTD
  7076. +    ENTD    B1    U/DBD    QDB    $D_HI    $D_HI
  7077. +    RCOBAR
  7078. +    D_S168_3 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7079. U9 anda(2,3) DPWR DGND
  7080. +    B2 EN C2 EN D2 EN   B3 C3 D3 
  7081. +    D0_GATE IO_S 
  7082. U10 nxora(4) DPWR DGND
  7083. +    EN    QABAR
  7084. +    B3    QBBAR
  7085. +    C3    QCBAR
  7086. +    D3    QDBAR
  7087. +    A4    B4    C4    D4
  7088. +    D0_GATE IO_S 
  7089. U11 ao(2,2) DPWR DGND
  7090. +    A LOAD LOADBX A4   DA 
  7091. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7092. U12 ao(4,2) DPWR DGND
  7093. +    $D_HI $D_HI B LOAD LOADBX B4 BC BD   DB 
  7094. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7095. U13 ao(3,2) DPWR DGND
  7096. +    $D_HI C LOAD LOADBX C4 BC   DC 
  7097. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7098. U14 ao(3,2) DPWR DGND
  7099. +    $D_HI D LOAD LOADBX D4 BD   DD 
  7100. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7101. U15 dff(4) DPWR DGND
  7102. +    $D_HI    $D_HI    CLK
  7103. +    DA    DB    DC    DD
  7104. +    QA    QB    QC    QD    QABUF    QBBUF    QCBUF    QDBUF
  7105. +    D_S168_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7106. U16 bufa(4) DPWR DGND
  7107. +    QABUF QBBUF QCBUF QDBUF   QABAR QBBAR QCBAR QDBAR 
  7108. +    D_S168_5 IO_S MNTYMXDLY={MNTYMXDLY} 
  7109. .ends
  7110.  
  7111. .subckt S168SUENP  DATA DATAX DPWR DGND
  7112. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7113. UA buf DPWR DGND
  7114. +    DATA   DATAD 
  7115. +    D_S168_6 IO_S MNTYMXDLY={MNTYMXDLY} 
  7116. UB xor DPWR DGND
  7117. +    DATA DATAD   EN 
  7118. +    D0_GATE IO_S 
  7119. UC and(2) DPWR DGND
  7120. +    $D_X EN   PX 
  7121. +    D0_GATE IO_S 
  7122. UD buf DPWR DGND
  7123. +    DATA   DATAB 
  7124. +    D_S168_7 IO_S MNTYMXDLY={MNTYMXDLY} 
  7125. UE or(2) DPWR DGND
  7126. +    DATAB PX   DATAX 
  7127. +    D0_GATE IO_S 
  7128. .ends
  7129.  
  7130. .subckt S168SULOAD  DATA DATAX DPWR DGND
  7131. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7132. UA buf DPWR DGND
  7133. +    DATA   DATAD 
  7134. +    D_S168_8 IO_S MNTYMXDLY={MNTYMXDLY} 
  7135. UB xor DPWR DGND
  7136. +    DATA DATAD   EN 
  7137. +    D0_GATE IO_S 
  7138. UC and(2) DPWR DGND
  7139. +    $D_X EN   PX 
  7140. +    D0_GATE IO_S 
  7141. UD buf DPWR DGND
  7142. +    DATA   DATAB 
  7143. +    D_S168_9 IO_S MNTYMXDLY={MNTYMXDLY} 
  7144. UE or(2) DPWR DGND
  7145. +    DATAB PX   DATAX 
  7146. +    D0_GATE IO_S 
  7147. .ends
  7148.  
  7149. .subckt S168SUU/DB  DATA DATAX DPWR DGND
  7150. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7151. UA buf DPWR DGND
  7152. +    DATA   DATAD 
  7153. +    D_S168_10 IO_S MNTYMXDLY={MNTYMXDLY} 
  7154. UB xor DPWR DGND
  7155. +    DATA DATAD   EN 
  7156. +    D0_GATE IO_S 
  7157. UC and(2) DPWR DGND
  7158. +    $D_X EN   PX 
  7159. +    D0_GATE IO_S 
  7160. UD buf DPWR DGND
  7161. +    DATA   DATAB 
  7162. +    D_S168_11 IO_S MNTYMXDLY={MNTYMXDLY} 
  7163. UE or(2) DPWR DGND
  7164. +    DATAB PX   DATAX 
  7165. +    D0_GATE IO_S 
  7166. .ends
  7167.  
  7168. .model D_S168_1 ugate (
  7169. +    TPLHTY=6NS    TPHLTY=3NS
  7170. +    TPLHMX=12NS    TPHLMX=6NS
  7171. +    )
  7172. .model D_S168_2 ugate (
  7173. +    TPLHTY=7NS    TPHLTY=5NS
  7174. +    TPLHMX=9NS    TPHLMX=9NS
  7175. +    )
  7176. .model D_S168_3 ugate (
  7177. +    TPLHTY=3NS    TPHLTY=9NS
  7178. +    TPLHMX=6NS    TPHLMX=13NS
  7179. +    )
  7180. .model D_S168_4 ueff (
  7181. +    TWCLKLMN=10NS    TWCLKHMN=10NS
  7182. +    TSUDCLKMN=4NS    THDCLKMN=1NS
  7183. +    TPCLKQLHTY=8NS    TPCLKQLHMX=15NS
  7184. +    TPCLKQHLTY=11NS    TPCLKQHLMX=15NS
  7185. +    )
  7186. .model D_S168_5 ugate (
  7187. +    TPLHTY=3NS    TPHLTY=1PS
  7188. +    TPLHMX=1PS    TPHLMX=1PS
  7189. +    )
  7190. .model D_S168_6 ugate (
  7191. +    TPLHMN=10NS    TPHLMN=10NS
  7192. +    )
  7193. .model D_S168_7 ugate (
  7194. +    TPLHMN=10NS
  7195. +    )
  7196. .model D_S168_8 ugate (
  7197. +    TPLHMN=2NS    TPHLMN=2NS
  7198. +    )
  7199. .model D_S168_9 ugate (
  7200. +    TPLHMN=2NS
  7201. +    )
  7202. .model D_S168_10 ugate (
  7203. +    TPLHMN=16NS    TPHLMN=16NS
  7204. +    )
  7205. .model D_S168_11 ugate (
  7206. +    TPLHMN=16NS
  7207. +    )
  7208. *-----------------------------------------------------------------------
  7209. * 74AC169  SYNCHRONOUS 4-BIT UP/DOWN DECADE COUNTER 
  7210. *
  7211. * The National Semiconductor Data Book, 1988
  7212. * cv    07/30/90    Update interface and model names
  7213.  
  7214. .subckt 74AC169  CP U/DBAR CEPBAR CETBAR PEBAR P0 P1 P2 P3 Q0 Q1 Q2 Q3 TCBAR
  7215. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  7216. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7217. U1 bufa(2) DPWR DGND
  7218. +    PEBAR U/DBAR   PEB UP 
  7219. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  7220. X1  PEB PEBX  DPWR DGND  AC169SUPE
  7221. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7222. X2  UP UPX  DPWR DGND  AC169SUPE
  7223. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7224. U2 inva(5) DPWR DGND
  7225. +    UPX    CETBAR    CEPBAR    PEBX    CP
  7226. +    DN    CET    CEP    PE    CPBAR
  7227. +    D0_GATE IO_AC 
  7228. U3 nor(3) DPWR DGND
  7229. +    PE CEPBAR CETBAR   Y1 
  7230. +    D0_GATE IO_AC 
  7231. U4 nanda(2,2) DPWR DGND
  7232. +    P0 PE A1 PE   A1 A2 
  7233. +    D0_GATE IO_AC 
  7234. U4A nanda(2,2) DPWR DGND
  7235. +    UPX Q0BAR DN QA   AT AF 
  7236. +    D0_GATE IO_AC 
  7237. U4B xor DPWR DGND
  7238. +    PE Y1   A3 
  7239. +    D0_GATE IO_AC 
  7240. U4C anda(2,2) DPWR DGND
  7241. +    A3 A2 A3 A1   J0 K0 
  7242. +    D0_GATE IO_AC 
  7243. U5 and(3) DPWR DGND
  7244. +    Y1 AT AF   Y2 
  7245. +    D0_GATE IO_AC 
  7246. U5A nanda(2,2) DPWR DGND
  7247. +    P1 PE B1 PE   B1 B2 
  7248. +    D0_GATE IO_AC 
  7249. U5B nanda(2,2) DPWR DGND
  7250. +    UPX Q1BAR DN QB   BT BF 
  7251. +    D0_GATE IO_AC 
  7252. U5C xor DPWR DGND
  7253. +    PE Y2   B3 
  7254. +    D0_GATE IO_AC 
  7255. U5D anda(2,2) DPWR DGND
  7256. +    B3 B2 B1 B3   J1 K1 
  7257. +    D0_GATE IO_AC 
  7258. U6 and(5) DPWR DGND
  7259. +    BF BT Y1 AF AT   Y3 
  7260. +    D0_GATE IO_AC 
  7261. U6A nanda(2,2) DPWR DGND
  7262. +    P2 PE C1 PE   C1 C2 
  7263. +    D0_GATE IO_AC 
  7264. U6B nanda(2,2) DPWR DGND
  7265. +    UPX Q2BAR DN QC   CT CF 
  7266. +    D0_GATE IO_AC 
  7267. U6C xor DPWR DGND
  7268. +    Y3 PE   C3 
  7269. +    D0_GATE IO_AC 
  7270. U6D anda(2,2) DPWR DGND
  7271. +    C3 C2 C3 C1   J2 K2 
  7272. +    D0_GATE IO_AC 
  7273. U7 and(7) DPWR DGND
  7274. +    CF CT BF BT AF AT Y1   Y4 
  7275. +    D0_GATE IO_AC 
  7276. U7A nanda(2,2) DPWR DGND
  7277. +    P3 PE D1 PE   D1 D2 
  7278. +    D0_GATE IO_AC 
  7279. U7B nanda(2,2) DPWR DGND
  7280. +    UPX Q3BAR DN QD   DT DF 
  7281. +    D0_GATE IO_AC 
  7282. U7C xor DPWR DGND
  7283. +    Y4 PE   D3 
  7284. +    D0_GATE IO_AC 
  7285. U7D anda(2,2) DPWR DGND
  7286. +    D3 D2 D3 D1   J3 K3 
  7287. +    D0_GATE IO_AC 
  7288. U8 jkff(4) DPWR DGND
  7289. +    $D_HI    $D_HI    CPD
  7290. +    J0    J1    J2    J3    K0    K1    K2    K3
  7291. +    QA    QB    QC    QD    Q0BAR    Q1BAR    Q2BAR    Q3BAR
  7292. +    D_AC169_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7293. U9 and(2) DPWR DGND
  7294. +    BT CT   Y0 
  7295. +    D0_GATE IO_AC 
  7296. U10 and(5) DPWR DGND
  7297. +    Y0 DT AT UPX CET   TC0 
  7298. +    D_AC169_2 IO_AC MNTYMXDLY={MNTYMXDLY} 
  7299. U11 and(6) DPWR DGND
  7300. +    CET AF BF CF DF DN   TC1 
  7301. +    D_AC169_2 IO_AC MNTYMXDLY={MNTYMXDLY} 
  7302. U12 nor(2) DPWR DGND
  7303. +    TC0 TC1   TCBAR 
  7304. +    D_AC169_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7305. U13 buf DPWR DGND
  7306. +    CPBAR   CPD 
  7307. +    D_AC169_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  7308. U15 inva(4) DPWR DGND
  7309. +    Q0BAR Q1BAR Q2BAR Q3BAR   Q0 Q1 Q2 Q3 
  7310. +    D_AC169_4 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7311. .ends
  7312.  
  7313. .subckt AC169SUPE  DATA DATAX DPWR DGND
  7314. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7315. UA buf DPWR DGND
  7316. +    DATA   DATAD 
  7317. +    D_AC169_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  7318. UB xor DPWR DGND
  7319. +    DATA DATAD   EN 
  7320. +    D0_GATE IO_AC 
  7321. UC and(2) DPWR DGND
  7322. +    $D_X EN   PX 
  7323. +    D0_GATE IO_AC 
  7324. UD buf DPWR DGND
  7325. +    DATA   DATAB 
  7326. +    D_AC169_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  7327. UE or(2) DPWR DGND
  7328. +    DATAB PX   DATAX 
  7329. +    D0_GATE IO_AC 
  7330. .ends
  7331.  
  7332. .model D_AC169_1 ueff (
  7333. +    TWCLKLMN=3NS    TWCLKHMN=3NS
  7334. +    TSUDCLKMN=4NS    THDCLKMN=0NS
  7335. +    TPCLKQLHMN=0.5NS    TPCLKQLHTY=2.5NS
  7336. +    TPCLKQLHMX=4NS    TPCLKQHLMN=0.5NS
  7337. +    TPCLKQHLTY=3.5NS    TPCLKQHLMX=5.5NS
  7338. +    )
  7339. .model D_AC169_2 ugate (
  7340. +    TPLHMN=2.5NS    TPLHTY=8NS
  7341. +    TPLHMX=12NS    TPHLMN=1.5NS
  7342. +    TPHLTY=7NS    TPHLMX=10NS
  7343. +    )
  7344. .model D_AC169_3 ugate (
  7345. +    TPLHMN=0.5NS    TPLHTY=2.5NS
  7346. +    TPLHMX=3NS    TPHLMN=0.5NS
  7347. +    TPHLTY=2NS    TPHLMX=2.5NS
  7348. +    )
  7349. .model D_AC169_4 ugate (
  7350. +    TPLHMN=0.5NS    TPLHTY=2NS
  7351. +    TPLHMX=4NS    TPHLMN=0.5NS
  7352. +    TPHLTY=2NS    TPHLMX=4NS
  7353. +    )
  7354. .model D_AC169_5 ugate (
  7355. +    TPLHMN=2NS    TPLHTY=8NS
  7356. +    TPLHMX=12NS    TPHLMN=1.5NS
  7357. +    TPHLTY=7NS    TPHLMX=10.5NS
  7358. +    )
  7359. *---------
  7360. * 74ALS169B  SYNCHRONOUS 4-BIT UP/DOWN DECADE COUNTER 
  7361. *
  7362. * The ALS/AS Logic Data Book, 1986, TI
  7363. * tvh    08/09/89    Update interface and model names
  7364.  
  7365. .subckt 74ALS169B  CLK U/DBAR ENPBAR ENTBAR LOADBAR A B C D QA QB QC QD RCOBAR
  7366. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  7367. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7368. U1 bufa(4) DPWR DGND
  7369. +    ENPBAR ENTBAR U/DBAR LOADBAR   ENPB ENTB U/DB LOADB 
  7370. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  7371. U2 inva(6) DPWR DGND
  7372. +    QABAR    U/DB    LOADB    QDBAR    QBBAR    QCBAR
  7373. +    B1    D/UB    LOAD    QDB    QBB    QCB
  7374. +    D0_GATE IO_ALS00 
  7375. U3 nanda(3,2) DPWR DGND
  7376. +    $D_HI QBBAR QABAR QABAR QBBAR QCBAR   C1 D1 
  7377. +    D0_GATE IO_ALS00 
  7378. U4 nor(2) DPWR DGND
  7379. +    ENPB ENTB   EN 
  7380. +    D0_GATE IO_ALS00 
  7381. U5 aoi(2,2) DPWR DGND
  7382. +    D/UB B1 U/DB QABAR   B2 
  7383. +    D0_GATE IO_ALS00 
  7384. U6 aoi(2,3) DPWR DGND
  7385. +    D/UB C1 U/DB QBBAR U/DB QABAR   C2 
  7386. +    D0_GATE IO_ALS00 
  7387. U7 aoi(2,4) DPWR DGND
  7388. +    D/UB D1 U/DB QBBAR U/DB QABAR U/DB QCBAR   D2 
  7389. +    D0_GATE IO_ALS00 
  7390. UDELAY inv DPWR DGND
  7391. +    ENTB   ENTD 
  7392. +    D0_GATE IO_ALS00 
  7393. UDEL inv DPWR DGND
  7394. +    U/DB   DUB 
  7395. +    D0_GATE IO_ALS00 
  7396. UDELY bufa(2) DPWR DGND
  7397. +    U/DB DUB   U/DBD DUBD 
  7398. +    D_ALS169B_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  7399. U8 aoi(6,2) DPWR DGND
  7400. +    QABAR    QBBAR    QCBAR    DUBD    QDBAR    ENTD
  7401. +    ENTD    B1    U/DBD    QDB    QBB    QCB
  7402. +    RCOBAR
  7403. +    D_ALS169B_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7404. U9 anda(2,3) DPWR DGND
  7405. +    B2 EN C2 EN D2 EN   B3 C3 D3 
  7406. +    D0_GATE IO_ALS00 
  7407. U10 nxora(4) DPWR DGND
  7408. +    EN    QABAR
  7409. +    B3    QBBAR
  7410. +    C3    QCBAR
  7411. +    D3    QDBAR
  7412. +    A4    B4    C4    D4
  7413. +    D0_GATE IO_ALS00 
  7414. U11 ao(2,2) DPWR DGND
  7415. +    A LOAD LOADB A4   DA 
  7416. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  7417. U12 ao(2,2) DPWR DGND
  7418. +    B LOAD LOADB B4   DB 
  7419. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  7420. U13 ao(2,2) DPWR DGND
  7421. +    C LOAD LOADB C4   DC 
  7422. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  7423. U14 ao(2,2) DPWR DGND
  7424. +    D LOAD LOADB D4   DD 
  7425. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  7426. U15 dff(4) DPWR DGND
  7427. +    $D_HI    $D_HI    CLK
  7428. +    DA    DB    DC    DD
  7429. +    QABUF    QBBUF    QCBUF    QDBUF    QABBUF    QBBBUF    QCBBUF    QDBBUF
  7430. +    D_ALS169B_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  7431. U16 bufa(4) DPWR DGND
  7432. +    QABUF QBBUF QCBUF QDBUF   QA QB QC QD 
  7433. +    D_ALS169B_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7434. U17 buf3a(4) DPWR DGND
  7435. +    QABBUF QBBBUF QCBBUF QDBBUF   U/DB   QABAR QBBAR QCBAR QDBAR 
  7436. +    D_ALS169B_5 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  7437. U18 buf3a(4) DPWR DGND
  7438. +    QABBUF QBBBUF QCBBUF QDBBUF   D/UB   QABAR QBBAR QCBAR QDBAR 
  7439. +    D_ALS169B_6 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  7440. .ends
  7441.  
  7442. .model D_ALS169B_1 ugate (
  7443. +    TPLHMN=2NS    TPHLMN=3NS
  7444. +    TPLHMX=3NS    TPHLMX=6NS
  7445. +    )
  7446. .model D_ALS169B_2 ugate (
  7447. +    TPLHMN=2NS    TPHLMN=3NS
  7448. +    TPLHMX=13NS    TPHLMX=16NS
  7449. +    )
  7450. .model D_ALS169B_3 ueff (
  7451. +    TWCLKLMN=12.5NS    TWCLKHMN=12.5NS
  7452. +    TSUDCLKMN=15NS    TPCLKQLHMN=0NS
  7453. +    TPCLKQLHMX=1PS    TPCLKQHLMN=0NS
  7454. +    TPCLKQHLMX=1PS
  7455. +    )
  7456. .model D_ALS169B_4 ugate (
  7457. +    TPLHMN=2NS    TPHLMN=5NS
  7458. +    TPLHMX=15NS    TPHLMX=20NS
  7459. +    )
  7460. .model D_ALS169B_5 utgate (
  7461. +    TPLHMN=1NS    TPHLMN=3NS
  7462. +    TPLHMX=7NS    TPHLMX=4NS
  7463. +    )
  7464. .model D_ALS169B_6 utgate (
  7465. +    TPLHMN=3NS    TPHLMN=1NS
  7466. +    TPLHMX=4NS    TPHLMX=7NS
  7467. +    )
  7468. *---------
  7469. * 74AS169  SYNCHRONOUS 4-BIT UP/DOWN DECADE COUNTER 
  7470. *
  7471. * The ALS/AS Logic Data Book, 1986, TI
  7472. * tvh    08/10/89    Update interface and model names
  7473.  
  7474. .subckt 74AS169  CLK U/DBAR ENPBAR ENTBAR LOADBAR A B C D QA QB QC QD RCOBAR
  7475. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  7476. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7477. U1 bufa(4) DPWR DGND
  7478. +    ENPBAR ENTBAR U/DBAR LOADBAR   ENPB ENTB U/DB LOADB 
  7479. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  7480. U2 inva(6) DPWR DGND
  7481. +    QABAR    U/DB    LOADB    QDBAR    QBBAR    QCBAR
  7482. +    B1    D/UB    LOAD    QDB    QBB    QCB
  7483. +    D0_GATE IO_AS00 
  7484. U3 nanda(3,2) DPWR DGND
  7485. +    $D_HI QBBAR QABAR QABAR QBBAR QCBAR   C1 D1 
  7486. +    D0_GATE IO_AS00 
  7487. U4 nor(2) DPWR DGND
  7488. +    ENPB ENTB   EN 
  7489. +    D0_GATE IO_AS00 
  7490. U5 aoi(2,2) DPWR DGND
  7491. +    D/UB B1 U/DB QABAR   B2 
  7492. +    D0_GATE IO_AS00 
  7493. U6 aoi(2,3) DPWR DGND
  7494. +    D/UB C1 U/DB QBBAR U/DB QABAR   C2 
  7495. +    D0_GATE IO_AS00 
  7496. U7 aoi(2,4) DPWR DGND
  7497. +    D/UB D1 U/DB QBBAR U/DB QABAR U/DB QCBAR   D2 
  7498. +    D0_GATE IO_AS00 
  7499. UDELAY inv DPWR DGND
  7500. +    ENTB   ENTD 
  7501. +    D0_GATE IO_AS00 
  7502. UDEL inv DPWR DGND
  7503. +    U/DB   DUB 
  7504. +    D0_GATE IO_AS00 
  7505. UDELY bufa(2) DPWR DGND
  7506. +    U/DB DUB   U/DBD DUBD 
  7507. +    D_AS169_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  7508. U8 aoi(6,2) DPWR DGND
  7509. +    QABAR    QBBAR    QCBAR    DUBD    QDBAR    ENTD
  7510. +    ENTD    B1    U/DBD    QDB    QBB    QCB
  7511. +    RCOBAR
  7512. +    D_AS169_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7513. U9 anda(2,3) DPWR DGND
  7514. +    B2 EN C2 EN D2 EN   B3 C3 D3 
  7515. +    D0_GATE IO_AS00 
  7516. U10 nxora(4) DPWR DGND
  7517. +    EN    QABAR
  7518. +    B3    QBBAR
  7519. +    C3    QCBAR
  7520. +    D3    QDBAR
  7521. +    A4    B4    C4    D4
  7522. +    D0_GATE IO_AS00 
  7523. U11 ao(2,2) DPWR DGND
  7524. +    A LOAD LOADB A4   DA 
  7525. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  7526. U12 ao(2,2) DPWR DGND
  7527. +    B LOAD LOADB B4   DB 
  7528. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  7529. U13 ao(2,2) DPWR DGND
  7530. +    C LOAD LOADB C4   DC 
  7531. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  7532. U14 ao(2,2) DPWR DGND
  7533. +    D LOAD LOADB D4   DD 
  7534. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  7535. U15 dff(4) DPWR DGND
  7536. +    $D_HI    $D_HI    CLK
  7537. +    DA    DB    DC    DD
  7538. +    QABUF    QBBUF    QCBUF    QDBUF    QABBUF    QBBBUF    QCBBUF    QDBBUF
  7539. +    D_AS169_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  7540. U16 bufa(4) DPWR DGND
  7541. +    QABUF QBBUF QCBUF QDBUF   QA QB QC QD 
  7542. +    D_AS169_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7543. U17 buf3a(4) DPWR DGND
  7544. +    QABBUF QBBBUF QCBBUF QDBBUF   U/DB   QABAR QBBAR QCBAR QDBAR 
  7545. +    D_AS169_5 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  7546. U18 buf3a(4) DPWR DGND
  7547. +    QABBUF QBBBUF QCBBUF QDBBUF   D/UB   QABAR QBBAR QCBAR QDBAR 
  7548. +    D_AS169_6 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  7549. .ends
  7550.  
  7551. .model D_AS169_1 ugate (
  7552. +    TPLHMN=0.5NS    TPHLMN=0.5NS
  7553. +    TPLHMX=4NS    TPHLMX=3NS
  7554. +    )
  7555. .model D_AS169_2 ugate (
  7556. +    TPLHMN=1.5NS    TPHLMN=1.5NS
  7557. +    TPLHMX=9NS    TPHLMX=9NS
  7558. +    )
  7559. .model D_AS169_3 ueff (
  7560. +    TWCLKLMN=6.7NS    TWCLKHMN=6.7NS
  7561. +    TSUDCLKMN=8NS    TPCLKQLHMN=0NS
  7562. +    TPCLKQLHMX=1PS    TPCLKQHLMN=0NS
  7563. +    TPCLKQHLMX=1PS
  7564. +    )
  7565. .model D_AS169_4 ugate (
  7566. +    TPLHMN=1NS    TPHLMN=2NS
  7567. +    TPLHMX=7NS    TPHLMX=13NS
  7568. +    )
  7569. .model D_AS169_5 utgate (
  7570. +    TPLHMN=1.5NS    TPHLMN=0.5NS
  7571. +    TPLHMX=7.5NS    TPHLMX=4NS
  7572. +    )
  7573. .model D_AS169_6 utgate (
  7574. +    TPLHMN=0.5NS    TPHLMN=1.5NS
  7575. +    TPLHMX=4NS    TPHLMX=7.5NS
  7576. +    )
  7577. *---------
  7578. * 74F169  SYNCHRONOUS 4-BIT UP/DOWN BINARY COUNTER 
  7579. *
  7580. * The F Logic Data Book, 1987, TI
  7581. * tvh    08/15/89    Update interface and model names
  7582.  
  7583. .subckt 74F169  CLK U/DBAR ENPBAR ENTBAR LOADBAR A B C D QA QB QC QD RCOBAR
  7584. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  7585. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7586. U1 bufa(4) DPWR DGND
  7587. +    ENPBAR ENTBAR U/DBAR LOADBAR   ENPB ENTB U/DB LOADB 
  7588. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  7589. X1  ENPB ENPBX  DPWR DGND  F169SUENP
  7590. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7591. X2  ENTB ENTBX  DPWR DGND  F169SUENP
  7592. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7593. X3  LOADB LOADBX  DPWR DGND  F169SULOAD
  7594. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7595. X4  U/DB U/DBX  DPWR DGND  F169SUU/DB
  7596. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7597. U2 inva(6) DPWR DGND
  7598. +    QABAR    U/DBX    LOADBX    QDBAR    QBBAR    QCBAR
  7599. +    B1    D/UB    LOAD    QDB    QBB    QCB
  7600. +    D0_GATE IO_F 
  7601. U3 nanda(3,2) DPWR DGND
  7602. +    $D_HI QBBAR QABAR QABAR QBBAR QCBAR   C1 D1 
  7603. +    D0_GATE IO_F 
  7604. U4 nor(2) DPWR DGND
  7605. +    ENPBX ENTBX   EN 
  7606. +    D0_GATE IO_F 
  7607. U5 aoi(2,2) DPWR DGND
  7608. +    D/UB B1 U/DBX QABAR   B2 
  7609. +    D0_GATE IO_F 
  7610. U6 aoi(2,3) DPWR DGND
  7611. +    D/UB C1 U/DBX QBBAR U/DBX QABAR   C2 
  7612. +    D0_GATE IO_F 
  7613. U7 aoi(2,4) DPWR DGND
  7614. +    D/UB D1 U/DBX QBBAR U/DBX QABAR U/DBX QCBAR   D2 
  7615. +    D0_GATE IO_F 
  7616. UDELAY inv DPWR DGND
  7617. +    ENTB   ENTD 
  7618. +    D0_GATE IO_F 
  7619. UDEL inv DPWR DGND
  7620. +    U/DB   DUB 
  7621. +    D0_GATE IO_F 
  7622. UDELY bufa(2) DPWR DGND
  7623. +    U/DB DUB   U/DBD DUBD 
  7624. +    D_F169_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  7625. U8 aoi(6,2) DPWR DGND
  7626. +    QABAR    QBBAR    QCBAR    DUBD    QDBAR    ENTD
  7627. +    ENTD    B1    U/DBD    QDB    QBB    QCB
  7628. +    RCOBAR
  7629. +    D_F169_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7630. U9 anda(2,3) DPWR DGND
  7631. +    B2 EN C2 EN D2 EN   B3 C3 D3 
  7632. +    D0_GATE IO_F 
  7633. U10 nxora(4) DPWR DGND
  7634. +    EN    QABAR
  7635. +    B3    QBBAR
  7636. +    C3    QCBAR
  7637. +    D3    QDBAR
  7638. +    A4    B4    C4    D4
  7639. +    D0_GATE IO_F 
  7640. U11 ao(2,2) DPWR DGND
  7641. +    A LOAD LOADBX A4   DA 
  7642. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  7643. U12 ao(2,2) DPWR DGND
  7644. +    B LOAD LOADBX B4   DB 
  7645. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  7646. U13 ao(2,2) DPWR DGND
  7647. +    C LOAD LOADBX C4   DC 
  7648. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  7649. U14 ao(2,2) DPWR DGND
  7650. +    D LOAD LOADBX D4   DD 
  7651. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  7652. U15 dff(4) DPWR DGND
  7653. +    $D_HI    $D_HI    CLK
  7654. +    DA    DB    DC    DD
  7655. +    Q1    Q2    Q3    Q4    QABUF    QBBUF    QCBUF    QDBUF
  7656. +    D_F169_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  7657. U16 bufa(4) DPWR DGND
  7658. +    Q1 Q2 Q3 Q4   QA QB QC QD 
  7659. +    D_F169_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7660. U17 buf3a(4) DPWR DGND
  7661. +    QABUF QBBUF QCBUF QDBUF   U/DB   QABAR QBBAR QCBAR QDBAR 
  7662. +    D_F169_5 IO_F MNTYMXDLY={MNTYMXDLY} 
  7663. U18 buf3a(4) DPWR DGND
  7664. +    QABUF QBBUF QCBUF QDBUF   DUB   QABAR QBBAR QCBAR QDBAR 
  7665. +    D_F169_6 IO_F MNTYMXDLY={MNTYMXDLY} 
  7666. .ends
  7667.  
  7668. .subckt F169SUENP  DATA DATAX DPWR DGND
  7669. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7670. UA buf DPWR DGND
  7671. +    DATA   DATAD 
  7672. +    D_F169_7 IO_F MNTYMXDLY={MNTYMXDLY} 
  7673. UB xor DPWR DGND
  7674. +    DATA DATAD   EN 
  7675. +    D0_GATE IO_F 
  7676. UC and(2) DPWR DGND
  7677. +    $D_X EN   PX 
  7678. +    D0_GATE IO_F 
  7679. UD buf DPWR DGND
  7680. +    DATA   DATAB 
  7681. +    D_F169_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  7682. UE or(2) DPWR DGND
  7683. +    DATAB PX   DATAX 
  7684. +    D0_GATE IO_F 
  7685. .ends
  7686.  
  7687. .subckt F169SULOAD  DATA DATAX DPWR DGND
  7688. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7689. UA buf DPWR DGND
  7690. +    DATA   DATAD 
  7691. +    D_F169_9 IO_F MNTYMXDLY={MNTYMXDLY} 
  7692. UB xor DPWR DGND
  7693. +    DATA DATAD   EN 
  7694. +    D0_GATE IO_F 
  7695. UC and(2) DPWR DGND
  7696. +    $D_X EN   PX 
  7697. +    D0_GATE IO_F 
  7698. UD buf DPWR DGND
  7699. +    DATA   DATAB 
  7700. +    D_F169_10 IO_F MNTYMXDLY={MNTYMXDLY} 
  7701. UE or(2) DPWR DGND
  7702. +    DATAB PX   DATAX 
  7703. +    D0_GATE IO_F 
  7704. .ends
  7705.  
  7706. .subckt F169SUU/DB  DATA DATAX DPWR DGND
  7707. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7708. UA buf DPWR DGND
  7709. +    DATA   DATAD 
  7710. +    D_F169_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  7711. UB xor DPWR DGND
  7712. +    DATA DATAD   EN 
  7713. +    D0_GATE IO_F 
  7714. UC and(2) DPWR DGND
  7715. +    $D_X EN   PX 
  7716. +    D0_GATE IO_F 
  7717. UD buf DPWR DGND
  7718. +    DATA   DATAB 
  7719. +    D_F169_12 IO_F MNTYMXDLY={MNTYMXDLY} 
  7720. UE or(2) DPWR DGND
  7721. +    DATAB PX   DATAX 
  7722. +    D0_GATE IO_F 
  7723. .ends
  7724.  
  7725. .model D_F169_1 ugate (
  7726. +    TPLHMN=1.5NS    TPHLMN=1NS
  7727. +    TPLHMX=3NS    TPHLMX=5.5NS
  7728. +    )
  7729. .model D_F169_2 ugate (
  7730. +    TPLHMN=1.7NS    TPHLMN=1.7NS
  7731. +    TPLHMX=7NS    TPHLMX=9NS
  7732. +    )
  7733. .model D_F169_3 ueff (
  7734. +    TWCLKLMN=5.5NS    TWCLKHMN=5.5NS
  7735. +    TSUDCLKMN=4.5NS    THDCLKMN=1NS
  7736. +    TPCLKQLHMN=0NS    TPCLKQLHMX=1PS
  7737. +    TPCLKQHLMN=0NS    TPCLKQHLMX=1PS
  7738. +    )
  7739. .model D_F169_4 ugate (
  7740. +    TPLHMN=2.2NS    TPHLMN=3.2NS
  7741. +    TPLHMX=9.5NS    TPHLMX=13NS
  7742. +    )
  7743. .model D_F169_5 utgate (
  7744. +    TPLHMN=3NS    TPHLMN=1.5NS
  7745. +    TPLHMX=10NS    TPHLMX=3.5NS
  7746. +    )
  7747. .model D_F169_6 utgate (
  7748. +    TPLHMN=1.5NS    TPHLMN=3NS
  7749. +    TPLHMX=3.5NS    TPHLMX=10NS
  7750. +    )
  7751. .model D_F169_7 ugate (
  7752. +    TPLHMN=1.5NS    TPHLMN=1.5NS
  7753. +    )
  7754. .model D_F169_8 ugate (
  7755. +    TPLHMN=1.5NS
  7756. +    )
  7757. .model D_F169_9 ugate (
  7758. +    TPLHMN=4.5NS    TPHLMN=4.5NS
  7759. +    )
  7760. .model D_F169_10 ugate (
  7761. +    TPLHMN=4.5NS
  7762. +    )
  7763. .model D_F169_11 ugate (
  7764. +    TPLHMN=8NS    TPHLMN=3.5NS
  7765. +    )
  7766. .model D_F169_12 ugate (
  7767. +    TPLHMN=8NS
  7768. +    )
  7769. *---------
  7770. * 74LS169B  SYNCHRONOUS 4-BIT UP/DOWN BINARY COUNTER 
  7771. *
  7772. * The TTL Data Book, Vol 2, 1985, TI
  7773. * tvh    08/09/89    Update interface and model names
  7774.  
  7775. .subckt 74LS169B  CLK U/DBAR ENPBAR ENTBAR LOADBAR A B C D QA QB QC QD RCOBAR
  7776. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  7777. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7778. U1 bufa(4) DPWR DGND
  7779. +    ENPBAR ENTBAR U/DBAR LOADBAR   ENPB ENTB U/DB LOADB 
  7780. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  7781. X3  LOADB LOADBX  DPWR DGND  LS169BSULOAD
  7782. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7783. X4  U/DB U/DBX  DPWR DGND  LS169BSULOAD
  7784. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7785. U2 inva(6) DPWR DGND
  7786. +    QABAR    U/DBX    LOADBX    QDBAR    QBBAR    QCBAR
  7787. +    B1    D/UB    LOAD    QDB    QBB    QCB
  7788. +    D0_GATE IO_LS 
  7789. U3 nanda(3,2) DPWR DGND
  7790. +    $D_HI QBBAR QABAR QABAR QBBAR QCBAR   C1 D1 
  7791. +    D0_GATE IO_LS 
  7792. U4 nor(2) DPWR DGND
  7793. +    ENPB ENTB   EN 
  7794. +    D0_GATE IO_LS 
  7795. U5 aoi(2,2) DPWR DGND
  7796. +    D/UB B1 U/DBX QABAR   B2 
  7797. +    D0_GATE IO_LS 
  7798. U6 aoi(2,3) DPWR DGND
  7799. +    D/UB C1 U/DBX QBBAR U/DBX QABAR   C2 
  7800. +    D0_GATE IO_LS 
  7801. U7 aoi(2,4) DPWR DGND
  7802. +    D/UB D1 U/DBX QBBAR U/DBX QABAR U/DBX QCBAR   D2 
  7803. +    D0_GATE IO_LS 
  7804. UDELAY inv DPWR DGND
  7805. +    ENTB   ENTD 
  7806. +    D_LS169B_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  7807. UDEL inv DPWR DGND
  7808. +    U/DB   DUB 
  7809. +    D0_GATE IO_LS 
  7810. UDELY bufa(2) DPWR DGND
  7811. +    U/DB DUB   U/DBD DUBD 
  7812. +    D_LS169B_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  7813. U8 aoi(6,2) DPWR DGND
  7814. +    QABAR    QBBAR    QCBAR    DUBD    QDBAR    ENTD
  7815. +    ENTD    B1    U/DBD    QDB    QBB    QCB
  7816. +    RCOBAR
  7817. +    D_LS169B_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7818. U9 anda(2,3) DPWR DGND
  7819. +    B2 EN C2 EN D2 EN   B3 C3 D3 
  7820. +    D0_GATE IO_LS 
  7821. U10 nxora(4) DPWR DGND
  7822. +    EN    QABAR
  7823. +    B3    QBBAR
  7824. +    C3    QCBAR
  7825. +    D3    QDBAR
  7826. +    A4    B4    C4    D4
  7827. +    D0_GATE IO_LS 
  7828. U11 ao(2,2) DPWR DGND
  7829. +    A LOAD LOADBX A4   DA 
  7830. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  7831. U12 ao(2,2) DPWR DGND
  7832. +    B LOAD LOADBX B4   DB 
  7833. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  7834. U13 ao(2,2) DPWR DGND
  7835. +    C LOAD LOADBX C4   DC 
  7836. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  7837. U14 ao(2,2) DPWR DGND
  7838. +    D LOAD LOADBX D4   DD 
  7839. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  7840. U15 dff(4) DPWR DGND
  7841. +    $D_HI    $D_HI    CLK
  7842. +    DA    DB    DC    DD
  7843. +    Q0    Q1    Q2    Q3    QABUF    QBBUF    QCBUF    QDBUF
  7844. +    D_LS169B_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7845. U16 bufa(4) DPWR DGND
  7846. +    QABUF QBBUF QCBUF QDBUF   QABAR QBBAR QCBAR QDBAR 
  7847. +    D_LS169B_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  7848. U17 bufa(4) DPWR DGND
  7849. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  7850. +    D_LS169B_6 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7851. .ends
  7852.  
  7853. .subckt LS169BSULOAD  DATA DATAX DPWR DGND
  7854. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7855. UA buf DPWR DGND
  7856. +    DATA   DATAD 
  7857. +    D_LS169B_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  7858. UB xor DPWR DGND
  7859. +    DATA DATAD   EN 
  7860. +    D0_GATE IO_LS 
  7861. UC and(2) DPWR DGND
  7862. +    $D_X EN   PX 
  7863. +    D0_GATE IO_LS 
  7864. UD buf DPWR DGND
  7865. +    DATA   DATAB 
  7866. +    D_LS169B_8 IO_LS MNTYMXDLY={MNTYMXDLY} 
  7867. UE or(2) DPWR DGND
  7868. +    DATAB PX   DATAX 
  7869. +    D0_GATE IO_LS 
  7870. .ends
  7871.  
  7872. .model D_LS169B_1 ugate (
  7873. +    TPLHTY=5NS    TPHLTY=1PS
  7874. +    TPLHMX=15NS    TPHLMX=5NS
  7875. +    )
  7876. .model D_LS169B_2 ugate (
  7877. +    TPLHTY=9NS    TPHLTY=8NS
  7878. +    TPLHMX=20NS    TPHLMX=15NS
  7879. +    )
  7880. .model D_LS169B_3 ugate (
  7881. +    TPLHTY=15NS    TPHLTY=6NS
  7882. +    TPLHMX=20NS    TPHLMX=5NS
  7883. +    )
  7884. .model D_LS169B_4 ueff (
  7885. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  7886. +    TSUDCLKMN=30NS    TPCLKQLHTY=11NS
  7887. +    TPCLKQLHMX=20NS    TPCLKQHLTY=11NS
  7888. +    TPCLKQHLMX=20NS
  7889. +    )
  7890. .model D_LS169B_5 ugate (
  7891. +    TPLHTY=1PS    TPHLTY=1PS
  7892. +    TPLHMX=1PS    TPHLMX=1PS
  7893. +    )
  7894. .model D_LS169B_6 ugate (
  7895. +    TPLHTY=5NS    TPHLTY=6NS
  7896. +    TPLHMX=5NS    TPHLMX=5NS
  7897. +    )
  7898. .model D_LS169B_7 ugate (
  7899. +    TPLHMN=5NS    TPHLMN=5NS
  7900. +    )
  7901. .model D_LS169B_8 ugate (
  7902. +    TPLHMN=5NS
  7903. +    )
  7904. *---------
  7905. * 74S169  SYNCHRONOUS 4-BIT UP/DOWN BINARY COUNTER 
  7906. *
  7907. * The TTL Data Book, Vol 2, 1985, TI
  7908. * tvh    08/09/89    Update interface and model names
  7909.  
  7910. .subckt 74S169  CLK U/DBAR ENPBAR ENTBAR LOADBAR A B C D QA QB QC QD RCOBAR
  7911. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  7912. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7913. U1 bufa(4) DPWR DGND
  7914. +    ENPBAR ENTBAR U/DBAR LOADBAR   ENPB ENTB U/DB LOADB 
  7915. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7916. X1  ENPB ENPBX  DPWR DGND  S169SUENP
  7917. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7918. X2  ENTB ENTBX  DPWR DGND  S169SUENP
  7919. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7920. X3  LOADB LOADBX  DPWR DGND  S169SULOAD
  7921. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7922. X4  U/DB U/DBX  DPWR DGND  S169SUU/DB
  7923. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  7924. U2 inva(6) DPWR DGND
  7925. +    QABAR    U/DBX    LOADBX    QDBAR    QBBAR    QCBAR
  7926. +    B1    D/UB    LOAD    QDB    QBB    QCB
  7927. +    D0_GATE IO_S 
  7928. U3 nanda(3,2) DPWR DGND
  7929. +    $D_HI QBBAR QABAR QABAR QBBAR QCBAR   C1 D1 
  7930. +    D0_GATE IO_S 
  7931. U4 nor(2) DPWR DGND
  7932. +    ENPBX ENTBX   EN 
  7933. +    D0_GATE IO_S 
  7934. U5 aoi(2,2) DPWR DGND
  7935. +    D/UB B1 U/DBX QABAR   B2 
  7936. +    D0_GATE IO_S 
  7937. U6 aoi(2,3) DPWR DGND
  7938. +    D/UB C1 U/DBX QBBAR U/DBX QABAR   C2 
  7939. +    D0_GATE IO_S 
  7940. U7 aoi(2,4) DPWR DGND
  7941. +    D/UB D1 U/DBX QBBAR U/DBX QABAR U/DBX QCBAR   D2 
  7942. +    D0_GATE IO_S 
  7943. UDELAY inv DPWR DGND
  7944. +    ENTB   ENTD 
  7945. +    D_S169_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  7946. UDEL inv DPWR DGND
  7947. +    U/DB   DUB 
  7948. +    D0_GATE IO_S 
  7949. UDELY bufa(2) DPWR DGND
  7950. +    U/DB DUB   U/DBD DUBD 
  7951. +    D_S169_2 IO_S MNTYMXDLY={MNTYMXDLY} 
  7952. U8 aoi(6,2) DPWR DGND
  7953. +    QABAR    QBBAR    QCBAR    DUBD    QDBAR    ENTD
  7954. +    ENTD    B1    U/DBD    QDB    QBB    QCB
  7955. +    RCOBAR
  7956. +    D_S169_3 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7957. U9 anda(2,3) DPWR DGND
  7958. +    B2 EN C2 EN D2 EN   B3 C3 D3 
  7959. +    D0_GATE IO_S 
  7960. U10 nxora(4) DPWR DGND
  7961. +    EN    QABAR
  7962. +    B3    QBBAR
  7963. +    C3    QCBAR
  7964. +    D3    QDBAR
  7965. +    A4    B4    C4    D4
  7966. +    D0_GATE IO_S 
  7967. U11 ao(2,2) DPWR DGND
  7968. +    A LOAD LOADBX A4   DA 
  7969. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7970. U12 ao(2,2) DPWR DGND
  7971. +    B LOAD LOADBX B4   DB 
  7972. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7973. U13 ao(2,2) DPWR DGND
  7974. +    C LOAD LOADBX C4   DC 
  7975. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7976. U14 ao(2,2) DPWR DGND
  7977. +    D LOAD LOADBX D4   DD 
  7978. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  7979. U15 dff(4) DPWR DGND
  7980. +    $D_HI    $D_HI    CLK
  7981. +    DA    DB    DC    DD
  7982. +    QA    QB    QC    QD    QABUF    QBBUF    QCBUF    QDBUF
  7983. +    D_S169_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  7984. U16 bufa(4) DPWR DGND
  7985. +    QABUF QBBUF QCBUF QDBUF   QABAR QBBAR QCBAR QDBAR 
  7986. +    D_S169_5 IO_S MNTYMXDLY={MNTYMXDLY} 
  7987. .ends
  7988.  
  7989. .subckt S169SUENP  DATA DATAX DPWR DGND
  7990. +    params: MNTYMXDLY=0 IO_LEVEL=0
  7991. UA buf DPWR DGND
  7992. +    DATA   DATAD 
  7993. +    D_S169_6 IO_S MNTYMXDLY={MNTYMXDLY} 
  7994. UB xor DPWR DGND
  7995. +    DATA DATAD   EN 
  7996. +    D0_GATE IO_S 
  7997. UC and(2) DPWR DGND
  7998. +    $D_X EN   PX 
  7999. +    D0_GATE IO_S 
  8000. UD buf DPWR DGND
  8001. +    DATA   DATAB 
  8002. +    D_S169_7 IO_S MNTYMXDLY={MNTYMXDLY} 
  8003. UE or(2) DPWR DGND
  8004. +    DATAB PX   DATAX 
  8005. +    D0_GATE IO_S 
  8006. .ends
  8007.  
  8008. .subckt S169SULOAD  DATA DATAX DPWR DGND
  8009. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8010. UA buf DPWR DGND
  8011. +    DATA   DATAD 
  8012. +    D_S169_8 IO_S MNTYMXDLY={MNTYMXDLY} 
  8013. UB xor DPWR DGND
  8014. +    DATA DATAD   EN 
  8015. +    D0_GATE IO_S 
  8016. UC and(2) DPWR DGND
  8017. +    $D_X EN   PX 
  8018. +    D0_GATE IO_S 
  8019. UD buf DPWR DGND
  8020. +    DATA   DATAB 
  8021. +    D_S169_9 IO_S MNTYMXDLY={MNTYMXDLY} 
  8022. UE or(2) DPWR DGND
  8023. +    DATAB PX   DATAX 
  8024. +    D0_GATE IO_S 
  8025. .ends
  8026.  
  8027. .subckt S169SUU/DB  DATA DATAX DPWR DGND
  8028. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8029. UA buf DPWR DGND
  8030. +    DATA   DATAD 
  8031. +    D_S169_10 IO_S MNTYMXDLY={MNTYMXDLY} 
  8032. UB xor DPWR DGND
  8033. +    DATA DATAD   EN 
  8034. +    D0_GATE IO_S 
  8035. UC and(2) DPWR DGND
  8036. +    $D_X EN   PX 
  8037. +    D0_GATE IO_S 
  8038. UD buf DPWR DGND
  8039. +    DATA   DATAB 
  8040. +    D_S169_11 IO_S MNTYMXDLY={MNTYMXDLY} 
  8041. UE or(2) DPWR DGND
  8042. +    DATAB PX   DATAX 
  8043. +    D0_GATE IO_S 
  8044. .ends
  8045.  
  8046. .model D_S169_1 ugate (
  8047. +    TPLHTY=6NS    TPHLTY=3NS
  8048. +    TPLHMX=12NS    TPHLMX=6NS
  8049. +    )
  8050. .model D_S169_2 ugate (
  8051. +    TPLHTY=7NS    TPHLTY=5NS
  8052. +    TPLHMX=9NS    TPHLMX=9NS
  8053. +    )
  8054. .model D_S169_3 ugate (
  8055. +    TPLHTY=3NS    TPHLTY=9NS
  8056. +    TPLHMX=6NS    TPHLMX=13NS
  8057. +    )
  8058. .model D_S169_4 ueff (
  8059. +    TWCLKLMN=10NS    TWCLKHMN=10NS
  8060. +    TSUDCLKMN=4NS    THDCLKMN=1NS
  8061. +    TPCLKQLHTY=8NS    TPCLKQLHMX=15NS
  8062. +    TPCLKQHLTY=11NS    TPCLKQHLMX=15NS
  8063. +    )
  8064. .model D_S169_5 ugate (
  8065. +    TPLHTY=3NS    TPHLTY=1PS
  8066. +    TPLHMX=1PS    TPHLMX=1PS
  8067. +    )
  8068. .model D_S169_6 ugate (
  8069. +    TPLHMN=10NS    TPHLMN=10NS
  8070. +    )
  8071. .model D_S169_7 ugate (
  8072. +    TPLHMN=10NS
  8073. +    )
  8074. .model D_S169_8 ugate (
  8075. +    TPLHMN=2NS    TPHLMN=2NS
  8076. +    )
  8077. .model D_S169_9 ugate (
  8078. +    TPLHMN=2NS
  8079. +    )
  8080. .model D_S169_10 ugate (
  8081. +    TPLHMN=16NS    TPHLMN=16NS
  8082. +    )
  8083. .model D_S169_11 ugate (
  8084. +    TPLHMN=16NS
  8085. +    )
  8086. *------------------------------------------------------------------------
  8087. * 74170  4-BY-4 REGISTER FILES WITH OPEN-COLLECTOR OUTPUTS
  8088. *
  8089. * The TTL Data Book, Vol 2, 1985, TI
  8090. * tvh    08/16/89    Update interface and model names
  8091.  
  8092. .subckt 74170  GWBAR WA WB GRBAR RA RB D1 D2 D3 D4 Q1 Q2 Q3 Q4
  8093. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  8094. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8095. U1 bufa(6) DPWR DGND
  8096. +    WA    WB    D1    D2    D3    D4
  8097. +    WABUF    WBBUF    DAT1    DAT2    DAT3    DAT4
  8098. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  8099. X1  WABUF WAX  DPWR DGND  170SUWRITE
  8100. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8101. X2  WBBUF WBX  DPWR DGND  170SUWRITE
  8102. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8103. X3  WRITE WRX  DPWR DGND  170HOWRITE
  8104. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8105. X4  WABUF WAH  DPWR DGND  170HOADDRS
  8106. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8107. X5  WBBUF WBH  DPWR DGND  170HOADDRS
  8108. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8109. U2 nora(2,3) DPWR DGND
  8110. +    WAX WBX WAXBAR WBX WBXBAR WAX   W0 W1 W2 
  8111. +    D0_GATE IO_STD 
  8112. U3 inva(6) DPWR DGND
  8113. +    WAX    WBX    GRBAR    R02    R01    GWBAR
  8114. +    WAXBAR    WBXBAR    READ    R13    R23    WRITE
  8115. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  8116. U4 inva(2) DPWR DGND
  8117. +    RA RB   R02 R01 
  8118. +    D_170_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8119. U5 aoi(3,4) DPWR DGND
  8120. +    R13    R23    Q31
  8121. +    R02    R23    Q21
  8122. +    R13    R01    Q11
  8123. +    R02    R01    Q01
  8124. +    Q1B
  8125. +    D_170_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8126. U6 aoi(3,4) DPWR DGND
  8127. +    R13    R23    Q32
  8128. +    R02    R23    Q22
  8129. +    R13    R01    Q12
  8130. +    R02    R01    Q02
  8131. +    Q2B
  8132. +    D_170_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8133. U7 aoi(3,4) DPWR DGND
  8134. +    R13    R23    Q33
  8135. +    R02    R23    Q23
  8136. +    R13    R01    Q13
  8137. +    R02    R01    Q03
  8138. +    Q3B
  8139. +    D_170_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8140. U8 aoi(3,4) DPWR DGND
  8141. +    R13    R23    Q34
  8142. +    R02    R23    Q24
  8143. +    R13    R01    Q14
  8144. +    R02    R01    Q04
  8145. +    Q4B
  8146. +    D_170_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8147. U9 nanda(2,4) DPWR DGND
  8148. +    READ    Q1B
  8149. +    READ    Q2B
  8150. +    READ    Q3B
  8151. +    READ    Q4B
  8152. +    Q1    Q2    Q3    Q4
  8153. +    D_170_3 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8154. UOR or(2) DPWR DGND
  8155. +    WAH WBH   ADDH 
  8156. +    D0_GATE IO_STD 
  8157. UAN and(2) DPWR DGND
  8158. +    ADDH WRX   XGATE 
  8159. +    D0_GATE IO_STD 
  8160. UIN inv DPWR DGND
  8161. +    XGATE   ENGATE 
  8162. +    D0_GATE IO_STD 
  8163. U10 anda(2,5) DPWR DGND
  8164. +    WAX    WBX
  8165. +    WRITE    W0
  8166. +    WRITE    W1
  8167. +    WRITE    W2
  8168. +    WRITE    W3
  8169. +    W3    GA    GB    GC    GD
  8170. +    D0_GATE IO_STD 
  8171. USE buf3a(4) DPWR DGND
  8172. +    $D_X $D_X $D_X $D_X   XGATE   G0 G1 G2 G3 
  8173. +    D0_TGATE IO_STD 
  8174. UOK buf3a(4) DPWR DGND
  8175. +    GA GB GC GD   ENGATE   G0 G1 G2 G3 
  8176. +    D0_TGATE IO_STD 
  8177. U11 dltch(4) DPWR DGND
  8178. +    $D_HI    $D_HI    G0
  8179. +    DAT1    DAT2    DAT3    DAT4
  8180. +    Q01    Q02    Q03    Q04    $D_NC    $D_NC    $D_NC    $D_NC
  8181. +    D_170_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8182. U12 dltch(4) DPWR DGND
  8183. +    $D_HI    $D_HI    G1
  8184. +    DAT1    DAT2    DAT3    DAT4
  8185. +    Q11    Q12    Q13    Q14    $D_NC    $D_NC    $D_NC    $D_NC
  8186. +    D_170_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8187. U13 dltch(4) DPWR DGND
  8188. +    $D_HI    $D_HI    G2
  8189. +    DAT1    DAT2    DAT3    DAT4
  8190. +    Q21    Q22    Q23    Q24    $D_NC    $D_NC    $D_NC    $D_NC
  8191. +    D_170_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8192. U14 dltch(4) DPWR DGND
  8193. +    $D_HI    $D_HI    G3
  8194. +    DAT1    DAT2    DAT3    DAT4
  8195. +    Q31    Q32    Q33    Q34    $D_NC    $D_NC    $D_NC    $D_NC
  8196. +    D_170_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8197. .ends
  8198.  
  8199. .subckt 170SUWRITE  DATA DATAX DPWR DGND
  8200. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8201. UA buf DPWR DGND
  8202. +    DATA   DATAD 
  8203. +    D_170_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8204. UB xor DPWR DGND
  8205. +    DATA DATAD   EN 
  8206. +    D0_GATE IO_STD 
  8207. UC and(2) DPWR DGND
  8208. +    $D_X EN   PX 
  8209. +    D0_GATE IO_STD 
  8210. UD buf DPWR DGND
  8211. +    DATA   DATAB 
  8212. +    D_170_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8213. UE or(2) DPWR DGND
  8214. +    DATAB PX   DATAX 
  8215. +    D0_GATE IO_STD 
  8216. .ends
  8217.  
  8218. .subckt 170HOWRITE  DATA EN DPWR DGND
  8219. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8220. UA buf DPWR DGND
  8221. +    DATA   DATAD 
  8222. +    D_170_7 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8223. UB xor DPWR DGND
  8224. +    DATA DATAD   EN 
  8225. +    D0_GATE IO_STD 
  8226. .ends
  8227.  
  8228. .subckt 170HOADDRS  DATA EN DPWR DGND
  8229. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8230. UA buf DPWR DGND
  8231. +    DATA   DATAD 
  8232. +    D_170_8 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8233. UB xor DPWR DGND
  8234. +    DATA DATAD   EN 
  8235. +    D0_GATE IO_STD 
  8236. .ends
  8237.  
  8238. .model D_170_1 ugate (
  8239. +    TPLHTY=3NS    TPHLTY=3NS
  8240. +    TPLHMX=5NS    TPHLMX=5NS
  8241. +    )
  8242. .model D_170_2 ugate (
  8243. +    TPLHTY=7NS    TPHLTY=10NS
  8244. +    TPLHMX=5NS    TPHLMX=15NS
  8245. +    )
  8246. .model D_170_3 ugate (
  8247. +    TPLHTY=10NS    TPHLTY=20NS
  8248. +    TPLHMX=15NS    TPHLMX=30NS
  8249. +    )
  8250. .model D_170_4 ugff (
  8251. +    TWGHMN=25NS    TSUDGMN=10NS
  8252. +    THDGMN=15NS    TPGQLHTY=5NS
  8253. +    TPGQLHMX=10NS    TPGQHLTY=7NS
  8254. +    TPGQHLMX=10NS    TPDQLHTY=1PS
  8255. +    TPDQLHMX=1PS    TPDQHLTY=3NS
  8256. +    TPDQHLMX=10NS
  8257. +    )
  8258. .model D_170_5 ugate (
  8259. +    TPLHMN=15NS    TPHLMN=15NS
  8260. +    )
  8261. .model D_170_6 ugate (
  8262. +    TPLHMN=15NS
  8263. +    )
  8264. .model D_170_7 ugate (
  8265. +    TPHLMN=5NS
  8266. +    )
  8267. .model D_170_8 ugate (
  8268. +    TPLHMN=5NS    TPHLMN=5NS
  8269. +    )
  8270. *----------
  8271. * 74LS170  4-BY-4 REGISTER FILES WITH OPEN-COLLECTOR OUTPUTS
  8272. *
  8273. * The TTL Data Book, Vol 2, 1985, TI
  8274. * tvh    08/16/89    Update interface and model names
  8275.  
  8276. .subckt 74LS170  GWBAR WA WB GRBAR RA RB D1 D2 D3 D4 Q1 Q2 Q3 Q4
  8277. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  8278. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8279. U1 bufa(6) DPWR DGND
  8280. +    WA    WB    D1    D2    D3    D4
  8281. +    WABUF    WBBUF    DAT1    DAT2    DAT3    DAT4
  8282. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  8283. X1  WABUF WAX  DPWR DGND  LS170SUWRITE
  8284. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8285. X2  WBBUF WBX  DPWR DGND  LS170SUWRITE
  8286. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8287. X3  WRITE WRX  DPWR DGND  LS170HOWRITE
  8288. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8289. X4  WABUF WAH  DPWR DGND  LS170HOADDRS
  8290. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8291. X5  WBBUF WBH  DPWR DGND  LS170HOADDRS
  8292. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8293. U2 nora(2,3) DPWR DGND
  8294. +    WAX WBX WAXBAR WBX WBXBAR WAX   W0 W1 W2 
  8295. +    D0_GATE IO_LS 
  8296. U3 inva(6) DPWR DGND
  8297. +    WAX    WBX    GRBAR    R02    R01    GWBAR
  8298. +    WAXBAR    WBXBAR    READ    R13    R23    WRITE
  8299. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  8300. U4 inva(2) DPWR DGND
  8301. +    RA RB   R02 R01 
  8302. +    D_LS170_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8303. U5 aoi(3,4) DPWR DGND
  8304. +    R13    R23    Q31
  8305. +    R02    R23    Q21
  8306. +    R13    R01    Q11
  8307. +    R02    R01    Q01
  8308. +    Q1B
  8309. +    D_LS170_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  8310. U6 aoi(3,4) DPWR DGND
  8311. +    R13    R23    Q32
  8312. +    R02    R23    Q22
  8313. +    R13    R01    Q12
  8314. +    R02    R01    Q02
  8315. +    Q2B
  8316. +    D_LS170_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  8317. U7 aoi(3,4) DPWR DGND
  8318. +    R13    R23    Q33
  8319. +    R02    R23    Q23
  8320. +    R13    R01    Q13
  8321. +    R02    R01    Q03
  8322. +    Q3B
  8323. +    D_LS170_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  8324. U8 aoi(3,4) DPWR DGND
  8325. +    R13    R23    Q34
  8326. +    R02    R23    Q24
  8327. +    R13    R01    Q14
  8328. +    R02    R01    Q04
  8329. +    Q4B
  8330. +    D_LS170_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  8331. U9 nanda(2,4) DPWR DGND
  8332. +    READ    Q1B
  8333. +    READ    Q2B
  8334. +    READ    Q3B
  8335. +    READ    Q4B
  8336. +    Q1    Q2    Q3    Q4
  8337. +    D_LS170_3 IO_LS_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8338. UOR or(2) DPWR DGND
  8339. +    WAH WBH   ADDH 
  8340. +    D0_GATE IO_LS 
  8341. UAN and(2) DPWR DGND
  8342. +    ADDH WRX   XGATE 
  8343. +    D0_GATE IO_LS 
  8344. UIN inv DPWR DGND
  8345. +    XGATE   ENGATE 
  8346. +    D0_GATE IO_LS 
  8347. U10 anda(2,5) DPWR DGND
  8348. +    WAX    WBX
  8349. +    WRITE    W0
  8350. +    WRITE    W1
  8351. +    WRITE    W2
  8352. +    WRITE    W3
  8353. +    W3    GA    GB    GC    GD
  8354. +    D0_GATE IO_LS 
  8355. USE buf3a(4) DPWR DGND
  8356. +    $D_X $D_X $D_X $D_X   XGATE   G0 G1 G2 G3 
  8357. +    D0_TGATE IO_LS 
  8358. UOK buf3a(4) DPWR DGND
  8359. +    GA GB GC GD   ENGATE   G0 G1 G2 G3 
  8360. +    D0_TGATE IO_LS 
  8361. U11 dltch(4) DPWR DGND
  8362. +    $D_HI    $D_HI    G0
  8363. +    DAT1    DAT2    DAT3    DAT4
  8364. +    Q01    Q02    Q03    Q04    $D_NC    $D_NC    $D_NC    $D_NC
  8365. +    D_LS170_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  8366. U12 dltch(4) DPWR DGND
  8367. +    $D_HI    $D_HI    G1
  8368. +    DAT1    DAT2    DAT3    DAT4
  8369. +    Q11    Q12    Q13    Q14    $D_NC    $D_NC    $D_NC    $D_NC
  8370. +    D_LS170_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  8371. U13 dltch(4) DPWR DGND
  8372. +    $D_HI    $D_HI    G2
  8373. +    DAT1    DAT2    DAT3    DAT4
  8374. +    Q21    Q22    Q23    Q24    $D_NC    $D_NC    $D_NC    $D_NC
  8375. +    D_LS170_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  8376. U14 dltch(4) DPWR DGND
  8377. +    $D_HI    $D_HI    G3
  8378. +    DAT1    DAT2    DAT3    DAT4
  8379. +    Q31    Q32    Q33    Q34    $D_NC    $D_NC    $D_NC    $D_NC
  8380. +    D_LS170_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  8381. .ends
  8382.  
  8383. .subckt LS170SUWRITE  DATA DATAX DPWR DGND
  8384. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8385. UA buf DPWR DGND
  8386. +    DATA   DATAD 
  8387. +    D_LS170_5 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8388. UB xor DPWR DGND
  8389. +    DATA DATAD   EN 
  8390. +    D0_GATE IO_LS 
  8391. UC and(2) DPWR DGND
  8392. +    $D_X EN   PX 
  8393. +    D0_GATE IO_LS 
  8394. UD buf DPWR DGND
  8395. +    DATA   DATAB 
  8396. +    D_LS170_6 IO_LS MNTYMXDLY={MNTYMXDLY} 
  8397. UE or(2) DPWR DGND
  8398. +    DATAB PX   DATAX 
  8399. +    D0_GATE IO_LS 
  8400. .ends
  8401.  
  8402. .subckt LS170HOWRITE  DATA EN DPWR DGND
  8403. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8404. UA buf DPWR DGND
  8405. +    DATA   DATAD 
  8406. +    D_LS170_7 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8407. UB xor DPWR DGND
  8408. +    DATA DATAD   EN 
  8409. +    D0_GATE IO_LS 
  8410. .ends
  8411.  
  8412. .subckt LS170HOADDRS  DATA EN DPWR DGND
  8413. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8414. UA buf DPWR DGND
  8415. +    DATA   DATAD 
  8416. +    D_LS170_8 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8417. UB xor DPWR DGND
  8418. +    DATA DATAD   EN 
  8419. +    D0_GATE IO_LS 
  8420. .ends
  8421.  
  8422. .model D_LS170_1 ugate (
  8423. +    TPLHTY=2NS    TPHLTY=2NS
  8424. +    TPLHMX=5NS    TPHLMX=5NS
  8425. +    )
  8426. .model D_LS170_2 ugate (
  8427. +    TPLHTY=2NS    TPHLTY=3NS
  8428. +    TPLHMX=5NS    TPHLMX=5NS
  8429. +    )
  8430. .model D_LS170_3 ugate (
  8431. +    TPLHTY=20NS    TPHLTY=20NS
  8432. +    TPLHMX=30NS    TPHLMX=30NS
  8433. +    )
  8434. .model D_LS170_4 ugff (
  8435. +    TWGHMN=25NS    TSUDGMN=10NS
  8436. +    THDGMN=15NS    TPGQLHTY=7NS
  8437. +    TPGQLHMX=10NS    TPGQHLTY=4NS
  8438. +    TPGQHLMX=5NS    TPDQLHTY=7NS
  8439. +    TPDQLHMX=10NS    TPDQHLTY=1PS
  8440. +    TPDQHLMX=1PS
  8441. +    )
  8442. .model D_LS170_5 ugate (
  8443. +    TPLHMN=15NS    TPHLMN=15NS
  8444. +    )
  8445. .model D_LS170_6 ugate (
  8446. +    TPLHMN=15NS
  8447. +    )
  8448. .model D_LS170_7 ugate (
  8449. +    TPHLMN=5NS
  8450. +    )
  8451. .model D_LS170_8 ugate (
  8452. +    TPLHMN=5NS    TPHLMN=5NS
  8453. +    )
  8454. *------------------------------------------------------------------------
  8455. * 74LS171  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR 
  8456. *
  8457. * The TTL Data Book, Vol 2, 1985, TI
  8458. * tvh    08/16/89    Update interface and model names
  8459.  
  8460. .subckt 74LS171  CLRBAR CLK 1D 2D 3D 4D 1Q 2Q 3Q 4Q 1QBAR 2QBAR 3QBAR 4QBAR
  8461. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  8462. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8463. U1 dff(4) DPWR DGND
  8464. +    $D_HI    CLRBAR    CLK
  8465. +    1D    2D    3D    4D
  8466. +    1Q    2Q    3Q    4Q    1QBAR    2QBAR    3QBAR    4QBAR
  8467. +    D_LS171 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8468. .ends
  8469.  
  8470. .model D_LS171 ueff (
  8471. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  8472. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  8473. +    TSUPCCLKHMN=25NS    THDCLKMN=5NS
  8474. +    TPPCQLHTY=18NS    TPPCQLHMX=30NS
  8475. +    TPPCQHLTY=24NS    TPPCQHLMX=40NS
  8476. +    TPCLKQLHTY=15NS    TPCLKQLHMX=25NS
  8477. +    TPCLKQHLTY=18NS    TPCLKQHLMX=30NS
  8478. +    )
  8479. *------------------------------------------------------------------------
  8480. * 74172  16-BIT MULTIPLE-PORT REGISTER FILE WITH 3-STATE OUTPUTS
  8481. *
  8482. * The TTL Data Book, Vol 2, 1985, TI
  8483. * tvh    08/18/89    Update interface and model names
  8484.  
  8485. .subckt 74172  CLK 1GWBAR 1W0 1W1 1W2 1GRBAR 1R0 1R1 1R2 1DA 1DB 2GWBAR 2W/R0
  8486. +    2W/R1 2W/R2 2GRBAR 2DA 2DB 1QA 1QB 2QA 2QB
  8487. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  8488. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8489. U1 bufa(14) DPWR DGND
  8490. +    1W0    1W1    1W2    1R0    1R1    1R2    2W/R0
  8491. +    2W/R1    2W/R2    1DA    1DB    2DA    2DB    CLK
  8492. +    1W0BUF    1W1BUF    1W2BUF    1R0BUF    1R1BUF    1R2BUF    2W0BUF
  8493. +    2W1BUF    2W2BUF    1DABUF    1DBBUF    2DABUF    2DBBUF    CLKBUF
  8494. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  8495. U2 inva(16) DPWR DGND
  8496. +    1W0BUF    1W1BUF    1W2BUF    1R0BUF    1R1BUF    1R2BUF    2W0BUF    2W1BUF
  8497. +    2W2BUF    1GWBAR    2GWBAR    1GRBAR    2GRBAR    CLKBUF    1GW    2GW
  8498. +    1W0BAR    1W1BAR    1W2BAR    1R0BAR    1R1BAR    1R2BAR    2W0BAR    2W1BAR
  8499. +    2W2BAR    1GW    2GW    1GR    2GR    CLKBAR    1GWB    2GWB
  8500. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  8501. X1  1DABUF 1DAX  DPWR DGND  172SUDATA
  8502. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8503. X2  1DBBUF 1DBX  DPWR DGND  172SUDATA
  8504. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8505. X3  2DABUF 2DAX  DPWR DGND  172SUDATA
  8506. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8507. X4  2DBBUF 2DBX  DPWR DGND  172SUDATA
  8508. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8509. X5  1GW 1GWX  DPWR DGND  172SUWRITE
  8510. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8511. X6  2GW 2GWX  DPWR DGND  172SUWRITE
  8512. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8513. X7  WRSEL SEL  DPWR DGND  172SUSELEC
  8514. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8515. U3 nora(3,16) DPWR DGND
  8516. +    1W0BUF    1W1BUF    1W2BUF
  8517. +    1W0BUF    1W1BUF    1W2BAR
  8518. +    1W0BUF    1W1BAR    1W2BUF
  8519. +    1W0BUF    1W1BAR    1W2BAR
  8520. +    1W0BAR    1W1BUF    1W2BUF
  8521. +    1W0BAR    1W1BUF    1W2BAR
  8522. +    1W0BAR    1W1BAR    1W2BUF
  8523. +    1W0BAR    1W1BAR    1W2BAR
  8524. +    2W0BUF    2W1BUF    2W2BUF
  8525. +    2W0BUF    2W1BUF    2W2BAR
  8526. +    2W0BUF    2W1BAR    2W2BUF
  8527. +    2W0BUF    2W1BAR    2W2BAR
  8528. +    2W0BAR    2W1BUF    2W2BUF
  8529. +    2W0BAR    2W1BUF    2W2BAR
  8530. +    2W0BAR    2W1BAR    2W2BUF
  8531. +    2W0BAR    2W1BAR    2W2BAR
  8532. +    1ADD0    1ADD1    1ADD2    1ADD3    1ADD4    1ADD5    1ADD6    1ADD7
  8533. +    2ADD0    2ADD1    2ADD2    2ADD3    2ADD4    2ADD5    2ADD6    2ADD7
  8534. +    D0_GATE IO_STD 
  8535. UOR or(16) DPWR DGND
  8536. +    1ADD0    1ADD1    1ADD2    1ADD3    1ADD4    1ADD5    1ADD6    1ADD7
  8537. +    2ADD0    2ADD1    2ADD2    2ADD3    2ADD4    2ADD5    2ADD6    2ADD7
  8538. +    WRSEL
  8539. +    D0_GATE IO_STD 
  8540. UFF dff(1) DPWR DGND
  8541. +    $D_HI $D_HI CLKBAR   SEL   $D_NC QB 
  8542. +    D_172_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8543. UNO nora(2,8) DPWR DGND
  8544. +    QB    G0
  8545. +    QB    G1
  8546. +    QB    G2
  8547. +    QB    G3
  8548. +    QB    G4
  8549. +    QB    G5
  8550. +    QB    G6
  8551. +    QB    G7
  8552. +    E0    E1    E2    E3    E4    E5    E6    E7
  8553. +    D0_GATE IO_STD 
  8554. UIN inva(8) DPWR DGND
  8555. +    E0    E1    E2    E3    E4    E5    E6    E7
  8556. +    F0    F1    F2    F3    F4    F5    F6    F7
  8557. +    D0_GATE IO_STD 
  8558. UP0 buf3 DPWR DGND
  8559. +    $D_X   E0   PRE0 
  8560. +    D0_TGATE IO_STD 
  8561. UP1 buf3 DPWR DGND
  8562. +    $D_X   E1   PRE1 
  8563. +    D0_TGATE IO_STD 
  8564. UP2 buf3 DPWR DGND
  8565. +    $D_X   E2   PRE2 
  8566. +    D0_TGATE IO_STD 
  8567. UP3 buf3 DPWR DGND
  8568. +    $D_X   E3   PRE3 
  8569. +    D0_TGATE IO_STD 
  8570. UP4 buf3 DPWR DGND
  8571. +    $D_X   E4   PRE4 
  8572. +    D0_TGATE IO_STD 
  8573. UP5 buf3 DPWR DGND
  8574. +    $D_X   E5   PRE5 
  8575. +    D0_TGATE IO_STD 
  8576. UP6 buf3 DPWR DGND
  8577. +    $D_X   E6   PRE6 
  8578. +    D0_TGATE IO_STD 
  8579. UP7 buf3 DPWR DGND
  8580. +    $D_X   E7   PRE7 
  8581. +    D0_TGATE IO_STD 
  8582. UP8 buf3 DPWR DGND
  8583. +    $D_HI   F0   PRE0 
  8584. +    D0_TGATE IO_STD 
  8585. UP9 buf3 DPWR DGND
  8586. +    $D_HI   F1   PRE1 
  8587. +    D0_TGATE IO_STD 
  8588. UP10 buf3 DPWR DGND
  8589. +    $D_HI   F2   PRE2 
  8590. +    D0_TGATE IO_STD 
  8591. UP11 buf3 DPWR DGND
  8592. +    $D_HI   F3   PRE3 
  8593. +    D0_TGATE IO_STD 
  8594. UP12 buf3 DPWR DGND
  8595. +    $D_HI   F4   PRE4 
  8596. +    D0_TGATE IO_STD 
  8597. UP13 buf3 DPWR DGND
  8598. +    $D_HI   F5   PRE5 
  8599. +    D0_TGATE IO_STD 
  8600. UP14 buf3 DPWR DGND
  8601. +    $D_HI   F6   PRE6 
  8602. +    D0_TGATE IO_STD 
  8603. UP15 buf3 DPWR DGND
  8604. +    $D_HI   F7   PRE7 
  8605. +    D0_TGATE IO_STD 
  8606. U4 aoi(2,2) DPWR DGND
  8607. +    1GW 1ADD0 2GW 2ADD0   G0 
  8608. +    D0_GATE IO_STD 
  8609. U5 aoi(2,2) DPWR DGND
  8610. +    1GW 1ADD1 2GW 2ADD1   G1 
  8611. +    D0_GATE IO_STD 
  8612. U6 aoi(2,2) DPWR DGND
  8613. +    1GW 1ADD2 2GW 2ADD2   G2 
  8614. +    D0_GATE IO_STD 
  8615. U7 aoi(2,2) DPWR DGND
  8616. +    1GW 1ADD3 2GW 2ADD3   G3 
  8617. +    D0_GATE IO_STD 
  8618. U8 aoi(2,2) DPWR DGND
  8619. +    1GW 1ADD4 2GW 2ADD4   G4 
  8620. +    D0_GATE IO_STD 
  8621. U9 aoi(2,2) DPWR DGND
  8622. +    1GW 1ADD5 2GW 2ADD5   G5 
  8623. +    D0_GATE IO_STD 
  8624. U10 aoi(2,2) DPWR DGND
  8625. +    1GW 1ADD6 2GW 2ADD6   G6 
  8626. +    D0_GATE IO_STD 
  8627. U11 aoi(2,2) DPWR DGND
  8628. +    1GW 1ADD7 2GW 2ADD7   G7 
  8629. +    D0_GATE IO_STD 
  8630. U12 ora(2,8) DPWR DGND
  8631. +    CLKBUF    G0
  8632. +    CLKBUF    G1
  8633. +    CLKBUF    G2
  8634. +    CLKBUF    G3
  8635. +    CLKBUF    G4
  8636. +    CLKBUF    G5
  8637. +    CLKBUF    G6
  8638. +    CLKBUF    G7
  8639. +    CLK0    CLK1    CLK2    CLK3    CLK4    CLK5    CLK6    CLK7
  8640. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  8641. U13 inva(16) DPWR DGND
  8642. +    1ADD0    2ADD0    1ADD1    2ADD1    1ADD2    2ADD2    1ADD3    2ADD3
  8643. +    1ADD4    2ADD4    1ADD5    2ADD5    1ADD6    2ADD6    1ADD7    2ADD7
  8644. +    1AD0B    2AD0B    1AD1B    2AD1B    1AD2B    2AD2B    1AD3B    2AD3B
  8645. +    1AD4B    2AD4B    1AD5B    2AD5B    1AD6B    2AD6B    1AD7B    2AD7B
  8646. +    D0_GATE IO_STD 
  8647. U14 ao(3,5) DPWR DGND
  8648. +    $D_HI    2AD0B    1DAX
  8649. +    $D_HI    1DAX    2DAX
  8650. +    $D_HI    2GWB    1DAX
  8651. +    2DAX    2GW    1AD0B
  8652. +    $D_HI    2DAX    1GWB
  8653. +    I0A
  8654. +    D0_GATE IO_STD 
  8655. U15 ao(3,5) DPWR DGND
  8656. +    $D_HI    2AD1B    1DAX
  8657. +    $D_HI    1DAX    2DAX
  8658. +    $D_HI    2GWB    1DAX
  8659. +    2DAX    2GW    1AD1B
  8660. +    $D_HI    2DAX    1GWB
  8661. +    I1A
  8662. +    D0_GATE IO_STD 
  8663. U16 ao(3,5) DPWR DGND
  8664. +    $D_HI    2AD2B    1DAX
  8665. +    $D_HI    1DAX    2DAX
  8666. +    $D_HI    2GWB    1DAX
  8667. +    2DAX    2GW    1AD2B
  8668. +    $D_HI    2DAX    1GWB
  8669. +    I2A
  8670. +    D0_GATE IO_STD 
  8671. U17 ao(3,5) DPWR DGND
  8672. +    $D_HI    2AD3B    1DAX
  8673. +    $D_HI    1DAX    2DAX
  8674. +    $D_HI    2GWB    1DAX
  8675. +    2DAX    2GW    1AD3B
  8676. +    $D_HI    2DAX    1GWB
  8677. +    I3A
  8678. +    D0_GATE IO_STD 
  8679. U18 ao(3,5) DPWR DGND
  8680. +    $D_HI    2AD4B    1DAX
  8681. +    $D_HI    1DAX    2DAX
  8682. +    $D_HI    2GWB    1DAX
  8683. +    2DAX    2GW    1AD4B
  8684. +    $D_HI    2DAX    1GWB
  8685. +    I4A
  8686. +    D0_GATE IO_STD 
  8687. U19 ao(3,5) DPWR DGND
  8688. +    $D_HI    2AD5B    1DAX
  8689. +    $D_HI    1DAX    2DAX
  8690. +    $D_HI    2GWB    1DAX
  8691. +    2DAX    2GW    1AD5B
  8692. +    $D_HI    2DAX    1GWB
  8693. +    I5A
  8694. +    D0_GATE IO_STD 
  8695. U20 ao(3,5) DPWR DGND
  8696. +    $D_HI    2AD6B    1DAX
  8697. +    $D_HI    1DAX    2DAX
  8698. +    $D_HI    2GWB    1DAX
  8699. +    2DAX    2GW    1AD6B
  8700. +    $D_HI    2DAX    1GWB
  8701. +    I6A
  8702. +    D0_GATE IO_STD 
  8703. U21 ao(3,5) DPWR DGND
  8704. +    $D_HI    2AD7B    1DAX
  8705. +    $D_HI    1DAX    2DAX
  8706. +    $D_HI    2GWB    1DAX
  8707. +    2DAX    2GW    1AD7B
  8708. +    $D_HI    2DAX    1GWB
  8709. +    I7A
  8710. +    D0_GATE IO_STD 
  8711. U22 ao(3,5) DPWR DGND
  8712. +    $D_HI    2AD0B    1DBX
  8713. +    $D_HI    1DBX    2DBX
  8714. +    $D_HI    2GWB    1DBX
  8715. +    2DBX    2GW    1AD0B
  8716. +    $D_HI    2DBX    1GWB
  8717. +    I0B
  8718. +    D0_GATE IO_STD 
  8719. U23 ao(3,5) DPWR DGND
  8720. +    $D_HI    2AD1B    1DBX
  8721. +    $D_HI    1DBX    2DBX
  8722. +    $D_HI    2GWB    1DBX
  8723. +    2DBX    2GW    1AD1B
  8724. +    $D_HI    2DBX    1GWB
  8725. +    I1B
  8726. +    D0_GATE IO_STD 
  8727. U24 ao(3,5) DPWR DGND
  8728. +    $D_HI    2AD2B    1DBX
  8729. +    $D_HI    1DBX    2DBX
  8730. +    $D_HI    2GWB    1DBX
  8731. +    2DBX    2GW    1AD2B
  8732. +    $D_HI    2DBX    1GWB
  8733. +    I2B
  8734. +    D0_GATE IO_STD 
  8735. U25 ao(3,5) DPWR DGND
  8736. +    $D_HI    2AD3B    1DBX
  8737. +    $D_HI    1DBX    2DBX
  8738. +    $D_HI    2GWB    1DBX
  8739. +    2DBX    2GW    1AD3B
  8740. +    $D_HI    2DBX    1GWB
  8741. +    I3B
  8742. +    D0_GATE IO_STD 
  8743. U26 ao(3,5) DPWR DGND
  8744. +    $D_HI    2AD4B    1DBX
  8745. +    $D_HI    1DBX    2DBX
  8746. +    $D_HI    2GWB    1DBX
  8747. +    2DBX    2GW    1AD4B
  8748. +    $D_HI    2DBX    1GWB
  8749. +    I4B
  8750. +    D0_GATE IO_STD 
  8751. U27 ao(3,5) DPWR DGND
  8752. +    $D_HI    2AD5B    1DBX
  8753. +    $D_HI    1DBX    2DBX
  8754. +    $D_HI    2GWB    1DBX
  8755. +    2DBX    2GW    1AD5B
  8756. +    $D_HI    2DBX    1GWB
  8757. +    I5B
  8758. +    D0_GATE IO_STD 
  8759. U28 ao(3,5) DPWR DGND
  8760. +    $D_HI    2AD6B    1DBX
  8761. +    $D_HI    1DBX    2DBX
  8762. +    $D_HI    2GWB    1DBX
  8763. +    2DBX    2GW    1AD6B
  8764. +    $D_HI    2DBX    1GWB
  8765. +    I6B
  8766. +    D0_GATE IO_STD 
  8767. U29 ao(3,5) DPWR DGND
  8768. +    $D_HI    2AD7B    1DBX
  8769. +    $D_HI    1DBX    2DBX
  8770. +    $D_HI    2GWB    1DBX
  8771. +    2DBX    2GW    1AD7B
  8772. +    $D_HI    2DBX    1GWB
  8773. +    I7B
  8774. +    D0_GATE IO_STD 
  8775. UW1 or(2) DPWR DGND
  8776. +    1GWX 2GWX   GWX 
  8777. +    D0_GATE IO_STD 
  8778. UW2 inv DPWR DGND
  8779. +    GWX   GWOK 
  8780. +    D0_GATE IO_STD 
  8781. UW3 buf3a(16) DPWR DGND
  8782. +    $D_X    $D_X    $D_X    $D_X    $D_X    $D_X    $D_X    $D_X
  8783. +    $D_X    $D_X    $D_X    $D_X    $D_X    $D_X    $D_X    $D_X
  8784. +    GWX
  8785. +    D0A    D1A    D2A    D3A    D4A    D5A    D6A    D7A
  8786. +    D0B    D1B    D2B    D3B    D4B    D5B    D6B    D7B
  8787. +    D0_TGATE IO_STD 
  8788. UW4 buf3a(16) DPWR DGND
  8789. +    I0A    I1A    I2A    I3A    I4A    I5A    I6A    I7A
  8790. +    I0B    I1B    I2B    I3B    I4B    I5B    I6B    I7B
  8791. +    GWOK
  8792. +    D0A    D1A    D2A    D3A    D4A    D5A    D6A    D7A
  8793. +    D0B    D1B    D2B    D3B    D4B    D5B    D6B    D7B
  8794. +    D0_TGATE IO_STD 
  8795. U30 dff(2) DPWR DGND
  8796. +    PRE0 PRE0 CLK0   D0A D0B   Q0A Q0B $D_NC $D_NC 
  8797. +    D_172_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8798. U31 dff(2) DPWR DGND
  8799. +    PRE1 PRE1 CLK1   D1A D1B   Q1A Q1B $D_NC $D_NC 
  8800. +    D_172_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8801. U32 dff(2) DPWR DGND
  8802. +    PRE2 PRE2 CLK2   D2A D2B   Q2A Q2B $D_NC $D_NC 
  8803. +    D_172_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8804. U33 dff(2) DPWR DGND
  8805. +    PRE3 PRE3 CLK3   D3A D3B   Q3A Q3B $D_NC $D_NC 
  8806. +    D_172_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8807. U34 dff(2) DPWR DGND
  8808. +    PRE4 PRE4 CLK4   D4A D4B   Q4A Q4B $D_NC $D_NC 
  8809. +    D_172_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8810. U35 dff(2) DPWR DGND
  8811. +    PRE5 PRE5 CLK5   D5A D5B   Q5A Q5B $D_NC $D_NC 
  8812. +    D_172_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8813. U36 dff(2) DPWR DGND
  8814. +    PRE6 PRE6 CLK6   D6A D6B   Q6A Q6B $D_NC $D_NC 
  8815. +    D_172_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8816. U37 dff(2) DPWR DGND
  8817. +    PRE7 PRE7 CLK7   D7A D7B   Q7A Q7B $D_NC $D_NC 
  8818. +    D_172_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8819. U38 ao(4,8) DPWR DGND
  8820. +    Q0A    1R0BAR    1R1BAR    1R2BAR
  8821. +    Q1A    1R0BAR    1R1BAR    1R2BUF
  8822. +    Q2A    1R0BAR    1R1BUF    1R2BAR
  8823. +    Q3A    1R0BAR    1R1BUF    1R2BUF
  8824. +    Q4A    1R0BUF    1R1BAR    1R2BAR
  8825. +    Q5A    1R0BUF    1R1BAR    1R2BUF
  8826. +    Q6A    1R0BUF    1R1BUF    1R2BAR
  8827. +    Q7A    1R0BUF    1R1BUF    1R2BUF
  8828. +    1QABUF
  8829. +    D0_GATE IO_STD 
  8830. U39 ao(4,8) DPWR DGND
  8831. +    Q0B    1R0BAR    1R1BAR    1R2BAR
  8832. +    Q1B    1R0BAR    1R1BAR    1R2BUF
  8833. +    Q2B    1R0BAR    1R1BUF    1R2BAR
  8834. +    Q3B    1R0BAR    1R1BUF    1R2BUF
  8835. +    Q4B    1R0BUF    1R1BAR    1R2BAR
  8836. +    Q5B    1R0BUF    1R1BAR    1R2BUF
  8837. +    Q6B    1R0BUF    1R1BUF    1R2BAR
  8838. +    Q7B    1R0BUF    1R1BUF    1R2BUF
  8839. +    1QBBUF
  8840. +    D0_GATE IO_STD 
  8841. U40 ao(4,8) DPWR DGND
  8842. +    Q0A    2W0BAR    2W1BAR    2W2BAR
  8843. +    Q1A    2W0BAR    2W1BAR    2W2BUF
  8844. +    Q2A    2W0BAR    2W1BUF    2W2BAR
  8845. +    Q3A    2W0BAR    2W1BUF    2W2BUF
  8846. +    Q4A    2W0BUF    2W1BAR    2W2BAR
  8847. +    Q5A    2W0BUF    2W1BAR    2W2BUF
  8848. +    Q6A    2W0BUF    2W1BUF    2W2BAR
  8849. +    Q7A    2W0BUF    2W1BUF    2W2BUF
  8850. +    2QABUF
  8851. +    D0_GATE IO_STD 
  8852. U41 ao(4,8) DPWR DGND
  8853. +    Q0B    2W0BAR    2W1BAR    2W2BAR
  8854. +    Q1B    2W0BAR    2W1BAR    2W2BUF
  8855. +    Q2B    2W0BAR    2W1BUF    2W2BAR
  8856. +    Q3B    2W0BAR    2W1BUF    2W2BUF
  8857. +    Q4B    2W0BUF    2W1BAR    2W2BAR
  8858. +    Q5B    2W0BUF    2W1BAR    2W2BUF
  8859. +    Q6B    2W0BUF    2W1BUF    2W2BAR
  8860. +    Q7B    2W0BUF    2W1BUF    2W2BUF
  8861. +    2QBBUF
  8862. +    D0_GATE IO_STD 
  8863. U42 buf3a(2) DPWR DGND
  8864. +    1QABUF 1QBBUF   1GR   1QA 1QB 
  8865. +    D_172_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8866. U43 buf3a(2) DPWR DGND
  8867. +    2QABUF 2QBBUF   2GR   2QA 2QB 
  8868. +    D_172_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  8869. .ends
  8870.  
  8871. .subckt 172SUDATA  DATA DATAX DPWR DGND
  8872. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8873. UA buf DPWR DGND
  8874. +    DATA   DATAD 
  8875. +    D_172_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8876. UB xor DPWR DGND
  8877. +    DATA DATAD   EN 
  8878. +    D0_GATE IO_STD 
  8879. UC and(2) DPWR DGND
  8880. +    $D_X EN   PX 
  8881. +    D0_GATE IO_STD 
  8882. UD or(2) DPWR DGND
  8883. +    DATA PX   DATAX 
  8884. +    D0_GATE IO_STD 
  8885. .ends
  8886.  
  8887. .subckt 172SUWRITE  DATA EN DPWR DGND
  8888. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8889. UA buf DPWR DGND
  8890. +    DATA   DATAD 
  8891. +    D_172_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8892. UB xor DPWR DGND
  8893. +    DATA DATAD   EN 
  8894. +    D0_GATE IO_STD 
  8895. .ends
  8896.  
  8897. .subckt 172SUSELEC  DATA EN DPWR DGND
  8898. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8899. UA buf DPWR DGND
  8900. +    DATA   DATAD 
  8901. +    D_172_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  8902. UB xor DPWR DGND
  8903. +    DATA DATAD   EN 
  8904. +    D0_GATE IO_STD 
  8905. .ends
  8906.  
  8907. .model D_172_1 ueff (
  8908. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  8909. +    TSUDCLKMN=0NS    TPCLKQLHMN=0NS
  8910. +    TPCLKQHLMN=0NS
  8911. +    )
  8912. .model D_172_2 ueff (
  8913. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  8914. +    TSUDCLKMN=30NS    TPCLKQLHTY=2NS
  8915. +    TPCLKQLHMX=5NS    TPCLKQHLTY=5NS
  8916. +    TPCLKQHLMX=5NS
  8917. +    )
  8918. .model D_172_3 utgate (
  8919. +    TPLHTY=33NS    TPHLTY=30NS
  8920. +    TPLHMX=45NS    TPHLMX=45NS
  8921. +    TPZHTY=14NS    TPZLTY=16NS
  8922. +    TPZHMX=30NS    TPZLMX=30NS
  8923. +    TPHZTY=6NS    TPLZTY=11NS
  8924. +    TPHZMX=20NS    TPLZMX=20NS
  8925. +    )
  8926. .model D_172_4 ugate (
  8927. +    TPHLMN=15NS
  8928. +    )
  8929. .model D_172_5 ugate (
  8930. +    TPLHMN=5NS
  8931. +    )
  8932. .model D_172_6 ugate (
  8933. +    TPLHMN=9.9NS
  8934. +    )
  8935. *-------------------------------------------------------------------------
  8936. * 74173  4-BIT D-TYPE REGISTERS WITH 3-STATE OUTPUTS
  8937. *
  8938. * The TTL Data Book, Vol 2, 1985, TI
  8939. * tvh    08/17/89    Update interface and model names
  8940.  
  8941. .subckt 74173  CLR CLK G1BAR G2BAR M N 1D 2D 3D 4D 1Q 2Q 3Q 4Q
  8942. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  8943. +    params: MNTYMXDLY=0 IO_LEVEL=0
  8944. UIBUF bufa(5) DPWR DGND
  8945. +    CLK    1D    2D    3D    4D
  8946. +    CLKB    1DB    2DB    3DB    4DB
  8947. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  8948. X1  G1BAR G1X  DPWR DGND  173SUDATEN
  8949. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8950. X2  G2BAR G2X  DPWR DGND  173SUDATEN
  8951. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8952. X3  1DB 1DBX  DPWR DGND  173HOLDATA
  8953. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8954. X4  2DB 2DBX  DPWR DGND  173HOLDATA
  8955. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8956. X5  3DB 3DBX  DPWR DGND  173HOLDATA
  8957. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8958. X6  4DB 4DBX  DPWR DGND  173HOLDATA
  8959. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8960. X7  CLKB CLKX  DPWR DGND  173HOLDCLK
  8961. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  8962. U1 nora(2,2) DPWR DGND
  8963. +    M N G1X G2X   OUTEN EN 
  8964. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  8965. U2 inva(2) DPWR DGND
  8966. +    CLR EN   CLRBAR ENBAR 
  8967. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  8968. U3 ao(2,2) DPWR DGND
  8969. +    Q1 ENBAR 1DB EN   D1 
  8970. +    D0_GATE IO_STD 
  8971. U4 ao(2,2) DPWR DGND
  8972. +    Q2 ENBAR 2DB EN   D2 
  8973. +    D0_GATE IO_STD 
  8974. U5 ao(2,2) DPWR DGND
  8975. +    Q3 ENBAR 3DB EN   D3 
  8976. +    D0_GATE IO_STD 
  8977. U6 ao(2,2) DPWR DGND
  8978. +    Q4 ENBAR 4DB EN   D4 
  8979. +    D0_GATE IO_STD 
  8980. UOR or(4) DPWR DGND
  8981. +    1DBX 2DBX 3DBX 4DBX   DATAX 
  8982. +    D0_GATE IO_STD 
  8983. UAN and(2) DPWR DGND
  8984. +    DATAX CLKX   CLKXEN 
  8985. +    D0_GATE IO_STD 
  8986. UIN inv DPWR DGND
  8987. +    CLKXEN   CLKEN 
  8988. +    D0_GATE IO_STD 
  8989. UBU buf3 DPWR DGND
  8990. +    CLKB   CLKEN   CLOCK 
  8991. +    D0_TGATE IO_STD 
  8992. UBF buf3 DPWR DGND
  8993. +    $D_X   CLKXEN   CLOCK 
  8994. +    D0_TGATE IO_STD 
  8995. U7 dff(4) DPWR DGND
  8996. +    $D_HI    CLRBAR    CLOCK
  8997. +    D1    D2    D3    D4
  8998. +    Q1    Q2    Q3    Q4    Q1B    Q2B    Q3B    Q4B
  8999. +    D_173_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9000. U8 inv3a(4) DPWR DGND
  9001. +    Q1B Q2B Q3B Q4B   OUTEN   1Q 2Q 3Q 4Q 
  9002. +    D_173_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9003. .ends
  9004.  
  9005. .subckt 173SUDATEN  DATA DATAX DPWR DGND
  9006. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9007. UA buf DPWR DGND
  9008. +    DATA   DATAD 
  9009. +    D_173_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9010. UB xor DPWR DGND
  9011. +    DATA DATAD   EN 
  9012. +    D0_GATE IO_STD 
  9013. UC and(2) DPWR DGND
  9014. +    $D_X EN   PX 
  9015. +    D0_GATE IO_STD 
  9016. UD buf DPWR DGND
  9017. +    DATA   DATAB 
  9018. +    D_173_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  9019. UE or(2) DPWR DGND
  9020. +    DATAB PX   DATAX 
  9021. +    D0_GATE IO_STD 
  9022. .ends
  9023.  
  9024. .subckt 173HOLDATA  DATA EN DPWR DGND
  9025. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9026. UA buf DPWR DGND
  9027. +    DATA   DATAD 
  9028. +    D_173_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9029. UB xor DPWR DGND
  9030. +    DATA DATAD   EN 
  9031. +    D0_GATE IO_STD 
  9032. .ends
  9033.  
  9034. .subckt 173HOLDCLK  DATA EN DPWR DGND
  9035. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9036. UA buf DPWR DGND
  9037. +    DATA   DATAD 
  9038. +    D_173_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9039. UB xor DPWR DGND
  9040. +    DATA DATAD   EN 
  9041. +    D0_GATE IO_STD 
  9042. .ends
  9043.  
  9044. .model D_173_1 ueff (
  9045. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  9046. +    TWPCLMN=20NS    TSUDCLKMN=10NS
  9047. +    TSUPCCLKHMN=10NS    THDCLKMN=2NS
  9048. +    TPPCQLHTY=1NS    TPPCQLHMX=1NS
  9049. +    TPCLKQHLTY=11NS    TPCLKQHLMX=17NS
  9050. +    TPCLKQLHTY=2NS    TPCLKQLHMX=5NS
  9051. +    )
  9052. .model D_173_2 utgate (
  9053. +    TPLHTY=17NS    TPHLTY=17NS
  9054. +    TPLHMX=26NS    TPHLMX=26NS
  9055. +    TPZHMN=7NS    TPZHTY=16NS
  9056. +    TPZHMX=30NS    TPZLMN=7NS
  9057. +    TPZLTY=21NS    TPZLMX=30NS
  9058. +    TPHZMN=3NS    TPHZTY=5NS
  9059. +    TPHZMX=14NS    TPLZMN=3NS
  9060. +    TPLZTY=11NS    TPLZMX=20NS
  9061. +    )
  9062. .model D_173_3 ugate (
  9063. +    TPLHMN=7NS    TPHLMN=7NS
  9064. +    )
  9065. .model D_173_4 ugate (
  9066. +    TPLHMN=7NS
  9067. +    )
  9068. .model D_173_5 ugate (
  9069. +    TPLHMN=10NS    TPHLMN=10NS
  9070. +    )
  9071. .model D_173_6 ugate (
  9072. +    TPLHMN=10NS
  9073. +    )
  9074. *---------
  9075. * 74F173  QUAD D-TYPE FLIP FLOP WITH 3-STATE OUTPUTS
  9076. *
  9077. * (c) Philips Components, 1990
  9078. * cv    08/18/90    Update interface and model names
  9079.  
  9080. .subckt 74F173  MR CP E0BAR E1BAR OE0BAR OE1BAR D0 D1 D2 D3 Q0 Q1 Q2 Q3
  9081. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9082. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9083. U1 nora(2,2) DPWR DGND
  9084. +    OE0BAR OE1BAR E0BAR E1BAR   OUTEN EN 
  9085. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  9086. U2 inva(2) DPWR DGND
  9087. +    MR EN   MRBAR ENBAR 
  9088. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  9089. U3 ao(2,2) DPWR DGND
  9090. +    QA ENBAR D0 EN   Y0 
  9091. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  9092. U4 ao(2,2) DPWR DGND
  9093. +    QB ENBAR D1 EN   Y1 
  9094. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  9095. U5 ao(2,2) DPWR DGND
  9096. +    QC ENBAR D2 EN   Y2 
  9097. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  9098. U6 ao(2,2) DPWR DGND
  9099. +    QD ENBAR D3 EN   Y3 
  9100. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  9101. U7 dff(4) DPWR DGND
  9102. +    $D_HI    MRBAR    CP
  9103. +    Y0    Y1    Y2    Y3
  9104. +    QA    QB    QC    QD    QAB    QBB    QCB    QDB
  9105. +    D_F173_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9106. U8 inv3a(4) DPWR DGND
  9107. +    QAB QBB QCB QDB   OUTEN   Q0 Q1 Q2 Q3 
  9108. +    D_F173_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9109. .ends
  9110.  
  9111. .model D_F173_1 ueff (
  9112. +    TWCLKLMN=3NS    TWCLKHMN=6NS
  9113. +    TWPCLMN=3.5NS    TSUDCLKMN=2.5NS
  9114. +    TSUPCCLKHMN=4.5NS    THDCLKMN=0NS
  9115. +    TPPCQHLMN=6NS    TPPCQHLMX=12.5NS
  9116. +    TPCLKQHLMN=1NS    TPCLKQHLMX=2NS
  9117. +    TPCLKQLHMN=1NS    TPCLKQLHMX=2NS
  9118. +    )
  9119. .model D_F173_2 utgate (
  9120. +    TPLHMN=3NS    TPHLMN=4.5NS
  9121. +    TPLHMX=8NS    TPHLMX=9.5NS
  9122. +    TPZHMN=2.5NS    TPZHMX=8.5NS
  9123. +    TPZLMN=4.5NS    TPZLMX=11NS
  9124. +    TPHZMN=1NS    TPHZMX=8NS
  9125. +    TPLZMN=2.5NS    TPLZMX=9NS
  9126. +    )
  9127. *----------
  9128. * 74HC173  4-BIT D-TYPE REGISTERS WITH 3-STATE OUTPUTS
  9129. *
  9130. * The High-Speed CMOS Logic Data Book, 1988, TI
  9131. * tvh    08/18/89    Update interface and model names
  9132.  
  9133. .subckt 74HC173  CLR CLK G1BAR G2BAR M N 1D 2D 3D 4D 1Q 2Q 3Q 4Q
  9134. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9135. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9136. U1 nora(2,2) DPWR DGND
  9137. +    M N G1BAR G2BAR   OUTEN EN 
  9138. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  9139. U2 inva(2) DPWR DGND
  9140. +    CLR EN   CLRBAR ENBAR 
  9141. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  9142. U3 ao(2,2) DPWR DGND
  9143. +    Q1 ENBAR 1D EN   D1 
  9144. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  9145. U4 ao(2,2) DPWR DGND
  9146. +    Q2 ENBAR 2D EN   D2 
  9147. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  9148. U5 ao(2,2) DPWR DGND
  9149. +    Q3 ENBAR 3D EN   D3 
  9150. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  9151. U6 ao(2,2) DPWR DGND
  9152. +    Q4 ENBAR 4D EN   D4 
  9153. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  9154. U7 dff(4) DPWR DGND
  9155. +    $D_HI    CLRBAR    CLK
  9156. +    D1    D2    D3    D4
  9157. +    Q1    Q2    Q3    Q4    Q1B    Q2B    Q3B    Q4B
  9158. +    D_HC173_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9159. U8 inv3a(4) DPWR DGND
  9160. +    Q1B Q2B Q3B Q4B   OUTEN   1Q 2Q 3Q 4Q 
  9161. +    D_HC173_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9162. .ends
  9163.  
  9164. .model D_HC173_1 ueff (
  9165. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  9166. +    TWPCLMN=20NS    TSUDCLKMN=25NS
  9167. +    TSUPCCLKHMN=23NS    THDCLKMN=0NS
  9168. +    TPPCQLHTY=1NS    TPPCQLHMX=8NS
  9169. +    TPCLKQHLTY=1NS    TPCLKQHLMX=8NS
  9170. +    TPCLKQLHTY=1NS    TPCLKQLHMX=8NS
  9171. +    )
  9172. .model D_HC173_2 utgate (
  9173. +    TPLHTY=20NS    TPHLTY=20NS
  9174. +    TPLHMX=30NS    TPHLMX=30NS
  9175. +    TPZHTY=20NS    TPZHMX=38NS
  9176. +    TPZLTY=20NS    TPZLMX=38NS
  9177. +    TPHZTY=18NS    TPHZMX=38NS
  9178. +    TPLZTY=18NS    TPLZMX=38NS
  9179. +    )
  9180. *---------
  9181. * 74HCT173  QUAD D-TYPE FLIP FLOP WITH 3-STATE OUTPUTS
  9182. *
  9183. * (c) Harris Semiconductor, 1989
  9184. * cv    08/18/90    Update interface and model names
  9185.  
  9186. .subckt 74HCT173  MR CP E1BAR E2BAR OE1BAR OE2BAR D0 D1 D2 D3 Q0 Q1 Q2 Q3
  9187. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9188. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9189. U1 nora(2,2) DPWR DGND
  9190. +    OE1BAR OE2BAR E1BAR E2BAR   OUTEN EN 
  9191. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  9192. U2 inva(2) DPWR DGND
  9193. +    MR EN   MRBAR ENBAR 
  9194. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  9195. U3 ao(2,2) DPWR DGND
  9196. +    QA ENBAR D0 EN   Y0 
  9197. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  9198. U4 ao(2,2) DPWR DGND
  9199. +    QB ENBAR D1 EN   Y1 
  9200. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  9201. U5 ao(2,2) DPWR DGND
  9202. +    QC ENBAR D2 EN   Y2 
  9203. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  9204. U6 ao(2,2) DPWR DGND
  9205. +    QD ENBAR D3 EN   Y3 
  9206. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  9207. U7 dff(4) DPWR DGND
  9208. +    $D_HI    MRBAR    CP
  9209. +    Y0    Y1    Y2    Y3
  9210. +    QA    QB    QC    QD    QAB    QBB    QCB    QDB
  9211. +    D_HCT173_1 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9212. U8 inv3a(4) DPWR DGND
  9213. +    QAB QBB QCB QDB   OUTEN   Q0 Q1 Q2 Q3 
  9214. +    D_HCT173_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9215. .ends
  9216.  
  9217. .model D_HCT173_1 ueff (
  9218. +    TWCLKLMN=31NS    TWCLKHMN=31NS
  9219. +    TWPCLMN=19NS    TSUDCLKMN=15NS
  9220. +    TSUPCCLKHMN=15NS    THDCLKMN=0NS
  9221. +    TPPCQHLMX=46NS    TPCLKQHLMX=2NS
  9222. +    TPCLKQLHMX=2NS
  9223. +    )
  9224. .model D_HCT173_2 utgate (
  9225. +    TPLHMX=52NS    TPHLMX=52NS
  9226. +    TPZHMX=44NS    TPZLMX=44NS
  9227. +    TPHZMX=38NS    TPLZMX=38NS
  9228. +    )
  9229. *----------
  9230. * 74LS173A  4-BIT D-TYPE REGISTERS WITH 3-STATE OUTPUTS
  9231. *
  9232. * The TTL Data Book, Vol 2, 1985, TI
  9233. * tvh    08/17/89    Update interface and model names
  9234.  
  9235. .subckt 74LS173A  CLR CLK G1BAR G2BAR M N 1D 2D 3D 4D 1Q 2Q 3Q 4Q
  9236. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9237. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9238. UIBUF bufa(5) DPWR DGND
  9239. +    CLK    1D    2D    3D    4D
  9240. +    CLKB    1DB    2DB    3DB    4DB
  9241. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  9242. X1  G1BAR G1X  DPWR DGND  LS173ASUDATEN
  9243. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  9244. X2  G2BAR G2X  DPWR DGND  LS173ASUDATEN
  9245. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  9246. X3  1DB 1DBX  DPWR DGND  LS173AHOLDATA
  9247. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  9248. X4  2DB 2DBX  DPWR DGND  LS173AHOLDATA
  9249. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  9250. X5  3DB 3DBX  DPWR DGND  LS173AHOLDATA
  9251. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  9252. X6  4DB 4DBX  DPWR DGND  LS173AHOLDATA
  9253. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  9254. X7  CLKB CLKX  DPWR DGND  LS173AHOLDCLK
  9255. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  9256. U1 nora(2,2) DPWR DGND
  9257. +    M N G1X G2X   OUTEN EN 
  9258. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  9259. U2 inva(2) DPWR DGND
  9260. +    CLR EN   CLRBAR ENBAR 
  9261. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  9262. U3 ao(2,2) DPWR DGND
  9263. +    Q1 ENBAR 1DB EN   D1 
  9264. +    D0_GATE IO_LS 
  9265. U4 ao(2,2) DPWR DGND
  9266. +    Q2 ENBAR 2DB EN   D2 
  9267. +    D0_GATE IO_LS 
  9268. U5 ao(2,2) DPWR DGND
  9269. +    Q3 ENBAR 3DB EN   D3 
  9270. +    D0_GATE IO_LS 
  9271. U6 ao(2,2) DPWR DGND
  9272. +    Q4 ENBAR 4DB EN   D4 
  9273. +    D0_GATE IO_LS 
  9274. UOR or(4) DPWR DGND
  9275. +    1DBX 2DBX 3DBX 4DBX   DATAX 
  9276. +    D0_GATE IO_LS 
  9277. UAN and(2) DPWR DGND
  9278. +    DATAX CLKX   CLKXEN 
  9279. +    D0_GATE IO_LS 
  9280. UIN inv DPWR DGND
  9281. +    CLKXEN   CLKEN 
  9282. +    D0_GATE IO_LS 
  9283. UBU buf3 DPWR DGND
  9284. +    CLKB   CLKEN   CLOCK 
  9285. +    D0_TGATE IO_LS 
  9286. UBF buf3 DPWR DGND
  9287. +    $D_X   CLKXEN   CLOCK 
  9288. +    D0_TGATE IO_LS 
  9289. U7 dff(4) DPWR DGND
  9290. +    $D_HI    CLRBAR    CLOCK
  9291. +    D1    D2    D3    D4
  9292. +    Q1    Q2    Q3    Q4    Q1B    Q2B    Q3B    Q4B
  9293. +    D_LS173A_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9294. U8 inv3a(4) DPWR DGND
  9295. +    Q1B Q2B Q3B Q4B   OUTEN   1Q 2Q 3Q 4Q 
  9296. +    D_LS173A_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9297. .ends
  9298.  
  9299. .subckt LS173ASUDATEN  DATA DATAX DPWR DGND
  9300. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9301. UA buf DPWR DGND
  9302. +    DATA   DATAD 
  9303. +    D_LS173A_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9304. UB xor DPWR DGND
  9305. +    DATA DATAD   EN 
  9306. +    D0_GATE IO_LS 
  9307. UC and(2) DPWR DGND
  9308. +    $D_X EN   PX 
  9309. +    D0_GATE IO_LS 
  9310. UD buf DPWR DGND
  9311. +    DATA   DATAB 
  9312. +    D_LS173A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  9313. UE or(2) DPWR DGND
  9314. +    DATAB PX   DATAX 
  9315. +    D0_GATE IO_LS 
  9316. .ends
  9317.  
  9318. .subckt LS173AHOLDATA  DATA EN DPWR DGND
  9319. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9320. UA buf DPWR DGND
  9321. +    DATA   DATAD 
  9322. +    D_LS173A_5 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9323. UB xor DPWR DGND
  9324. +    DATA DATAD   EN 
  9325. +    D0_GATE IO_LS 
  9326. .ends
  9327.  
  9328. .subckt LS173AHOLDCLK  DATA EN DPWR DGND
  9329. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9330. UA buf DPWR DGND
  9331. +    DATA   DATAD 
  9332. +    D_LS173A_6 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9333. UB xor DPWR DGND
  9334. +    DATA DATAD   EN 
  9335. +    D0_GATE IO_LS 
  9336. .ends
  9337.  
  9338. .model D_LS173A_1 ueff (
  9339. +    TWCLKLMN=25NS    TWCLKHMN=25NS
  9340. +    TWPCLMN=25NS    TSUDCLKMN=17NS
  9341. +    TSUPCCLKHMN=10NS    THDCLKMN=0NS
  9342. +    TPPCQLHTY=10NS    TPPCQLHMX=11NS
  9343. +    TPCLKQHLTY=1NS    TPCLKQHLMX=1NS
  9344. +    TPCLKQLHTY=6NS    TPCLKQLHMX=6NS
  9345. +    )
  9346. .model D_LS173A_2 utgate (
  9347. +    TPLHTY=16NS    TPHLTY=16NS
  9348. +    TPLHMX=24NS    TPHLMX=24NS
  9349. +    TPZHTY=15NS    TPZHMX=23NS
  9350. +    TPZLTY=18NS    TPZLMX=27NS
  9351. +    TPHZTY=11NS    TPHZMX=20NS
  9352. +    TPLZTY=11NS    TPLZMX=17NS
  9353. +    )
  9354. .model D_LS173A_3 ugate (
  9355. +    TPLHMN=18NS    TPHLMN=18NS
  9356. +    )
  9357. .model D_LS173A_4 ugate (
  9358. +    TPLHMN=18NS
  9359. +    )
  9360. .model D_LS173A_5 ugate (
  9361. +    TPLHMN=3NS    TPHLMN=3NS
  9362. +    )
  9363. .model D_LS173A_6 ugate (
  9364. +    TPLHMN=3NS
  9365. +    )
  9366. *--------------------------------------------------------------------------
  9367. * 74174  HEX D-TYPE FLIP-FLOPS WITH CLEAR
  9368. *
  9369. * The TTL Data Book, Vol 2, 1985, TI
  9370. * tvh    06/27/89    Update interface and model names
  9371.  
  9372. .subckt 74174  CLRBAR CLK D1 D2 D3 D4 D5 D6 Q1 Q2 Q3 Q4 Q5 Q6
  9373. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9374. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9375. UD dff(6) DPWR DGND
  9376. +    $D_HI    CLRBAR    CLK
  9377. +    D1    D2    D3    D4    D5    D6
  9378. +    Q1    Q2    Q3    Q4    Q5    Q6
  9379. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9380. +    D_174 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9381. .ends
  9382.  
  9383. .model D_174 ueff (
  9384. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  9385. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  9386. +    TSUPCCLKHMN=25NS    THDCLKMN=5NS
  9387. +    TPPCQHLTY=23NS    TPPCQHLMX=35NS
  9388. +    TPCLKQLHTY=20NS    TPCLKQLHMX=30NS
  9389. +    TPCLKQHLTY=24NS    TPCLKQHLMX=35NS
  9390. +    )
  9391. *---------
  9392. * 74AC174  HEX D-TYPE FLIP-FLOPS WITH MASTER RESET
  9393. *
  9394. * The FACT Data Book, 1987, FAIRCHILD
  9395. * cv    06/28/90    Created from LS
  9396.  
  9397. .subckt 74AC174  MRBAR CP D0 D1 D2 D3 D4 D5 Q0 Q1 Q2 Q3 Q4 Q5
  9398. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9399. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9400. UD dff(6) DPWR DGND
  9401. +    $D_HI    MRBAR    CP
  9402. +    D0    D1    D2    D3    D4    D5
  9403. +    Q0    Q1    Q2    Q3    Q4    Q5
  9404. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9405. +    D_AC174 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9406. .ends
  9407.  
  9408. .model D_AC174 ueff (
  9409. +    TWCLKLMN=5NS    TWCLKHMN=5NS
  9410. +    TWPCLMN=5NS    TSUDCLKMN=8.5NS
  9411. +    TSUPCCLKHMN=2NS    THDCLKMN=0NS
  9412. +    TPPCQHLMN=1NS    TPPCQHLTY=7NS
  9413. +    TPPCQHLMX=10.5NS    TPCLKQLHMN=1NS
  9414. +    TPCLKQLHTY=6NS    TPCLKQLHMX=9.5NS
  9415. +    TPCLKQHLMN=1NS    TPCLKQHLTY=6NS
  9416. +    TPCLKQHLMX=9NS
  9417. +    )
  9418. *---------
  9419. * 74ACT174  HEX D-TYPE FLIP-FLOPS WITH MASTER RESET
  9420. *
  9421. * The FACT Data Book, 1987, FAIRCHILD
  9422. * cv    06/28/90    Created from LS
  9423.  
  9424. .subckt 74ACT174  MRBAR CP D0 D1 D2 D3 D4 D5 Q0 Q1 Q2 Q3 Q4 Q5
  9425. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9426. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9427. UD dff(6) DPWR DGND
  9428. +    $D_HI    MRBAR    CP
  9429. +    D0    D1    D2    D3    D4    D5
  9430. +    Q0BUF    Q1BUF    Q2BUF    Q3BUF    Q4BUF    Q5BUF
  9431. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9432. +    D_ACT174 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9433. .ends
  9434.  
  9435. .model D_ACT174 ueff (
  9436. +    TWCLKLMN=3.5NS    TWCLKHMN=3.5NS
  9437. +    TWPCLMN=3.5NS    TSUDCLKMN=3.5NS
  9438. +    TSUPCCLKHMN=0.5NS    THDCLKMN=0NS
  9439. +    TPPCQHLMN=1NS    TPPCQHLTY=6.5NS
  9440. +    TPPCQHLMX=11NS    TPCLKQLHMN=1NS
  9441. +    TPCLKQLHTY=7NS    TPCLKQLHMX=11.5NS
  9442. +    TPCLKQHLMN=1NS    TPCLKQHLTY=7NS
  9443. +    TPCLKQHLMX=11.5NS
  9444. +    )
  9445. *----------
  9446. * 74ALS174  HEX D-TYPE FLIP-FLOPS WITH CLEAR
  9447. *
  9448. * The ALS/AS Logic Data Book, 1986, TI
  9449. * tvh    06/27/89    Update interface and model names
  9450.  
  9451. .subckt 74ALS174  CLRBAR CLK D1 D2 D3 D4 D5 D6 Q1 Q2 Q3 Q4 Q5 Q6
  9452. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9453. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9454. UD dff(6) DPWR DGND
  9455. +    $D_HI    CLRBAR    CLK
  9456. +    D1    D2    D3    D4    D5    D6
  9457. +    Q1    Q2    Q3    Q4    Q5    Q6
  9458. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9459. +    D_ALS174 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9460. .ends
  9461.  
  9462. .model D_ALS174 ueff (
  9463. +    TWCLKLMN=10NS    TWCLKHMN=10NS
  9464. +    TWPCLMN=10NS    TSUDCLKMN=10NS
  9465. +    TSUPCCLKHMN=6NS    TPPCQHLMN=8NS
  9466. +    TPPCQHLMX=23NS    TPCLKQLHMN=3NS
  9467. +    TPCLKQLHMX=15NS    TPCLKQHLMN=5NS
  9468. +    TPCLKQHLMX=17NS
  9469. +    )
  9470. *----------
  9471. * 74AS174  HEX D-TYPE FLIP-FLOPS WITH CLEAR
  9472. *
  9473. * The ALS/AS Logic Data Book, 1986, TI
  9474. * tvh    06/27/89    Update interface and model names
  9475.  
  9476. .subckt 74AS174  CLRBAR CLK D1 D2 D3 D4 D5 D6 Q1 Q2 Q3 Q4 Q5 Q6
  9477. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9478. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9479. UD dff(6) DPWR DGND
  9480. +    $D_HI    CLRBAR    CLK
  9481. +    D1    D2    D3    D4    D5    D6
  9482. +    Q1    Q2    Q3    Q4    Q5    Q6
  9483. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9484. +    D_AS174 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9485. .ends
  9486.  
  9487. .model D_AS174 ueff (
  9488. +    TWCLKLMN=6NS    TWCLKHMN=4NS
  9489. +    TWPCLMN=5NS    TSUDCLKMN=4NS
  9490. +    TSUPCCLKHMN=6NS    THDCLKMN=1NS
  9491. +    TPPCQHLMN=5NS    TPPCQHLMX=14NS
  9492. +    TPCLKQLHMN=3.5NS    TPCLKQLHMX=8NS
  9493. +    TPCLKQHLMN=4.5NS    TPCLKQHLMX=10NS
  9494. +    )
  9495. *----------
  9496. * 74F174  HEX D-TYPE FLIP-FLOPS WITH CLEAR
  9497. *
  9498. * F Logic Data Book, TI, 1987
  9499. * tvh    06/27/89    Update interface and model names
  9500.  
  9501. .subckt 74F174  CLRBAR CLK D1 D2 D3 D4 D5 D6 Q1 Q2 Q3 Q4 Q5 Q6
  9502. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9503. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9504. UD dff(6) DPWR DGND
  9505. +    $D_HI    CLRBAR    CLK
  9506. +    D1    D2    D3    D4    D5    D6
  9507. +    Q1    Q2    Q3    Q4    Q5    Q6
  9508. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9509. +    D_F174 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9510. .ends
  9511.  
  9512. .model D_F174 ueff (
  9513. +    TWCLKLMN=6NS    TWCLKHMN=4NS
  9514. +    TWPCLMN=5NS    TSUDCLKMN=4NS
  9515. +    TSUPCCLKHMN=5NS    TPPCQHLMN=4.2NS
  9516. +    TPPCQHLMX=15NS    TPCLKQLHMN=2.7NS
  9517. +    TPCLKQLHMX=9NS    TPCLKQHLMN=3.7NS
  9518. +    TPCLKQHLMX=11NS
  9519. +    )
  9520. *----------
  9521. * 74HC174  HEX D-TYPE FLIP-FLOPS WITH CLEAR
  9522. *
  9523. * The High-speed CMOS Logic Data Book, 1988, TI
  9524. * tvh    06/27/89    Update interface and model names
  9525.  
  9526. .subckt 74HC174  CLRBAR CLK D1 D2 D3 D4 D5 D6 Q1 Q2 Q3 Q4 Q5 Q6
  9527. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9528. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9529. UD dff(6) DPWR DGND
  9530. +    $D_HI    CLRBAR    CLK
  9531. +    D1    D2    D3    D4    D5    D6
  9532. +    Q1    Q2    Q3    Q4    Q5    Q6
  9533. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9534. +    D_HC174 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9535. .ends
  9536.  
  9537. .model D_HC174 ueff (
  9538. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  9539. +    TWPCLMN=20NS    TSUDCLKMN=25NS
  9540. +    TSUPCCLKHMN=25NS    THDCLKMN=0NS
  9541. +    TPPCQHLMX=40NS    TPCLKQLHMX=40NS
  9542. +    TPCLKQHLMX=40NS
  9543. +    )
  9544. *---------
  9545. * 74HCT174  Hex D Flip-Flops with Clear
  9546. *
  9547. * (c) 1984 National Semiconductor,  Updated 8-23-90
  9548. *
  9549.  
  9550. .subckt 74HCT174  CLR CLK D1 D2 D3 D4 D5 D6 Q1 Q2 Q3 Q4 Q5 Q6
  9551. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9552. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9553. U10 dff(6) DPWR DGND
  9554. +    $D_HI    CLR    CLK
  9555. +    D1    D2    D3    D4    D5    D6
  9556. +    Q1    Q2    Q3    Q4    Q5    Q6
  9557. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9558. +    D_HCT174 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9559. .ends
  9560.  
  9561. .model D_HCT174 ueff (
  9562. +    tsudclkmn=20ns    thdclkmn=0ns
  9563. +    twclkhmn=16ns    tpclkqlhmx=35ns
  9564. +    tpclkqhlmx=35ns    tppcqlhmx=35ns
  9565. +    tppcqhlmx=35ns
  9566. +    )
  9567. *----------
  9568. * 74LS174  HEX D-TYPE FLIP-FLOPS WITH CLEAR
  9569. *
  9570. * The TTL Data Book, Vol 2, 1985, TI
  9571. * tvh    06/27/89    Update interface and model names
  9572.  
  9573. .subckt 74LS174  CLRBAR CLK D1 D2 D3 D4 D5 D6 Q1 Q2 Q3 Q4 Q5 Q6
  9574. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9575. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9576. UD dff(6) DPWR DGND
  9577. +    $D_HI    CLRBAR    CLK
  9578. +    D1    D2    D3    D4    D5    D6
  9579. +    Q1    Q2    Q3    Q4    Q5    Q6
  9580. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9581. +    D_LS174 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9582. .ends
  9583.  
  9584. .model D_LS174 ueff (
  9585. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  9586. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  9587. +    TSUPCCLKHMN=25NS    THDCLKMN=5NS
  9588. +    TPPCQHLTY=23NS    TPPCQHLMX=35NS
  9589. +    TPCLKQLHTY=20NS    TPCLKQLHMX=30NS
  9590. +    TPCLKQHLTY=21NS    TPCLKQHLMX=30NS
  9591. +    )
  9592. *----------
  9593. * 74S174  HEX D-TYPE FLIP-FLOPS WITH CLEAR
  9594. *
  9595. * The TTL Data Book, Vol 2, 1985, TI
  9596. * tvh    06/27/89    Update interface and model names
  9597.  
  9598. .subckt 74S174  CLRBAR CLK D1 D2 D3 D4 D5 D6 Q1 Q2 Q3 Q4 Q5 Q6
  9599. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9600. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9601. UD dff(6) DPWR DGND
  9602. +    $D_HI    CLRBAR    CLK
  9603. +    D1    D2    D3    D4    D5    D6
  9604. +    Q1    Q2    Q3    Q4    Q5    Q6
  9605. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  9606. +    D_S174 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9607. .ends
  9608.  
  9609. .model D_S174 ueff (
  9610. +    TWCLKLMN=7NS    TWCLKHMN=7NS
  9611. +    TWPCLMN=10NS    TSUDCLKMN=5NS
  9612. +    TSUPCCLKHMN=5NS    THDCLKMN=3NS
  9613. +    TPPCQHLTY=13NS    TPPCQHLMX=22NS
  9614. +    TPCLKQLHTY=8NS    TPCLKQLHMX=12NS
  9615. +    TPCLKQHLTY=11.5NS    TPCLKQHLMX=17NS
  9616. +    )
  9617. *--------------------------------------------------------------------------
  9618. * 74175  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR
  9619. *
  9620. * The TTL Data Book, Vol 2, 1985, TI
  9621. * tvh    06/27/89    Update interface and model names
  9622.  
  9623. .subckt 74175  CLRBAR CLK D1 D2 D3 D4 Q1 Q2 Q3 Q4 Q1BAR Q2BAR Q3BAR Q4BAR
  9624. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9625. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9626. UD dff(4) DPWR DGND
  9627. +    $D_HI    CLRBAR    CLK
  9628. +    D1    D2    D3    D4
  9629. +    Q1    Q2    Q3    Q4    Q1BAR    Q2BAR    Q3BAR    Q4BAR
  9630. +    D_175 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9631. .ends
  9632.  
  9633. .model D_175 ueff (
  9634. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  9635. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  9636. +    TSUPCCLKHMN=25NS    THDCLKMN=5NS
  9637. +    TPPCQLHTY=16NS    TPPCQLHMX=25NS
  9638. +    TPPCQHLTY=23NS    TPPCQHLMX=35NS
  9639. +    TPCLKQLHTY=20NS    TPCLKQLHMX=30NS
  9640. +    TPCLKQHLTY=24NS    TPCLKQHLMX=35NS
  9641. +    )
  9642. *---------
  9643. * 74AC175  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR
  9644. *
  9645. * NATIONAL SEMICONDUCTOR, 1989
  9646. * cv    06/28/90    Created from LS
  9647.  
  9648. .subckt 74AC175  MRBAR CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 Q0BAR Q1BAR Q2BAR Q3BAR
  9649. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9650. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9651. UD dff(4) DPWR DGND
  9652. +    $D_HI    MRBAR    CP
  9653. +    D0    D1    D2    D3
  9654. +    Q0BUF    Q1BUF    Q2BUF    Q3BUF    Q0BARBUF    Q1BARBUF    Q2BARBUF    Q3BARBUF
  9655. +    D_AC175 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9656. UDLY bufa(4) DPWR DGND
  9657. +    Q0BUF Q1BUF Q2BUF Q3BUF   Q0 Q1 Q2 Q3 
  9658. +    D_AC175_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9659. UDLYB bufa(4) DPWR DGND
  9660. +    Q0BARBUF Q1BARBUF Q2BARBUF Q3BARBUF   Q0BAR Q1BAR Q2BAR Q3BAR 
  9661. +    D_AC175_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9662. .ends
  9663.  
  9664. .model D_AC175 ueff (
  9665. +    TWCLKLMN=3.5NS    TWCLKHMN=3.5NS
  9666. +    TWPCLMN=3.5NS    TSUDCLKMN=4NS
  9667. +    TSUPCCLKHMN=0NS    THDCLKMN=0NS
  9668. +    TPPCQLHMN=0.5NS    TPPCQLHTY=4NS
  9669. +    TPPCQLHMX=5NS    TPPCQHLMN=0NS
  9670. +    TPPCQHLTY=3.5NS    TPPCQHLMX=6NS
  9671. +    TPCLKQLHMN=0.5NS    TPCLKQLHTY=4NS
  9672. +    TPCLKQLHMX=6.5NS    TPCLKQHLMN=0.5NS
  9673. +    TPCLKQHLTY=5NS    TPCLKQHLMX=5.5NS
  9674. +    )
  9675. .model D_AC175_1 ugate (
  9676. +    TPLHMN=1NS    TPLHTY=2NS
  9677. +    TPLHMX=4NS    TPHLMN=1NS
  9678. +    TPHLTY=2NS    TPHLMX=4NS
  9679. +    )
  9680. *---------
  9681. * 74ACT175  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR
  9682. *
  9683. * NATIONAL SEMICONDUCTOR, 1989
  9684. * cv    06/28/90    Created from LS
  9685.  
  9686. .subckt 74ACT175  MRBAR CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 Q0BAR Q1BAR Q2BAR Q3BAR
  9687. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9688. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9689. UD dff(4) DPWR DGND
  9690. +    $D_HI    MRBAR    CP
  9691. +    D0    D1    D2    D3
  9692. +    Q0BUF    Q1BUF    Q2BUF    Q3BUF    Q0BARBUF    Q1BARBUF    Q2BARBUF    Q3BARBUF
  9693. +    D_ACT175 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9694. UDLY bufa(4) DPWR DGND
  9695. +    Q0BUF Q1BUF Q2BUF Q3BUF   Q0 Q1 Q2 Q3 
  9696. +    D_ACT175_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9697. UDLYB bufa(4) DPWR DGND
  9698. +    Q0BARBUF Q1BARBUF Q2BARBUF Q3BARBUF   Q0BAR Q1BAR Q2BAR Q3BAR 
  9699. +    D_ACT175_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9700. .ends
  9701.  
  9702. .model D_ACT175 ueff (
  9703. +    TWCLKLMN=3.5NS    TWCLKHMN=3.5NS
  9704. +    TWPCLMN=4NS    TSUDCLKMN=3.5NS
  9705. +    TSUDCLKMX=3NS    TSUPCCLKHMN=0NS
  9706. +    THDCLKMN=0NS    TPPCQLHMN=0.5NS
  9707. +    TPPCQLHTY=4NS    TPPCQLHMX=6.5NS
  9708. +    TPPCQHLMN=0.5NS    TPPCQHLTY=3.5NS
  9709. +    TPPCQHLMX=6.5NS    TPCLKQLHMN=0.5NS
  9710. +    TPCLKQLHTY=4NS    TPCLKQLHMX=7NS
  9711. +    TPCLKQHLMN=0.5NS    TPCLKQHLTY=5NS
  9712. +    TPCLKQHLMX=8NS
  9713. +    )
  9714. .model D_ACT175_1 ugate (
  9715. +    TPLHMN=1NS    TPLHTY=2NS
  9716. +    TPLHMX=4NS    TPHLMN=1NS
  9717. +    TPHLTY=2NS    TPHLMX=4NS
  9718. +    )
  9719. *----------
  9720. * 74ALS175  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR
  9721. *
  9722. * The ALS/AS Logic Data Book, 1986, TI
  9723. * tvh    06/27/89    Update interface and model names
  9724.  
  9725. .subckt 74ALS175  CLRBAR CLK D1 D2 D3 D4 Q1 Q2 Q3 Q4 Q1BAR Q2BAR Q3BAR Q4BAR
  9726. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9727. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9728. UD dff(4) DPWR DGND
  9729. +    $D_HI    CLRBAR    CLK
  9730. +    D1    D2    D3    D4
  9731. +    Q1    Q2    Q3    Q4    Q1BAR    Q2BAR    Q3BAR    Q4BAR
  9732. +    D_ALS175 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9733. .ends
  9734.  
  9735. .model D_ALS175 ueff (
  9736. +    TWCLKLMN=10NS    TWCLKHMN=10NS
  9737. +    TWPCLMN=10NS    TSUDCLKMN=10NS
  9738. +    TSUPCCLKHMN=6NS    TPPCQLHMN=5NS
  9739. +    TPPCQLHMX=18NS    TPPCQHLMN=8NS
  9740. +    TPPCQHLMX=23NS    TPCLKQLHMN=3NS
  9741. +    TPCLKQLHMX=15NS    TPCLKQHLMN=5NS
  9742. +    TPCLKQHLMX=17NS
  9743. +    )
  9744. *----------
  9745. * 74AS175A  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR
  9746. *
  9747. * The ALS/AS Logic Data Book, 1986, TI
  9748. * tvh    06/27/89    Update interface and model names
  9749.  
  9750. .subckt 74AS175A  CLRBAR CLK D1 D2 D3 D4 Q1 Q2 Q3 Q4 Q1BAR Q2BAR Q3BAR Q4BAR
  9751. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9752. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9753. UD dff(4) DPWR DGND
  9754. +    $D_HI    CLRBAR    CLK
  9755. +    D1    D2    D3    D4
  9756. +    Q1    Q2    Q3    Q4    Q1BAR    Q2BAR    Q3BAR    Q4BAR
  9757. +    D_AS175A IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9758. .ends
  9759.  
  9760. .model D_AS175A ueff (
  9761. +    TWCLKLMN=5NS    TWCLKHMN=4NS
  9762. +    TWPCLMN=5NS    TSUDCLKMN=3NS
  9763. +    TSUPCCLKHMN=6NS    THDCLKMN=1NS
  9764. +    TPPCQLHMN=4NS    TPPCQLHMX=9NS
  9765. +    TPPCQHLMN=4.5NS    TPPCQHLMX=13NS
  9766. +    TPCLKQLHMN=4NS    TPCLKQLHMX=7.5NS
  9767. +    TPCLKQHLMN=4NS    TPCLKQHLMX=10NS
  9768. +    )
  9769. *----------
  9770. * 74F175  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR
  9771. *
  9772. * F Logic Data Book, TI, 1987
  9773. * tvh    06/27/89    Update interface and model names
  9774.  
  9775. .subckt 74F175  CLRBAR CLK D1 D2 D3 D4 Q1 Q2 Q3 Q4 Q1BAR Q2BAR Q3BAR Q4BAR
  9776. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9777. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9778. UD dff(4) DPWR DGND
  9779. +    $D_HI    CLRBAR    CLK
  9780. +    D1    D2    D3    D4
  9781. +    Q1    Q2    Q3    Q4    Q1BAR    Q2BAR    Q3BAR    Q4BAR
  9782. +    D_F175 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9783. .ends
  9784.  
  9785. .model D_F175 ueff (
  9786. +    TWCLKLMN=5NS    TWCLKHMN=4NS
  9787. +    TWPCLMN=5NS    TSUDCLKMN=3NS
  9788. +    TSUPCCLKHMN=5NS    THDCLKMN=1NS
  9789. +    TPPCQLHMN=3.2NS    TPPCQLHMX=9NS
  9790. +    TPPCQHLMN=3.7NS    TPPCQHLMX=13NS
  9791. +    TPCLKQLHMN=3.2NS    TPCLKQLHMX=7.5NS
  9792. +    TPCLKQHLMN=3.2NS    TPCLKQHLMX=9.5NS
  9793. +    )
  9794. *----------
  9795. * 74HC175  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR
  9796. *
  9797. * The High-speed CMOS Logic Data Book, 1988, TI
  9798. * tvh    06/27/89    Update interface and model names
  9799.  
  9800. .subckt 74HC175  CLRBAR CLK D1 D2 D3 D4 Q1 Q2 Q3 Q4 Q1BAR Q2BAR Q3BAR Q4BAR
  9801. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9802. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9803. UD dff(4) DPWR DGND
  9804. +    $D_HI    CLRBAR    CLK
  9805. +    D1    D2    D3    D4
  9806. +    Q1    Q2    Q3    Q4    Q1BAR    Q2BAR    Q3BAR    Q4BAR
  9807. +    D_HC175 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9808. .ends
  9809.  
  9810. .model D_HC175 ueff (
  9811. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  9812. +    TWPCLMN=20NS    TSUDCLKMN=25NS
  9813. +    TSUPCCLKHMN=25NS    TPPCQLHMX=38NS
  9814. +    TPPCQHLMX=38NS    TPCLKQLHMX=38NS
  9815. +    TPCLKQHLMX=38NS
  9816. +    )
  9817. *----------
  9818. * 74LS175  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR
  9819. *
  9820. * The TTL Data Book, Vol 2, 1985, TI
  9821. * tvh    06/27/89    Update interface and model names
  9822.  
  9823. .subckt 74LS175  CLRBAR CLK D1 D2 D3 D4 Q1 Q2 Q3 Q4 Q1BAR Q2BAR Q3BAR Q4BAR
  9824. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9825. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9826. UD dff(4) DPWR DGND
  9827. +    $D_HI    CLRBAR    CLK
  9828. +    D1    D2    D3    D4
  9829. +    Q1    Q2    Q3    Q4    Q1BAR    Q2BAR    Q3BAR    Q4BAR
  9830. +    D_LS175 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9831. .ends
  9832.  
  9833. .model D_LS175 ueff (
  9834. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  9835. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  9836. +    TSUPCCLKHMN=25NS    THDCLKMN=5NS
  9837. +    TPPCQLHTY=20NS    TPPCQLHMX=30NS
  9838. +    TPPCQHLTY=20NS    TPPCQHLMX=30NS
  9839. +    TPCLKQLHTY=13NS    TPCLKQLHMX=25NS
  9840. +    TPCLKQHLTY=16NS    TPCLKQHLMX=25NS
  9841. +    )
  9842. *----------
  9843. * 74S175  QUADRUPLE D-TYPE FLIP-FLOPS WITH CLEAR
  9844. *
  9845. * The TTL Data Book, Vol 2, 1985, TI
  9846. * tvh    06/27/89    Update interface and model names
  9847.  
  9848. .subckt 74S175  CLRBAR CLK D1 D2 D3 D4 Q1 Q2 Q3 Q4 Q1BAR Q2BAR Q3BAR Q4BAR
  9849. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9850. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9851. UD dff(4) DPWR DGND
  9852. +    $D_HI    CLRBAR    CLK
  9853. +    D1    D2    D3    D4
  9854. +    Q1    Q2    Q3    Q4    Q1BAR    Q2BAR    Q3BAR    Q4BAR
  9855. +    D_S175 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9856. .ends
  9857.  
  9858. .model D_S175 ueff (
  9859. +    TWCLKLMN=7NS    TWCLKHMN=7NS
  9860. +    TWPCLMN=10NS    TSUDCLKMN=5NS
  9861. +    TSUPCCLKHMN=5NS    THDCLKMN=3NS
  9862. +    TPPCQLHTY=10NS    TPPCQLHMX=15NS
  9863. +    TPPCQHLTY=13NS    TPPCQHLMX=22NS
  9864. +    TPCLKQLHTY=8NS    TPCLKQLHMX=12NS
  9865. +    TPCLKQHLTY=11.5NS    TPCLKQHLMX=17NS
  9866. +    )
  9867. *--------------------------------------------------------------------------
  9868. * 74176  35-MHZ PRESETTABLE DECADE COUNTER/LATCHES
  9869. *
  9870. * The TTL Data Book, Vol 2, 1985, TI
  9871. * tvh    06/27/89    Update interface and model names
  9872. * muw   12/04/90        Corrected timing and setup/hold/width circuits
  9873.  
  9874. .subckt 74176  LOADBAR CLRBAR CLK1 CLK2 A B C D QA QB QC QD
  9875. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  9876. +    params: MNTYMXDLY=0 IO_LEVEL=0
  9877. UIBUF bufa(6) DPWR DGND
  9878. +    LOADBAR    CLRBAR    A    B    C    D
  9879. +    LOADBAR_BUF    CLRBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  9880. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  9881. *TIMING CHECKERS
  9882. UTWCLR wdthck(1) DPWR DGND
  9883. +    CLRBAR_BUF   $D_NC TWCL 
  9884. +    D_176_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  9885. UWC1 INV DPWR DGND CLRBAR_BUF CLR_DLY D_176_11 IO_STD
  9886. UWC2 AND(3) DPWR DGND TWCL CLR_DLY CLRBAR_BUF TWCLR_ERR D0_GATE IO_STD
  9887. UTWLD wdthck(1) DPWR DGND
  9888. +    LOADBAR_BUF   $D_NC TWDL 
  9889. +    D_176_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  9890. ULD1 INV DPWR DGND LOADBAR_BUF LOAD_DLY D_176_11 IO_STD
  9891. ULD2 AND(3) DPWR DGND TWDL LOAD_DLY LOADBAR_BUF TWLD_ERR D0_GATE IO_STD
  9892. USUHDAT suhdck(4) DPWR DGND
  9893. +    LD
  9894. +    A_BUF    B_BUF    C_BUF    D_BUF
  9895. +    TSUA    TSUB    TSUC    TSUD $D_NC $D_NC $D_NC $D_NC
  9896. +    D_176_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  9897. USUA AND(3) DPWR DGND TSUA LOAD_DLY LOADBAR_BUF TSUA_ERR D0_GATE IO_STD
  9898. USUB AND(3) DPWR DGND TSUB LOAD_DLY LOADBAR_BUF TSUB_ERR D0_GATE IO_STD
  9899. USUC AND(3) DPWR DGND TSUC LOAD_DLY LOADBAR_BUF TSUC_ERR D0_GATE IO_STD
  9900. USUD AND(3) DPWR DGND TSUD LOAD_DLY LOADBAR_BUF TSUD_ERR D0_GATE IO_STD
  9901. UERA OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUA_ERR A_ERR D0_GATE IO_STD
  9902. UERB OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUB_ERR B_ERR D0_GATE IO_STD
  9903. UERC OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUC_ERR C_ERR D0_GATE IO_STD
  9904. UERD OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUD_ERR D_ERR D0_GATE IO_STD
  9905. UTSUA buf3A(2) DPWR DGND
  9906. +    $D_X $D_X  A_ERR   PA CA
  9907. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  9908. UTSUB buf3a(2) DPWR DGND
  9909. +    $D_X $D_X  B_ERR   PB CB
  9910. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  9911. UTSUC buf3a(2) DPWR DGND
  9912. +    $D_X $D_X  C_ERR   PC CC
  9913. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  9914. UTSUD buf3a(2) DPWR DGND
  9915. +    $D_X $D_X  D_ERR   PD CD
  9916. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  9917.  
  9918. * Additional delay for Tplh load delay
  9919. ULDX inv DPWR DGND
  9920. +    LOADBAR_BUF   LDX 
  9921. +    D_176_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  9922.  
  9923. * Additional delay for Tphl load delay
  9924. ULDHL buf DPWR DGND LOADBAR_BUF LOADBARX2 D_176_12 IO_STD MNTYMXDLY={MNTYMXDLY}
  9925.  
  9926. * Additional delay for Tphl clear delay
  9927. UCLRX buf DPWR DGND
  9928. +    CLRBAR_BUF   CLRBARX 
  9929. +    D_176_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  9930. ULD inva(2) DPWR DGND
  9931. +    LOADBAR_BUF CLRBAR_BUF  LD CLR
  9932. +    D0_GATE IO_STD 
  9933. ULD_CLR nand(2) DPWR DGND
  9934. +    LOADBARX2 CLRBARX   LD_CLR 
  9935. +    D0_GATE IO_STD 
  9936. UPRE nanda(3,4) DPWR DGND
  9937. +    LDX    CLRBAR_BUF    A_BUF
  9938. +    LDX    CLRBAR_BUF    B_BUF
  9939. +    LDX    CLRBAR_BUF    C_BUF
  9940. +    LDX    CLRBAR_BUF    D_BUF
  9941. +    PA    PB    PC    PD
  9942. +    D_176_13 IO_STD 
  9943. UDINV inva(4)   DPWR DGND
  9944. +       A_BUF B_BUF C_BUF D_BUF
  9945. +       A_BAR B_BAR C_BAR D_BAR
  9946. +       D0_GATE IO_STD
  9947. UCLRD ora(2,4)  DPWR DGND
  9948. +       A_BAR   CLR
  9949. +       B_BAR   CLR
  9950. +       C_BAR   CLR
  9951. +       D_BAR   CLR
  9952. +       A_CLR   B_CLR   C_CLR   D_CLR
  9953. +       D0_GATE IO_STD
  9954. UCLR nanda(2,4) DPWR DGND
  9955. +    LD_CLR    A_CLR
  9956. +    LD_CLR    B_CLR
  9957. +    LD_CLR    C_CLR
  9958. +    LD_CLR    D_CLR
  9959. +    CA    CB    CC    CD
  9960. +    D_176_13 IO_STD 
  9961. UCNT and(2)  DPWR DGND
  9962. +       LOADBAR_BUF CLRBAR_BUF CNT
  9963. +       D_176_14 IO_STD
  9964. UJKA jkff(1) DPWR DGND
  9965. +    PA CA CLK1   CNT CNT   QA $D_NC 
  9966. +    D_176_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9967. UJKB jkff(1) DPWR DGND
  9968. +    PB CB CLK2   QDBAR QDBAR   QBS $D_NC 
  9969. +    D_176_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  9970. UJKC jkff(1) DPWR DGND
  9971. +    PC CC QBS   CNT CNT   QCS $D_NC 
  9972. +    D_176_8 IO_STD MNTYMXDLY={MNTYMXDLY} 
  9973. UJD  and(2)  DPWR DGND
  9974. +       QBS QCS JD
  9975. +       D0_GATE IO_STD
  9976. UJKD jkff(1) DPWR DGND
  9977. +    PD CD CLK2   JD QDS   QDS QDBAR 
  9978. +    D_176_9 IO_STD MNTYMXDLY={MNTYMXDLY} 
  9979. UQS bufa(3) DPWR DGND
  9980. +    QBS QCS QDS   QB QC QD 
  9981. +    D_176_10 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  9982. .ends
  9983.  
  9984. .model D_176_1 uwdth ( ; clr width
  9985. +    TWLMN=20NS
  9986. +    )
  9987. .model D_176_2 uwdth ( ; load width
  9988. +    TWLMN=25NS
  9989. +    )
  9990. .model D_176_3 usuhd ( ; input to load setup time
  9991. +    TSUMN=20NS
  9992. +    )
  9993. .model D_176_4 ugate ( ; additional ld  tplh
  9994. +    TPLHTY=10NS    TPLHMX=14NS
  9995. +    )
  9996. .model D_176_5 ugate ( ; additional clr tphl
  9997. +    TPHLTY= 1NS    TPHLMX= 2NS
  9998. +    )
  9999. .model D_176_6 ueff ( ; A
  10000. +    TWCLKLMX=14NS    TWCLKHMX=14NS
  10001. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 2NS ; spec less extension of load/clr
  10002. +    TPPCQLHTY=17NS    TPPCQLHMX=27NS ; data prop times less 2ns
  10003. +    TPPCQHLTY=29NS    TPPCQHLMX=44NS
  10004. +    TPCLKQLHTY=8NS    TPCLKQLHMX=13NS ; clk prop times
  10005. +    TPCLKQHLTY=11NS    TPCLKQHLMX=17NS
  10006. +    )
  10007. .model D_176_7 ueff ( ; B - output buffered: 6ns additional delay
  10008. +    TWCLKLMX=28NS    TWCLKHMX=28NS
  10009. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 2NS ; spec less extension of load/clr
  10010. +    TPPCQLHTY=11NS    TPPCQLHMX=21NS ; data prop times, less 6ns + 2ns
  10011. +    TPPCQHLTY=23NS    TPPCQHLMX=38NS
  10012. +    TPCLKQLHTY= 5NS    TPCLKQLHMX=11NS ; clk prop times, less 6ns
  10013. +    TPCLKQHLTY=11NS    TPCLKQHLMX=20NS
  10014. +    )
  10015. .model D_176_8 ueff ( ; C - output buffered: 6ns additional delay
  10016. +    TWCLKLMX=28NS    TWCLKHMX=28NS
  10017. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 2NS ; spec less extension of load/clr
  10018. +    TPPCQLHTY=11NS    TPPCQLHMX=21NS ; data prop times, less 6ns + 2ns
  10019. +    TPPCQHLTY=23NS    TPPCQHLMX=38NS
  10020. +    TPCLKQLHTY=10NS    TPCLKQLHMX=15NS ; clk prop times, less 6ns
  10021. +    TPCLKQHLTY=17NS    TPCLKQHLMX=25NS
  10022. +    )
  10023. .model D_176_9 ueff ( ; D - output buffered: 6ns additional delay
  10024. +    TWCLKLMX=28NS    TWCLKHMX=28NS
  10025. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 2NS ; spec less extension of load/clr
  10026. +    TPPCQLHTY=11NS    TPPCQLHMX=21NS ; data prop times, less 6ns + 2ns
  10027. +    TPPCQHLTY=23NS    TPPCQHLMX=38NS
  10028. +    TPCLKQLHTY= 7NS    TPCLKQLHMX=14NS ; clk prop times, less 6ns
  10029. +    TPCLKQHLTY=11NS    TPCLKQHLMX=20NS
  10030. +    )
  10031. .model D_176_10 ugate ( ; output buffer
  10032. +    TPLHTY=6NS    TPLHMX=6NS
  10033. +    TPHLTY=6NS    TPHLMX=6NS
  10034. +    )
  10035. .model D_176_11 ugate ( ; pulse width of setup/clr error signal
  10036. +    TPHLMN=2NS TPHLTY=7NS    TPHLMX=24NS
  10037. +    )
  10038. .model D_176_12 ugate (
  10039. +       TPHLTY= 1NS TPHLMX= 2NS ; additional load tphl delay
  10040. +       )
  10041. .model D_176_13 ugate (
  10042. +       TPHLTY= 2NS     TPHLMX= 2NS ; Don't allow zero width glitch
  10043. +       )
  10044. .model D_176_14 ugate (
  10045. +       TPLHTY= 6NS     TPLHMX=23NS ; Don't allow counting until clr/load is done.
  10046. +       )
  10047. *--------------------------------------------------------------------------
  10048. * 74177  35-MHZ PRESETTABLE BINARY COUNTER/LATCHES
  10049. *
  10050. * The TTL Data Book, Vol 2, 1985, TI
  10051. * tvh    06/27/89    Update interface and model names
  10052. * muw   12/04/90        Corrected timing and setup/hold/width circuits
  10053.  
  10054. .subckt 74177  LOADBAR CLRBAR CLK1 CLK2 A B C D QA QB QC QD
  10055. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  10056. +    params: MNTYMXDLY=0 IO_LEVEL=0
  10057. UIBUF bufa(6) DPWR DGND
  10058. +    LOADBAR    CLRBAR    A    B    C    D
  10059. +    LOADBAR_BUF    CLRBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  10060. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  10061. *TIMING CHECKERS
  10062. UTWCLR wdthck(1) DPWR DGND
  10063. +    CLRBAR_BUF   $D_NC TWCL 
  10064. +    D_177_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10065. UWC1 INV DPWR DGND CLRBAR_BUF CLR_DLY D_177_11 IO_STD
  10066. UWC2 AND(3) DPWR DGND TWCL CLR_DLY CLRBAR_BUF TWCLR_ERR D0_GATE IO_STD
  10067. UTWLD wdthck(1) DPWR DGND
  10068. +    LOADBAR_BUF   $D_NC TWDL 
  10069. +    D_177_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10070. ULD1 INV DPWR DGND LOADBAR_BUF LOAD_DLY D_177_11 IO_STD
  10071. ULD2 AND(3) DPWR DGND TWDL LOAD_DLY LOADBAR_BUF TWLD_ERR D0_GATE IO_STD
  10072. USUHDAT suhdck(4) DPWR DGND
  10073. +    LD
  10074. +    A_BUF    B_BUF    C_BUF    D_BUF
  10075. +    TSUA    TSUB    TSUC    TSUD $D_NC $D_NC $D_NC $D_NC
  10076. +    D_177_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10077. USUA AND(3) DPWR DGND TSUA LOAD_DLY LOADBAR_BUF TSUA_ERR D0_GATE IO_STD
  10078. USUB AND(3) DPWR DGND TSUB LOAD_DLY LOADBAR_BUF TSUB_ERR D0_GATE IO_STD
  10079. USUC AND(3) DPWR DGND TSUC LOAD_DLY LOADBAR_BUF TSUC_ERR D0_GATE IO_STD
  10080. USUD AND(3) DPWR DGND TSUD LOAD_DLY LOADBAR_BUF TSUD_ERR D0_GATE IO_STD
  10081. UERA OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUA_ERR A_ERR D0_GATE IO_STD
  10082. UERB OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUB_ERR B_ERR D0_GATE IO_STD
  10083. UERC OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUC_ERR C_ERR D0_GATE IO_STD
  10084. UERD OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUD_ERR D_ERR D0_GATE IO_STD
  10085. UTSUA buf3A(2) DPWR DGND
  10086. +    $D_X $D_X  A_ERR   PA CA
  10087. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  10088. UTSUB buf3a(2) DPWR DGND
  10089. +    $D_X $D_X  B_ERR   PB CB
  10090. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  10091. UTSUC buf3a(2) DPWR DGND
  10092. +    $D_X $D_X  C_ERR   PC CC
  10093. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  10094. UTSUD buf3a(2) DPWR DGND
  10095. +    $D_X $D_X  D_ERR   PD CD
  10096. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  10097.  
  10098. * Additional delay for Tplh load delay
  10099. ULDX inv DPWR DGND
  10100. +    LOADBAR_BUF   LDX 
  10101. +    D_177_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10102.  
  10103. * Additional delay for Tphl load delay
  10104. ULDHL buf DPWR DGND LOADBAR_BUF LOADBARX2 D_177_12 IO_STD MNTYMXDLY={MNTYMXDLY}
  10105.  
  10106. * Additional delay for Tphl clear delay
  10107. UCLRX buf DPWR DGND
  10108. +    CLRBAR_BUF   CLRBARX 
  10109. +    D_177_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10110. ULD inva(2) DPWR DGND
  10111. +    LOADBAR_BUF CLRBAR_BUF  LD CLR
  10112. +    D0_GATE IO_STD 
  10113. ULD_CLR nand(2) DPWR DGND
  10114. +    LOADBARX2 CLRBARX   LD_CLR 
  10115. +    D0_GATE IO_STD 
  10116. UPRE nanda(3,4) DPWR DGND
  10117. +    LDX    CLRBAR_BUF    A_BUF
  10118. +    LDX    CLRBAR_BUF    B_BUF
  10119. +    LDX    CLRBAR_BUF    C_BUF
  10120. +    LDX    CLRBAR_BUF    D_BUF
  10121. +    PA    PB    PC    PD
  10122. +    D_177_13 IO_STD 
  10123. UDINV inva(4)   DPWR DGND
  10124. +       A_BUF B_BUF C_BUF D_BUF
  10125. +       A_BAR B_BAR C_BAR D_BAR
  10126. +       D0_GATE IO_STD
  10127. UCLRD ora(2,4)  DPWR DGND
  10128. +       A_BAR   CLR
  10129. +       B_BAR   CLR
  10130. +       C_BAR   CLR
  10131. +       D_BAR   CLR
  10132. +       A_CLR   B_CLR   C_CLR   D_CLR
  10133. +       D0_GATE IO_STD
  10134. UCLR nanda(2,4) DPWR DGND
  10135. +    LD_CLR    A_CLR
  10136. +    LD_CLR    B_CLR
  10137. +    LD_CLR    C_CLR
  10138. +    LD_CLR    D_CLR
  10139. +    CA    CB    CC    CD
  10140. +    D_177_13 IO_STD 
  10141. UCNT and(2)  DPWR DGND
  10142. +       LOADBAR_BUF CLRBAR_BUF CNT
  10143. +       D_177_14 IO_STD
  10144. UJKA jkff(1) DPWR DGND
  10145. +    PA CA CLK1   CNT CNT   QA $D_NC 
  10146. +    D_177_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10147. UJKB jkff(1) DPWR DGND
  10148. +    PB CB CLK2   CNT CNT   QBS $D_NC 
  10149. +    D_177_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10150. UJKC jkff(1) DPWR DGND
  10151. +    PC CC QBS   CNT CNT   QCS $D_NC 
  10152. +    D_177_8 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10153. UJKD jkff(1) DPWR DGND
  10154. +    PD CD QCS   CNT CNT   QDS $D_NC 
  10155. +    D_177_9 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10156. UQS bufa(3) DPWR DGND
  10157. +    QBS QCS QDS   QB QC QD 
  10158. +    D_177_10 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10159. .ends
  10160.  
  10161. .model D_177_1 uwdth ( ; clr width
  10162. +    TWLMN=20NS
  10163. +    )
  10164. .model D_177_2 uwdth ( ; load width
  10165. +    TWLMN=25NS
  10166. +    )
  10167. .model D_177_3 usuhd ( ; input to load setup time
  10168. +    TSUMN=20NS
  10169. +    )
  10170. .model D_177_4 ugate ( ; additional ld  tplh
  10171. +    TPLHTY=10NS    TPLHMX=14NS
  10172. +    )
  10173. .model D_177_5 ugate ( ; additional clr tphl
  10174. +    TPHLTY= 1NS    TPHLMX= 2NS
  10175. +    )
  10176. .model D_177_6 ueff ( ; A
  10177. +    TWCLKLMX=14NS    TWCLKHMX=14NS
  10178. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 2NS ; spec less extension of load/clr
  10179. +    TPPCQLHTY=17NS    TPPCQLHMX=27NS ; data prop times less 2ns
  10180. +    TPPCQHLTY=29NS    TPPCQHLMX=44NS
  10181. +    TPCLKQLHTY=8NS    TPCLKQLHMX=13NS ; clk prop times
  10182. +    TPCLKQHLTY=11NS    TPCLKQHLMX=17NS
  10183. +    )
  10184. .model D_177_7 ueff ( ; B - output buffered: 6ns additional delay
  10185. +    TWCLKLMX=28NS    TWCLKHMX=28NS
  10186. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 2NS ; spec less extension of load/clr
  10187. +    TPPCQLHTY=11NS    TPPCQLHMX=21NS ; data prop times, less 6ns + 2ns
  10188. +    TPPCQHLTY=23NS    TPPCQHLMX=38NS
  10189. +    TPCLKQLHTY= 5NS    TPCLKQLHMX=11NS ; clk prop times, less 6ns
  10190. +    TPCLKQHLTY=11NS    TPCLKQHLMX=20NS
  10191. +    )
  10192. .model D_177_8 ueff ( ; C - output buffered: 6ns additional delay
  10193. +    TWCLKLMX=28NS    TWCLKHMX=28NS
  10194. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 2NS ; spec less extension of load/clr
  10195. +    TPPCQLHTY=11NS    TPPCQLHMX=21NS ; data prop times, less 6ns + 2ns
  10196. +    TPPCQHLTY=23NS    TPPCQHLMX=38NS
  10197. +    TPCLKQLHTY=10NS    TPCLKQLHMX=15NS ; clk prop times, less 6ns
  10198. +    TPCLKQHLTY=17NS    TPCLKQHLMX=25NS
  10199. +    )
  10200. .model D_177_9 ueff ( ; D - output buffered: 6ns additional delay
  10201. +    TWCLKLMX=28NS    TWCLKHMX=28NS
  10202. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 2NS ; spec less extension of load/clr
  10203. +    TPPCQLHTY=11NS    TPPCQLHMX=21NS ; data prop times, less 6ns + 2ns
  10204. +    TPPCQHLTY=23NS    TPPCQHLMX=38NS
  10205. +    TPCLKQLHTY=10NS    TPCLKQLHMX=15NS ; clk prop times, less 6ns
  10206. +    TPCLKQHLTY=16NS    TPCLKQHLMX=24NS
  10207. +    )
  10208. .model D_177_10 ugate ( ; output buffer
  10209. +    TPLHTY=6NS    TPLHMX=6NS
  10210. +    TPHLTY=6NS    TPHLMX=6NS
  10211. +    )
  10212. .model D_177_11 ugate ( ; pulse width of setup/clr error signal
  10213. +    TPHLMN=2NS TPHLTY=7NS    TPHLMX=24NS
  10214. +    )
  10215. .model D_177_12 ugate (
  10216. +       TPHLTY= 1NS TPHLMX= 2NS ; additional load tphl delay
  10217. +       )
  10218. .model D_177_13 ugate (
  10219. +       TPHLTY= 2NS     TPHLMX= 2NS ; Don't allow zero width glitch
  10220. +       )
  10221. .model D_177_14 ugate (
  10222. +       TPLHTY= 6NS     TPLHMX=23NS ; Don't allow counting after load/clr
  10223. +       )
  10224. *--------------------------------------------------------------------------
  10225. * 74178  4-BIT PARALLEL-ACCESS SHIFT REGISTERS
  10226. *
  10227. * The TTL Data Book, Vol 2, 1985, TI
  10228. * tvh    08/02/89    Update interface and model names
  10229.  
  10230. .subckt 74178  SHIFT LOAD CLK SER A B C D QA QB QC QD
  10231. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  10232. +    params: MNTYMXDLY=0 IO_LEVEL=0
  10233. UIBUF bufa(2) DPWR DGND
  10234. +    SHIFT LOAD   SHIFT_BUF LOAD_BUF 
  10235. +    D_178_1 IO_STD IO_LEVEL={IO_LEVEL} 
  10236. U1 inva(2) DPWR DGND
  10237. +    LOAD_BUF SHIFT_BUF   LOADB SHIFTB 
  10238. +    D0_GATE IO_STD 
  10239. U2 aoi(3,3) DPWR DGND
  10240. +    $D_HI    SER    SHIFT_BUF
  10241. +    SHIFTB    A    LOAD_BUF
  10242. +    SHIFTB    LOADB    QA_BUF
  10243. +    KA
  10244. +    D0_GATE IO_STD 
  10245. U3 aoi(3,3) DPWR DGND
  10246. +    $D_HI    QA_BUF    SHIFT_BUF
  10247. +    SHIFTB    B    LOAD_BUF
  10248. +    SHIFTB    LOADB    QB_BUF
  10249. +    KB
  10250. +    D0_GATE IO_STD 
  10251. U4 aoi(3,3) DPWR DGND
  10252. +    $D_HI    QB_BUF    SHIFT_BUF
  10253. +    SHIFTB    C    LOAD_BUF
  10254. +    SHIFTB    LOADB    QC_BUF
  10255. +    KC
  10256. +    D0_GATE IO_STD 
  10257. U5 aoi(3,3) DPWR DGND
  10258. +    $D_HI    QC_BUF    SHIFT_BUF
  10259. +    SHIFTB    D    LOAD_BUF
  10260. +    SHIFTB    LOADB    QD_BUF
  10261. +    KD
  10262. +    D0_GATE IO_STD 
  10263. U6 inva(4) DPWR DGND
  10264. +    KA KB KC KD   JA JB JC JD 
  10265. +    D0_GATE IO_STD 
  10266. U7 jkff(4) DPWR DGND
  10267. +    $D_HI    $D_HI    CLK
  10268. +    JA    JB    JC    JD    KA    KB    KC    KD
  10269. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    $D_NC    $D_NC    $D_NC    $D_NC
  10270. +    D_178_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10271. UOBUF bufa(4) DPWR DGND
  10272. +    QA_BUF QB_BUF QC_BUF QD_BUF   QA QB QC QD 
  10273. +    D_178_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10274. .ends
  10275.  
  10276. .model D_178_1 ugate (
  10277. +    TPHLMN=5NS    TPLHMN=5NS
  10278. +    )
  10279. .model D_178_2 ueff (
  10280. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  10281. +    TSUDCLKMN=30NS    THDCLKMN=5NS
  10282. +    TPCLKQLHTY=11NS    TPCLKQLHMX=20NS
  10283. +    TPCLKQHLTY=17NS    TPCLKQHLMX=29NS
  10284. +    )
  10285. .model D_178_3 ugate (
  10286. +    TPLHTY=6NS    TPLHMX=6NS
  10287. +    TPHLTY=6NS    TPHLMX=6NS
  10288. +    )
  10289. *----------------------------------------------------------------------
  10290. * 74179  4-BIT PARALLEL-ACCESS SHIFT REGISTERS
  10291. *
  10292. * The TTL Data Book, Vol 2, 1985, TI
  10293. * tvh    08/02/89    Update interface and model names
  10294.  
  10295. .subckt 74179  CLRBAR SHIFT LOAD CLK SER A B C D QA QB QC QD QDBAR
  10296. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  10297. +    params: MNTYMXDLY=0 IO_LEVEL=0
  10298. UIBUF bufa(2) DPWR DGND
  10299. +    SHIFT LOAD   SHIFT_BUF LOAD_BUF 
  10300. +    D_179_1 IO_STD IO_LEVEL={IO_LEVEL} 
  10301. U1 inva(2) DPWR DGND
  10302. +    LOAD_BUF SHIFT_BUF   LOADB SHIFTB 
  10303. +    D0_GATE IO_STD 
  10304. U2 aoi(3,3) DPWR DGND
  10305. +    $D_HI    SER    SHIFT_BUF
  10306. +    SHIFTB    A    LOAD_BUF
  10307. +    SHIFTB    LOADB    QA_BUF
  10308. +    KA
  10309. +    D0_GATE IO_STD 
  10310. U3 aoi(3,3) DPWR DGND
  10311. +    $D_HI    QA_BUF    SHIFT_BUF
  10312. +    SHIFTB    B    LOAD_BUF
  10313. +    SHIFTB    LOADB    QB_BUF
  10314. +    KB
  10315. +    D0_GATE IO_STD 
  10316. U4 aoi(3,3) DPWR DGND
  10317. +    $D_HI    QB_BUF    SHIFT_BUF
  10318. +    SHIFTB    C    LOAD_BUF
  10319. +    SHIFTB    LOADB    QC_BUF
  10320. +    KC
  10321. +    D0_GATE IO_STD 
  10322. U5 aoi(3,3) DPWR DGND
  10323. +    $D_HI    QC_BUF    SHIFT_BUF
  10324. +    SHIFTB    D    LOAD_BUF
  10325. +    SHIFTB    LOADB    QD_BUF
  10326. +    KD
  10327. +    D0_GATE IO_STD 
  10328. U6 inva(4) DPWR DGND
  10329. +    KA KB KC KD   JA JB JC JD 
  10330. +    D0_GATE IO_STD 
  10331. U7 jkff(4) DPWR DGND
  10332. +    $D_HI    CLRBAR    CLK
  10333. +    JA    JB    JC    JD    KA    KB    KC    KD
  10334. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    $D_NC    $D_NC    $D_NC    QDBAR_BUF
  10335. +    D_179_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10336. UOBUF bufa(5) DPWR DGND
  10337. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QDBAR_BUF
  10338. +    QA    QB    QC    QD    QDBAR
  10339. +    D_179_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10340. .ends
  10341.  
  10342. .model D_179_1 ugate (
  10343. +    TPLHMN=5NS    TPHLMN=5NS
  10344. +    )
  10345. .model D_179_2 ueff (
  10346. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  10347. +    TWPCLMN=20NS    TSUDCLKMN=30NS
  10348. +    TSUPCCLKHMN=15NS    THDCLKMN=5NS
  10349. +    TPPCQHLTY=18NS    TPPCQHLMX=30NS
  10350. +    TPPCQLHTY=9NS    TPPCQLHMX=17NS
  10351. +    TPCLKQLHTY=11NS    TPCLKQLHMX=20NS
  10352. +    TPCLKQHLTY=17NS    TPCLKQHLMX=29NS
  10353. +    )
  10354. .model D_179_3 ugate (
  10355. +    TPLHTY=6NS    TPLHMX=6NS
  10356. +    TPHLTY=6NS    TPHLMX=6NS
  10357. +    )
  10358. *--------------------------------------------------------------------------
  10359. * 74180  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  10360. *
  10361. * The TTL Data Book, Vol 2, 1985, TI
  10362. * tvh    06/28/89    Update interface and model names
  10363.  
  10364. .subckt 74180  A B C D E F G H EIN OIN EOUT OOUT
  10365. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  10366. +    params: MNTYMXDLY=0 IO_LEVEL=0
  10367. * EIN  = EVEN INPUT
  10368. * OIN  = ODD  INPUT
  10369. * EOUT = EVEN OUTPUT
  10370. * OOUT = ODD  OUTPUT
  10371.  
  10372. UIBUF bufa(2) DPWR DGND
  10373. +    EIN OIN   EIN_BUF OIN_BUF 
  10374. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  10375. UX nxora(4) DPWR DGND
  10376. +    A    B
  10377. +    C    D
  10378. +    E    F
  10379. +    G    H
  10380. +    X1    X2    X3    X4
  10381. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  10382. UY xora(2) DPWR DGND
  10383. +    X1 X2 X3 X4   Y1 Y2 
  10384. +    D0_GATE IO_STD 
  10385. UEOB nxor DPWR DGND
  10386. +    Y1 Y2   EOBAR 
  10387. +    D_180_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10388. UEBO xor DPWR DGND
  10389. +    Y1 Y2   EBARO 
  10390. +    D_180_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10391. U1 aoi(2,2) DPWR DGND
  10392. +    EOBAR OIN_BUF EBARO EIN_BUF   EOUT 
  10393. +    D_180_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10394. U2 aoi(2,2) DPWR DGND
  10395. +    EIN_BUF EOBAR EBARO OIN_BUF   OOUT 
  10396. +    D_180_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10397. .ends
  10398.  
  10399. .model D_180_1 ugate (
  10400. +    tplhTY=13ns    tplhmx=20ns
  10401. +    tphlTY=7ns    tphlmx=10ns
  10402. +    )
  10403. .model D_180_2 ugate (
  10404. +    tphlTY=19ns    tphlmx=28ns
  10405. +    tplhTY=18ns    tplhmx=28ns
  10406. +    )
  10407. .model D_180_3 ugate (
  10408. +    tphlTY=27ns    tphlmx=40ns
  10409. +    tplhTY=38ns    tplhmx=58ns
  10410. +    )
  10411. *---------
  10412. * 74HC180  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  10413. *
  10414. * The High-speed CMOS Logic Data Book, 1988, TI
  10415. * tvh    06/28/89    Update interface and model names
  10416.  
  10417. .subckt 74HC180  A B C D E F G H EIN OIN EOUT OOUT
  10418. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  10419. +    params: MNTYMXDLY=0 IO_LEVEL=0
  10420. * EIN  = EVEN INPUT
  10421. * OIN  = ODD  INPUT
  10422. * EOUT = EVEN OUTPUT
  10423. * OOUT = ODD  OUTPUT
  10424.  
  10425. UIBUF bufa(6) DPWR DGND
  10426. +    A    B    C    D    E    F
  10427. +    A_BUF    B_BUF    C_BUF    D_BUF    E_BUF    F_BUF
  10428. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  10429. UI inva(11) DPWR DGND
  10430. +    A_BUF    B_BUF    C_BUF    D_BUF    E_BUF    F_BUF    EIN    OIN    X1
  10431. +    X2    X3
  10432. +    ABAR    BBAR    CBAR    DBAR    EBAR    FBAR    EINBAR    OINBAR    X1BAR
  10433. +    X2BAR    X3BAR
  10434. +    D0_GATE IO_HC 
  10435. UX1 aoi(3,4) DPWR DGND
  10436. +    A_BUF    BBAR    CBAR
  10437. +    ABAR    B_BUF    CBAR
  10438. +    ABAR    BBAR    C_BUF
  10439. +    A_BUF    B_BUF    C_BUF
  10440. +    X1
  10441. +    D0_GATE IO_HC 
  10442. UX2 aoi(3,4) DPWR DGND
  10443. +    D_BUF    EBAR    FBAR
  10444. +    DBAR    E_BUF    FBAR
  10445. +    DBAR    EBAR    F_BUF
  10446. +    D_BUF    E_BUF    F_BUF
  10447. +    X2
  10448. +    D0_GATE IO_HC 
  10449. UX3 nxor DPWR DGND
  10450. +    G H   X3 
  10451. +    D0_GATE IO_HC 
  10452. UY1 aoi(3,4) DPWR DGND
  10453. +    X1BAR    X2    X3
  10454. +    X1    X2BAR    X3
  10455. +    X1    X2    X3BAR
  10456. +    X1BAR    X2BAR    X3BAR
  10457. +    Y1
  10458. +    D_HC180_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  10459. UY2 aoi(3,4) DPWR DGND
  10460. +    X1    X2BAR    X3BAR
  10461. +    X1BAR    X2    X3BAR
  10462. +    X1BAR    X2BAR    X3
  10463. +    X1    X2    X3
  10464. +    Y2
  10465. +    D_HC180_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  10466. UY1DLY dlyline DPWR DGND
  10467. +    Y1   Y1D 
  10468. +    D_HC180_2 IO_HC MNTYMXDLY={MNTYMXDLY} 
  10469. UY2DLY dlyline DPWR DGND
  10470. +    Y2   Y2D 
  10471. +    D_HC180_2 IO_HC MNTYMXDLY={MNTYMXDLY} 
  10472. UEOUT ao(2,2) DPWR DGND
  10473. +    Y1D OINBAR Y2D EINBAR   EOUT 
  10474. +    D_HC180_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10475. UOOUT ao(2,2) DPWR DGND
  10476. +    Y1 EINBAR Y2 OINBAR   OOUT 
  10477. +    D_HC180_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10478. .ends
  10479.  
  10480. .model D_HC180_1 ugate (
  10481. +    tplhTY=18ns    tplhmx=33ns
  10482. +    tphlTY=18ns    tphlmx=33ns
  10483. +    )
  10484. .model D_HC180_2 udly (
  10485. +    dlyTY=3ns    dlymx=4ns
  10486. +    )
  10487. .model D_HC180_3 ugate (
  10488. +    tplhTY=15ns    tplhmx=28ns
  10489. +    tphlTY=15ns    tphlmx=28ns
  10490. +    )
  10491. *--------------------------------------------------------------------------
  10492. * 74181  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  10493. *
  10494. * The TTL Logic Data Book, Vol, 1985, TI
  10495. * tvh    09/14/89      Update interface and model names
  10496.  
  10497. .subckt 74181  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3 M
  10498. +    CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  10499. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  10500. +    params: MNTYMXDLY=0 IO_LEVEL=0
  10501. U1 bufa(13) DPWR DGND
  10502. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  10503. +    S1    S2    S3    CN
  10504. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  10505. +    T1    T2    T3    CI
  10506. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  10507. U2 inva(5) DPWR DGND
  10508. +    B0B    B1B    B2B    B3B    M
  10509. +    B0    B1    B2    B3    MB
  10510. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  10511. U3 aoi(3,2) DPWR DGND
  10512. +    B3B T3 A3B A3B T2 B3   D31 
  10513. +    D0_GATE IO_STD 
  10514. U4 aoi(2,3) DPWR DGND
  10515. +    B3 T1 T0 B3B A3B $D_HI   D32 
  10516. +    D0_GATE IO_STD 
  10517. U5 aoi(3,2) DPWR DGND
  10518. +    B2B T3 A2B A2B T2 B2   D21 
  10519. +    D0_GATE IO_STD 
  10520. U6 aoi(2,3) DPWR DGND
  10521. +    B2 T1 T0 B2B A2B $D_HI   D22 
  10522. +    D0_GATE IO_STD 
  10523. U7 aoi(3,2) DPWR DGND
  10524. +    B1B T3 A1B A1B T2 B1   D11 
  10525. +    D0_GATE IO_STD 
  10526. U8 aoi(2,3) DPWR DGND
  10527. +    B1 T1 T0 B1B A1B $D_HI   D12 
  10528. +    D0_GATE IO_STD 
  10529. U9 aoi(3,2) DPWR DGND
  10530. +    B0B T3 A0B A0B T2 B0   D01 
  10531. +    D0_GATE IO_STD 
  10532. U10 aoi(2,3) DPWR DGND
  10533. +    B0 T1 T0 B0B A0B $D_HI   D02 
  10534. +    D0_GATE IO_STD 
  10535. U11 aoi(4,4) DPWR DGND
  10536. +    D02    D11    D21    D31
  10537. +    D12    D21    D31    $D_HI
  10538. +    D22    D31    $D_HI    $D_HI
  10539. +    D32    $D_HI    $D_HI    $D_HI
  10540. +    GB
  10541. +    D0_GATE IO_STD 
  10542. U12 aoi(5,4) DPWR DGND
  10543. +    CI    D01    D11    D21    MB
  10544. +    D11    D21    D02    MB    $D_HI
  10545. +    D21    D12    MB    $D_HI    $D_HI
  10546. +    D22    MB    $D_HI    $D_HI    $D_HI
  10547. +    D23
  10548. +    D0_GATE IO_STD 
  10549. U13 aoi(4,3) DPWR DGND
  10550. +    CI    D01    D11    MB
  10551. +    D11    D02    MB    $D_HI
  10552. +    D12    MB    $D_HI    $D_HI
  10553. +    D13
  10554. +    D0_GATE IO_STD 
  10555. U14 aoi(3,2) DPWR DGND
  10556. +    CI D01 MB D02 MB $D_HI   D03 
  10557. +    D0_GATE IO_STD 
  10558. U15 xora(4) DPWR DGND
  10559. +    D31    D32
  10560. +    D21    D22
  10561. +    D11    D12
  10562. +    D01    D02
  10563. +    EX3    EX2    EX1    EX0
  10564. +    D0_GATE IO_STD 
  10565. U16 nanda(5,2) DPWR DGND
  10566. +    D31L    D21L    D11L    D01L    CI
  10567. +    D31    D21    D11    D01    $D_HI
  10568. +    C1    PB
  10569. +    D0_GATE IO_STD 
  10570. U17 nanda(2,2) DPWR DGND
  10571. +    GBL C1 MB CI   C4 D04 
  10572. +    D0_GATE IO_STD 
  10573. U18 xora(4) DPWR DGND
  10574. +    EX0    D04
  10575. +    EX1    D03
  10576. +    EX2    D13
  10577. +    EX3    D23
  10578. +    F0B    F1B    F2B    F3B
  10579. +    D0_GATE IO_STD 
  10580. U19 and(4) DPWR DGND
  10581. +    F0B F1B F2B F3B   AEQUALB 
  10582. +    D_181_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10583. U20 inva(5) DPWR DGND
  10584. +    T0    T1    T2    T3    MB
  10585. +    V0    V1    V2    V3    N
  10586. +    D0_GATE IO_STD 
  10587. U21 bufa(5) DPWR DGND
  10588. +    T0    T1    T2    T3    MB
  10589. +    E0    E1    E2    E3    NB
  10590. +    D0_GATE IO_STD 
  10591. U22 anda(5,2) DPWR DGND
  10592. +    NB    E0    V1    V2    E3
  10593. +    NB    V0    E1    E2    V3
  10594. +    SM    DM
  10595. +    D0_GATE IO_STD 
  10596. U23 ao(3,4) DPWR DGND
  10597. +    NB    V2    V3
  10598. +    NB    E0    E2
  10599. +    NB    V0    V1
  10600. +    NB    E1    E3
  10601. +    AU
  10602. +    D0_GATE IO_STD 
  10603. U24 ao(2,5) DPWR DGND
  10604. +    N    $D_HI
  10605. +    V2    V3
  10606. +    V0    V1
  10607. +    E1    E3
  10608. +    E0    E2
  10609. +    ALL
  10610. +    D0_GATE IO_STD 
  10611. UA inva(2) DPWR DGND
  10612. +    GB GBIL   GBI GBL 
  10613. +    D0_GATE IO_STD 
  10614. U25 buf3a(5) DPWR DGND
  10615. +    D31    D21    D11    D01    GBI
  10616. +    SM
  10617. +    D31L    D21L    D11L    D01L    GBIL
  10618. +    D_181_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10619. U26 buf3a(5) DPWR DGND
  10620. +    D31    D21    D11    D01    GBI
  10621. +    DM
  10622. +    D31L    D21L    D11L    D01L    GBIL
  10623. +    D_181_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10624. U27 buf3a(5) DPWR DGND
  10625. +    D31    D21    D11    D01    GBI
  10626. +    ALL
  10627. +    D31L    D21L    D11L    D01L    GBIL
  10628. +    D_181_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10629. U28 buf DPWR DGND
  10630. +    C4   CN+4 
  10631. +    D_181_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10632. U29 bufa(4) DPWR DGND
  10633. +    F0BD F1BD F2BD F3BD   F0BAR F1BAR F2BAR F3BAR 
  10634. +    D_181_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10635. U30 buf3a(4) DPWR DGND
  10636. +    F0B F1B F2B F3B   SM   F0BD F1BD F2BD F3BD 
  10637. +    D0_TGATE IO_STD 
  10638. U31 buf3a(4) DPWR DGND
  10639. +    F0B F1B F2B F3B   N   F0BD F1BD F2BD F3BD 
  10640. +    D_181_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10641. U32 buf3a(4) DPWR DGND
  10642. +    F0B F1B F2B F3B   AU   F0BD F1BD F2BD F3BD 
  10643. +    D_181_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10644. U33 buf3a(4) DPWR DGND
  10645. +    F0B F1B F2B F3B   DM   F0BD F1BD F2BD F3BD 
  10646. +    D_181_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10647. U34 buf3 DPWR DGND
  10648. +    GB   SM   GBD 
  10649. +    D0_TGATE IO_STD 
  10650. U35 buf3 DPWR DGND
  10651. +    GB   DM   GBD 
  10652. +    D_181_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10653. U36 buf3 DPWR DGND
  10654. +    GB   ALL   GBD 
  10655. +    D_181_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10656. U37 buf DPWR DGND
  10657. +    GBD   GBAR 
  10658. +    D_181_8 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10659. U38 buf3 DPWR DGND
  10660. +    PB   SM   PBD 
  10661. +    D0_TGATE IO_STD 
  10662. U39 buf3 DPWR DGND
  10663. +    PB   DM   PBD 
  10664. +    D_181_9 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10665. U40 buf3 DPWR DGND
  10666. +    PB   ALL   PBD 
  10667. +    D_181_9 IO_STD MNTYMXDLY={MNTYMXDLY} 
  10668. U41 buf DPWR DGND
  10669. +    PBD   PBAR 
  10670. +    D_181_10 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10671. .ends
  10672.  
  10673. .model D_181_1 ugate (
  10674. +    TPLHTY=35NS    TPLHMX=50NS
  10675. +    TPHLTY=32NS    TPHLMX=48NS
  10676. +    )
  10677. .model D_181_2 utgate (
  10678. +    TPLHTY=16NS    TPLHMX=25NS
  10679. +    TPHLTY=14NS    TPHLMX=22NS
  10680. +    )
  10681. .model D_181_3 utgate (
  10682. +    TPLHTY=23NS    TPLHMX=32NS
  10683. +    TPHLTY=20NS    TPHLMX=31NS
  10684. +    )
  10685. .model D_181_4 ugate (
  10686. +    TPLHTY=12NS    TPLHMX=18NS
  10687. +    TPHLTY=13NS    TPHLMX=19NS
  10688. +    )
  10689. .model D_181_5 ugate (
  10690. +    TPLHTY=28NS    TPLHMX=42NS
  10691. +    TPHLTY=21NS    TPHLMX=32NS
  10692. +    )
  10693. .model D_181_6 utgate (
  10694. +    TPLHTY=4NS    TPLHMX=6NS
  10695. +    TPHLTY=2NS    TPHLMX=2NS
  10696. +    )
  10697. .model D_181_7 utgate (
  10698. +    TPLHTY=4NS    TPLHMX=6NS
  10699. +    TPHLTY=4NS    TPHLMX=6NS
  10700. +    )
  10701. .model D_181_8 ugate (
  10702. +    TPLHTY=13NS    TPLHMX=19NS
  10703. +    TPHLTY=13NS    TPHLMX=19NS
  10704. +    )
  10705. .model D_181_9 utgate (
  10706. +    TPLHTY=4NS    TPLHMX=6NS
  10707. +    TPHLTY=0NS    TPHLMX=0NS
  10708. +    )
  10709. .model D_181_10 ugate (
  10710. +    TPLHTY=13NS    TPLHMX=19NS
  10711. +    TPHLTY=17NS    TPHLMX=25NS
  10712. +    )
  10713. *---------
  10714. * 74AC181  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  10715. *
  10716. * (c) HITACHI AMERICA, 1988
  10717. * cv    08/14/90      Update interface and model names
  10718.  
  10719. .subckt 74AC181  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3
  10720. +    M CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  10721. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  10722. +    params: MNTYMXDLY=0 IO_LEVEL=0
  10723. U1 bufa(13) DPWR DGND
  10724. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  10725. +    S1    S2    S3    CN
  10726. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  10727. +    T1    T2    T3    CI
  10728. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  10729. U2 inva(5) DPWR DGND
  10730. +    B0B    B1B    B2B    B3B    M
  10731. +    B0    B1    B2    B3    MB
  10732. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  10733. U3 aoi(3,2) DPWR DGND
  10734. +    B3B T3 A3B A3B T2 B3   D31 
  10735. +    D0_GATE IO_AC 
  10736. U4 aoi(2,3) DPWR DGND
  10737. +    B3 T1 T0 B3B A3B $D_HI   D32 
  10738. +    D0_GATE IO_AC 
  10739. U5 aoi(3,2) DPWR DGND
  10740. +    B2B T3 A2B A2B T2 B2   D21 
  10741. +    D0_GATE IO_AC 
  10742. U6 aoi(2,3) DPWR DGND
  10743. +    B2 T1 T0 B2B A2B $D_HI   D22 
  10744. +    D0_GATE IO_AC 
  10745. U7 aoi(3,2) DPWR DGND
  10746. +    B1B T3 A1B A1B T2 B1   D11 
  10747. +    D0_GATE IO_AC 
  10748. U8 aoi(2,3) DPWR DGND
  10749. +    B1 T1 T0 B1B A1B $D_HI   D12 
  10750. +    D0_GATE IO_AC 
  10751. U9 aoi(3,2) DPWR DGND
  10752. +    B0B T3 A0B A0B T2 B0   D01 
  10753. +    D0_GATE IO_AC 
  10754. U10 aoi(2,3) DPWR DGND
  10755. +    B0 T1 T0 B0B A0B $D_HI   D02 
  10756. +    D0_GATE IO_AC 
  10757. U11 aoi(4,4) DPWR DGND
  10758. +    D02    D11    D21    D31
  10759. +    D12    D21    D31    $D_HI
  10760. +    D22    D31    $D_HI    $D_HI
  10761. +    D32    $D_HI    $D_HI    $D_HI
  10762. +    GB
  10763. +    D0_GATE IO_AC 
  10764. U12 aoi(5,4) DPWR DGND
  10765. +    CI    D01    D11    D21    MB
  10766. +    D11    D21    D02    MB    $D_HI
  10767. +    D21    D12    MB    $D_HI    $D_HI
  10768. +    D22    MB    $D_HI    $D_HI    $D_HI
  10769. +    D23
  10770. +    D0_GATE IO_AC 
  10771. U13 aoi(4,3) DPWR DGND
  10772. +    CI    D01    D11    MB
  10773. +    D11    D02    MB    $D_HI
  10774. +    D12    MB    $D_HI    $D_HI
  10775. +    D13
  10776. +    D0_GATE IO_AC 
  10777. U14 aoi(3,2) DPWR DGND
  10778. +    CI D01 MB D02 MB $D_HI   D03 
  10779. +    D0_GATE IO_AC 
  10780. U15 xora(4) DPWR DGND
  10781. +    D31    D32
  10782. +    D21    D22
  10783. +    D11    D12
  10784. +    D01    D02
  10785. +    EX3    EX2    EX1    EX0
  10786. +    D0_GATE IO_AC 
  10787. U16 nanda(5,2) DPWR DGND
  10788. +    D31L    D21L    D11L    D01L    CI
  10789. +    D31    D21    D11    D01    $D_HI
  10790. +    C1    PB
  10791. +    D0_GATE IO_AC 
  10792. U17 nanda(2,2) DPWR DGND
  10793. +    GBL C1 MB CI   C4 D04 
  10794. +    D0_GATE IO_AC 
  10795. U18 xora(4) DPWR DGND
  10796. +    EX0    D04
  10797. +    EX1    D03
  10798. +    EX2    D13
  10799. +    EX3    D23
  10800. +    F0B    F1B    F2B    F3B
  10801. +    D0_GATE IO_AC 
  10802. U19 and(4) DPWR DGND
  10803. +    F0B F1B F2B F3B   AEQUALB 
  10804. +    D_AC181_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10805. U20 inva(5) DPWR DGND
  10806. +    T0    T1    T2    T3    MB
  10807. +    V0    V1    V2    V3    N
  10808. +    D0_GATE IO_AC 
  10809. U21 bufa(5) DPWR DGND
  10810. +    T0    T1    T2    T3    MB
  10811. +    E0    E1    E2    E3    NB
  10812. +    D0_GATE IO_AC 
  10813. U22 anda(5,2) DPWR DGND
  10814. +    NB    E0    V1    V2    E3
  10815. +    NB    V0    E1    E2    V3
  10816. +    SM    DM
  10817. +    D0_GATE IO_AC 
  10818. U23 ao(3,4) DPWR DGND
  10819. +    NB    V2    V3
  10820. +    NB    E0    E2
  10821. +    NB    V0    V1
  10822. +    NB    E1    E3
  10823. +    AU
  10824. +    D0_GATE IO_AC 
  10825. U24 ao(2,5) DPWR DGND
  10826. +    N    $D_HI
  10827. +    V2    V3
  10828. +    V0    V1
  10829. +    E1    E3
  10830. +    E0    E2
  10831. +    ALL
  10832. +    D0_GATE IO_AC 
  10833. UA inva(2) DPWR DGND
  10834. +    GB GBIL   GBI GBL 
  10835. +    D0_GATE IO_AC 
  10836. U25 buf3a(5) DPWR DGND
  10837. +    D31    D21    D11    D01    GBI
  10838. +    SM
  10839. +    D31L    D21L    D11L    D01L    GBIL
  10840. +    D_AC181_2 IO_AC MNTYMXDLY={MNTYMXDLY} 
  10841. U26 buf3a(5) DPWR DGND
  10842. +    D31    D21    D11    D01    GBI
  10843. +    DM
  10844. +    D31L    D21L    D11L    D01L    GBIL
  10845. +    D_AC181_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  10846. U27 buf3a(5) DPWR DGND
  10847. +    D31    D21    D11    D01    GBI
  10848. +    ALL
  10849. +    D31L    D21L    D11L    D01L    GBIL
  10850. +    D_AC181_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  10851. U28 buf DPWR DGND
  10852. +    C4   CN+4 
  10853. +    D_AC181_4 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10854. U29 bufa(4) DPWR DGND
  10855. +    F0BD F1BD F2BD F3BD   F0BAR F1BAR F2BAR F3BAR 
  10856. +    D_AC181_5 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10857. U30 buf3a(4) DPWR DGND
  10858. +    F0B F1B F2B F3B   SM   F0BD F1BD F2BD F3BD 
  10859. +    D0_TGATE IO_AC 
  10860. U31 buf3a(4) DPWR DGND
  10861. +    F0B F1B F2B F3B   N   F0BD F1BD F2BD F3BD 
  10862. +    D_AC181_6 IO_AC MNTYMXDLY={MNTYMXDLY} 
  10863. U32 buf3a(4) DPWR DGND
  10864. +    F0B F1B F2B F3B   AU   F0BD F1BD F2BD F3BD 
  10865. +    D0_TGATE IO_AC 
  10866. U33 buf3a(4) DPWR DGND
  10867. +    F0B F1B F2B F3B   DM   F0BD F1BD F2BD F3BD 
  10868. +    D0_TGATE IO_AC 
  10869. U34 buf3 DPWR DGND
  10870. +    GB   SM   GBD 
  10871. +    D0_TGATE IO_AC 
  10872. U35 buf3 DPWR DGND
  10873. +    GB   DM   GBD 
  10874. +    D0_TGATE IO_AC 
  10875. U36 buf3 DPWR DGND
  10876. +    GB   ALL   GBD 
  10877. +    D0_TGATE IO_AC 
  10878. U37 buf DPWR DGND
  10879. +    GBD   GBAR 
  10880. +    D_AC181_8 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10881. U38 buf3 DPWR DGND
  10882. +    PB   SM   PBD 
  10883. +    D0_TGATE IO_AC 
  10884. U39 buf3 DPWR DGND
  10885. +    PB   DM   PBD 
  10886. +    D0_TGATE IO_AC 
  10887. U40 buf3 DPWR DGND
  10888. +    PB   ALL   PBD 
  10889. +    D0_TGATE IO_AC 
  10890. U41 buf DPWR DGND
  10891. +    PBD   PBAR 
  10892. +    D_AC181_10 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  10893. .ends
  10894.  
  10895. .model D_AC181_1 ugate (
  10896. +    TPLHMN=1NS    TPLHTY=16.5NS
  10897. +    TPLHMX=21.5NS    TPHLMN=1NS
  10898. +    TPHLTY=16NS    TPHLMX=21NS
  10899. +    )
  10900. .model D_AC181_2 utgate (
  10901. +    TPLHMN=0NS    TPLHTY=5NS
  10902. +    TPLHMX=5.5NS    TPHLMN=0NS
  10903. +    TPHLTY=5NS    TPHLMX=5.5NS
  10904. +    )
  10905. .model D_AC181_3 utgate (
  10906. +    TPLHMN=0NS    TPLHTY=5NS
  10907. +    TPLHMX=5.5NS    TPHLMN=0NS
  10908. +    TPHLTY=5NS    TPHLMX=5.5NS
  10909. +    )
  10910. .model D_AC181_4 ugate (
  10911. +    TPLHMN=1NS    TPLHTY=8.5NS
  10912. +    TPLHMX=12NS    TPHLMN=1NS
  10913. +    TPHLTY=8NS    TPHLMX=11.5NS
  10914. +    )
  10915. .model D_AC181_5 ugate (
  10916. +    TPLHMN=1NS    TPLHTY=15NS
  10917. +    TPLHMX=20NS    TPHLMN=1NS
  10918. +    TPHLTY=14NS    TPHLMX=19NS
  10919. +    )
  10920. .model D_AC181_6 utgate (
  10921. +    TPLHMN=0NS    TPLHTY=1.5NS
  10922. +    TPLHMX=2.5NS    TPHLMN=0NS
  10923. +    TPHLTY=1.5NS    TPHLMX=2.5NS
  10924. +    )
  10925. .model D_AC181_8 ugate (
  10926. +    TPLHMN=1NS    TPLHTY=11NS
  10927. +    TPLHMX=15NS    TPHLMN=1NS
  10928. +    TPHLTY=10.5NS    TPHLMX=14.5NS
  10929. +    )
  10930. .model D_AC181_10 ugate (
  10931. +    TPLHMN=1NS    TPLHTY=10NS
  10932. +    TPLHMX=13.5NS    TPHLMN=1NS
  10933. +    TPHLTY=9.5NS    TPHLMX=13NS
  10934. +    )
  10935. *---------
  10936. * 74ACT181  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  10937. *
  10938. * (c) HITACHI AMERICA, 1988
  10939. * cv    08/14/90      Update interface and model names
  10940.  
  10941. .subckt 74ACT181  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3
  10942. +    M CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  10943. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  10944. +    params: MNTYMXDLY=0 IO_LEVEL=0
  10945. U1 bufa(13) DPWR DGND
  10946. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  10947. +    S1    S2    S3    CN
  10948. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  10949. +    T1    T2    T3    CI
  10950. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  10951. U2 inva(5) DPWR DGND
  10952. +    B0B    B1B    B2B    B3B    M
  10953. +    B0    B1    B2    B3    MB
  10954. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  10955. U3 aoi(3,2) DPWR DGND
  10956. +    B3B T3 A3B A3B T2 B3   D31 
  10957. +    D0_GATE IO_ACT 
  10958. U4 aoi(2,3) DPWR DGND
  10959. +    B3 T1 T0 B3B A3B $D_HI   D32 
  10960. +    D0_GATE IO_ACT 
  10961. U5 aoi(3,2) DPWR DGND
  10962. +    B2B T3 A2B A2B T2 B2   D21 
  10963. +    D0_GATE IO_ACT 
  10964. U6 aoi(2,3) DPWR DGND
  10965. +    B2 T1 T0 B2B A2B $D_HI   D22 
  10966. +    D0_GATE IO_ACT 
  10967. U7 aoi(3,2) DPWR DGND
  10968. +    B1B T3 A1B A1B T2 B1   D11 
  10969. +    D0_GATE IO_ACT 
  10970. U8 aoi(2,3) DPWR DGND
  10971. +    B1 T1 T0 B1B A1B $D_HI   D12 
  10972. +    D0_GATE IO_ACT 
  10973. U9 aoi(3,2) DPWR DGND
  10974. +    B0B T3 A0B A0B T2 B0   D01 
  10975. +    D0_GATE IO_ACT 
  10976. U10 aoi(2,3) DPWR DGND
  10977. +    B0 T1 T0 B0B A0B $D_HI   D02 
  10978. +    D0_GATE IO_ACT 
  10979. U11 aoi(4,4) DPWR DGND
  10980. +    D02    D11    D21    D31
  10981. +    D12    D21    D31    $D_HI
  10982. +    D22    D31    $D_HI    $D_HI
  10983. +    D32    $D_HI    $D_HI    $D_HI
  10984. +    GB
  10985. +    D0_GATE IO_ACT 
  10986. U12 aoi(5,4) DPWR DGND
  10987. +    CI    D01    D11    D21    MB
  10988. +    D11    D21    D02    MB    $D_HI
  10989. +    D21    D12    MB    $D_HI    $D_HI
  10990. +    D22    MB    $D_HI    $D_HI    $D_HI
  10991. +    D23
  10992. +    D0_GATE IO_ACT 
  10993. U13 aoi(4,3) DPWR DGND
  10994. +    CI    D01    D11    MB
  10995. +    D11    D02    MB    $D_HI
  10996. +    D12    MB    $D_HI    $D_HI
  10997. +    D13
  10998. +    D0_GATE IO_ACT 
  10999. U14 aoi(3,2) DPWR DGND
  11000. +    CI D01 MB D02 MB $D_HI   D03 
  11001. +    D0_GATE IO_ACT 
  11002. U15 xora(4) DPWR DGND
  11003. +    D31    D32
  11004. +    D21    D22
  11005. +    D11    D12
  11006. +    D01    D02
  11007. +    EX3    EX2    EX1    EX0
  11008. +    D0_GATE IO_ACT 
  11009. U16 nanda(5,2) DPWR DGND
  11010. +    D31L    D21L    D11L    D01L    CI
  11011. +    D31    D21    D11    D01    $D_HI
  11012. +    C1    PB
  11013. +    D0_GATE IO_ACT 
  11014. U17 nanda(2,2) DPWR DGND
  11015. +    GBL C1 MB CI   C4 D04 
  11016. +    D0_GATE IO_ACT 
  11017. U18 xora(4) DPWR DGND
  11018. +    EX0    D04
  11019. +    EX1    D03
  11020. +    EX2    D13
  11021. +    EX3    D23
  11022. +    F0B    F1B    F2B    F3B
  11023. +    D0_GATE IO_ACT 
  11024. U19 and(4) DPWR DGND
  11025. +    F0B F1B F2B F3B   AEQUALB 
  11026. +    D_ACT181_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11027. U20 inva(5) DPWR DGND
  11028. +    T0    T1    T2    T3    MB
  11029. +    V0    V1    V2    V3    N
  11030. +    D0_GATE IO_ACT 
  11031. U21 bufa(5) DPWR DGND
  11032. +    T0    T1    T2    T3    MB
  11033. +    E0    E1    E2    E3    NB
  11034. +    D0_GATE IO_ACT 
  11035. U22 anda(5,2) DPWR DGND
  11036. +    NB    E0    V1    V2    E3
  11037. +    NB    V0    E1    E2    V3
  11038. +    SM    DM
  11039. +    D0_GATE IO_ACT 
  11040. U23 ao(3,4) DPWR DGND
  11041. +    NB    V2    V3
  11042. +    NB    E0    E2
  11043. +    NB    V0    V1
  11044. +    NB    E1    E3
  11045. +    AU
  11046. +    D0_GATE IO_ACT 
  11047. U24 ao(2,5) DPWR DGND
  11048. +    N    $D_HI
  11049. +    V2    V3
  11050. +    V0    V1
  11051. +    E1    E3
  11052. +    E0    E2
  11053. +    ALL
  11054. +    D0_GATE IO_ACT 
  11055. UA inva(2) DPWR DGND
  11056. +    GB GBIL   GBI GBL 
  11057. +    D0_GATE IO_ACT 
  11058. U25 buf3a(5) DPWR DGND
  11059. +    D31    D21    D11    D01    GBI
  11060. +    SM
  11061. +    D31L    D21L    D11L    D01L    GBIL
  11062. +    D_ACT181_2 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  11063. U26 buf3a(5) DPWR DGND
  11064. +    D31    D21    D11    D01    GBI
  11065. +    DM
  11066. +    D31L    D21L    D11L    D01L    GBIL
  11067. +    D_ACT181_3 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  11068. U27 buf3a(5) DPWR DGND
  11069. +    D31    D21    D11    D01    GBI
  11070. +    ALL
  11071. +    D31L    D21L    D11L    D01L    GBIL
  11072. +    D_ACT181_3 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  11073. U28 buf DPWR DGND
  11074. +    C4   CN+4 
  11075. +    D_ACT181_4 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11076. U29 bufa(4) DPWR DGND
  11077. +    F0BD F1BD F2BD F3BD   F0BAR F1BAR F2BAR F3BAR 
  11078. +    D_ACT181_5 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11079. U30 buf3a(4) DPWR DGND
  11080. +    F0B F1B F2B F3B   SM   F0BD F1BD F2BD F3BD 
  11081. +    D0_TGATE IO_ACT 
  11082. U31 buf3a(4) DPWR DGND
  11083. +    F0B F1B F2B F3B   N   F0BD F1BD F2BD F3BD 
  11084. +    D_ACT181_6 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  11085. U32 buf3a(4) DPWR DGND
  11086. +    F0B F1B F2B F3B   AU   F0BD F1BD F2BD F3BD 
  11087. +    D0_TGATE IO_ACT 
  11088. U33 buf3a(4) DPWR DGND
  11089. +    F0B F1B F2B F3B   DM   F0BD F1BD F2BD F3BD 
  11090. +    D0_TGATE IO_ACT 
  11091. U34 buf3 DPWR DGND
  11092. +    GB   SM   GBD 
  11093. +    D0_TGATE IO_ACT 
  11094. U35 buf3 DPWR DGND
  11095. +    GB   DM   GBD 
  11096. +    D0_TGATE IO_ACT 
  11097. U36 buf3 DPWR DGND
  11098. +    GB   ALL   GBD 
  11099. +    D0_TGATE IO_ACT 
  11100. U37 buf DPWR DGND
  11101. +    GBD   GBAR 
  11102. +    D_ACT181_8 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11103. U38 buf3 DPWR DGND
  11104. +    PB   SM   PBD 
  11105. +    D0_TGATE IO_ACT 
  11106. U39 buf3 DPWR DGND
  11107. +    PB   DM   PBD 
  11108. +    D0_TGATE IO_ACT 
  11109. U40 buf3 DPWR DGND
  11110. +    PB   ALL   PBD 
  11111. +    D0_TGATE IO_ACT 
  11112. U41 buf DPWR DGND
  11113. +    PBD   PBAR 
  11114. +    D_ACT181_10 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11115. .ends
  11116.  
  11117. .model D_ACT181_1 ugate (
  11118. +    TPLHMN=1NS    TPLHTY=18NS
  11119. +    TPLHMX=23.5NS    TPHLMN=1NS
  11120. +    TPHLTY=18NS    TPHLMX=23.5NS
  11121. +    )
  11122. .model D_ACT181_2 utgate (
  11123. +    TPLHMN=0NS    TPLHTY=5.5NS
  11124. +    TPLHMX=6.5NS    TPHLMN=0NS
  11125. +    TPHLTY=4.5NS    TPHLMX=5.5NS
  11126. +    )
  11127. .model D_ACT181_3 utgate (
  11128. +    TPLHMN=0NS    TPLHTY=5.5NS
  11129. +    TPLHMX=6.5NS    TPHLMN=0NS
  11130. +    TPHLTY=4.5NS    TPHLMX=5.5NS
  11131. +    )
  11132. .model D_ACT181_4 ugate (
  11133. +    TPLHMN=1NS    TPLHTY=10NS
  11134. +    TPLHMX=13.5NS    TPHLMN=1NS
  11135. +    TPHLTY=10NS    TPHLMX=13.5NS
  11136. +    )
  11137. .model D_ACT181_5 ugate (
  11138. +    TPLHMN=1NS    TPLHTY=16.5NS
  11139. +    TPLHMX=21.5NS    TPHLMN=1NS
  11140. +    TPHLTY=16.5NS    TPHLMX=21.5NS
  11141. +    )
  11142. .model D_ACT181_6 utgate (
  11143. +    TPLHMN=0NS    TPLHTY=1.5NS
  11144. +    TPLHMX=2NS    TPHLMN=0NS
  11145. +    TPHLTY=1.5NS    TPHLMX=2NS
  11146. +    )
  11147. .model D_ACT181_8 ugate (
  11148. +    TPLHMN=1NS    TPLHTY=12.5NS
  11149. +    TPLHMX=16.5NS    TPHLMN=1NS
  11150. +    TPHLTY=12.5NS    TPHLMX=16.5NS
  11151. +    )
  11152. .model D_ACT181_10 ugate (
  11153. +    TPLHMN=1NS    TPLHTY=11.5NS
  11154. +    TPLHMX=15NS    TPHLMN=1NS
  11155. +    TPHLTY=11.5NS    TPHLMX=15NS
  11156. +    )
  11157. *----------
  11158. * 74AS181A  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  11159. *
  11160. * The ALS/AS Logic Data Book, 1986, TI
  11161. * tvh    09/12/89      Update interface and model names
  11162.  
  11163. .subckt 74AS181A  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3
  11164. +    M CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  11165. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  11166. +    params: MNTYMXDLY=0 IO_LEVEL=0
  11167. U1 bufa(13) DPWR DGND
  11168. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  11169. +    S1    S2    S3    CN
  11170. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  11171. +    T1    T2    T3    CI
  11172. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  11173. U2 inva(5) DPWR DGND
  11174. +    B0B    B1B    B2B    B3B    M
  11175. +    B0    B1    B2    B3    MB
  11176. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  11177. U3 aoi(3,2) DPWR DGND
  11178. +    B3B T3 A3B A3B T2 B3   D31 
  11179. +    D0_GATE IO_AS00 
  11180. U4 aoi(2,3) DPWR DGND
  11181. +    B3 T1 T0 B3B A3B $D_HI   D32 
  11182. +    D0_GATE IO_AS00 
  11183. U5 aoi(3,2) DPWR DGND
  11184. +    B2B T3 A2B A2B T2 B2   D21 
  11185. +    D0_GATE IO_AS00 
  11186. U6 aoi(2,3) DPWR DGND
  11187. +    B2 T1 T0 B2B A2B $D_HI   D22 
  11188. +    D0_GATE IO_AS00 
  11189. U7 aoi(3,2) DPWR DGND
  11190. +    B1B T3 A1B A1B T2 B1   D11 
  11191. +    D0_GATE IO_AS00 
  11192. U8 aoi(2,3) DPWR DGND
  11193. +    B1 T1 T0 B1B A1B $D_HI   D12 
  11194. +    D0_GATE IO_AS00 
  11195. U9 aoi(3,2) DPWR DGND
  11196. +    B0B T3 A0B A0B T2 B0   D01 
  11197. +    D0_GATE IO_AS00 
  11198. U10 aoi(2,3) DPWR DGND
  11199. +    B0 T1 T0 B0B A0B $D_HI   D02 
  11200. +    D0_GATE IO_AS00 
  11201. U11 aoi(4,4) DPWR DGND
  11202. +    D02    D11    D21    D31
  11203. +    D12    D21    D31    $D_HI
  11204. +    D22    D31    $D_HI    $D_HI
  11205. +    D32    $D_HI    $D_HI    $D_HI
  11206. +    GB
  11207. +    D0_GATE IO_AS00 
  11208. U12 aoi(5,4) DPWR DGND
  11209. +    CID    D01    D11    D21    MB
  11210. +    D11    D21    D02    MB    $D_HI
  11211. +    D21    D12    MB    $D_HI    $D_HI
  11212. +    D22    MB    $D_HI    $D_HI    $D_HI
  11213. +    D23
  11214. +    D0_GATE IO_AS00 
  11215. U13 aoi(4,3) DPWR DGND
  11216. +    CID    D01    D11    MB
  11217. +    D11    D02    MB    $D_HI
  11218. +    D12    MB    $D_HI    $D_HI
  11219. +    D13
  11220. +    D0_GATE IO_AS00 
  11221. U14 aoi(3,2) DPWR DGND
  11222. +    CID D01 MB D02 MB $D_HI   D03 
  11223. +    D0_GATE IO_AS00 
  11224. U15 xora(4) DPWR DGND
  11225. +    D31D    D32D
  11226. +    D21D    D22D
  11227. +    D11D    D12D
  11228. +    D01D    D02D
  11229. +    EX3    EX2    EX1    EX0
  11230. +    D0_GATE IO_AS00 
  11231. U16 nanda(5,2) DPWR DGND
  11232. +    D31L    D21L    D11L    D01L    CI
  11233. +    D31    D21    D11    D01    $D_HI
  11234. +    C1    PB
  11235. +    D0_GATE IO_AS00 
  11236. U17 nanda(2,2) DPWR DGND
  11237. +    GBD C1 MB CID   C4 D04 
  11238. +    D0_GATE IO_AS00 
  11239. U18 xora(4) DPWR DGND
  11240. +    EX0    D04D
  11241. +    EX1    D03D
  11242. +    EX2    D13D
  11243. +    EX3    D23D
  11244. +    F0B    F1B    F2B    F3B
  11245. +    D0_GATE IO_AS00 
  11246. U19 and(4) DPWR DGND
  11247. +    F0B F1B F2B F3B   AEQUALB 
  11248. +    D_AS181A_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11249. U20 inva(5) DPWR DGND
  11250. +    T0    T1    T2    T3    MB
  11251. +    V0    V1    V2    V3    N
  11252. +    D0_GATE IO_AS00 
  11253. U21 bufa(5) DPWR DGND
  11254. +    T0    T1    T2    T3    MB
  11255. +    E0    E1    E2    E3    NB
  11256. +    D0_GATE IO_AS00 
  11257. U22 anda(5,2) DPWR DGND
  11258. +    NB    E0    V1    V2    E3
  11259. +    NB    V0    E1    E2    V3
  11260. +    SM    DM
  11261. +    D0_GATE IO_AS00 
  11262. U23 ao(2,5) DPWR DGND
  11263. +    N    $D_HI
  11264. +    V2    V3
  11265. +    E1    E3
  11266. +    E0    E2
  11267. +    V0    V1
  11268. +    ALL
  11269. +    D0_GATE IO_AS00 
  11270. U24 buf3a(4) DPWR DGND
  11271. +    D31 D21 D11 D01   SM   D31L D21L D11L D01L 
  11272. +    D_AS181A_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11273. U25 buf3a(4) DPWR DGND
  11274. +    D31 D21 D11 D01   DM   D31L D21L D11L D01L 
  11275. +    D_AS181A_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11276. U26 buf3a(4) DPWR DGND
  11277. +    D31 D21 D11 D01   ALL   D31L D21L D11L D01L 
  11278. +    D_AS181A_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11279. U27 buf DPWR DGND
  11280. +    C4   CN+4 
  11281. +    D_AS181A_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11282. U28 bufa(4) DPWR DGND
  11283. +    F0B F1B F2B F3B   F0BAR F1BAR F2BAR F3BAR 
  11284. +    D_AS181A_5 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11285. U29 buf DPWR DGND
  11286. +    CI   CID 
  11287. +    D_AS181A_6 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11288. U30 buf3a(12) DPWR DGND
  11289. +    D31    D32    D21    D22    D11    D12
  11290. +    D01    D02    D04    D03    D13    D23
  11291. +    SM
  11292. +    D31D    D32D    D21D    D22D    D11D    D12D
  11293. +    D01D    D02D    D04D    D03D    D13D    D23D
  11294. +    D0_TGATE IO_AS00 
  11295. U31 buf3a(12) DPWR DGND
  11296. +    D31    D32    D21    D22    D11    D12
  11297. +    D01    D02    D04    D03    D13    D23
  11298. +    DM
  11299. +    D31D    D32D    D21D    D22D    D11D    D12D
  11300. +    D01D    D02D    D04D    D03D    D13D    D23D
  11301. +    D_AS181A_7 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11302. U32 buf3a(12) DPWR DGND
  11303. +    D31    D32    D21    D22    D11    D12
  11304. +    D01    D02    D04    D03    D13    D23
  11305. +    ALL
  11306. +    D31D    D32D    D21D    D22D    D11D    D12D
  11307. +    D01D    D02D    D04D    D03D    D13D    D23D
  11308. +    D_AS181A_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11309. U33 buf3 DPWR DGND
  11310. +    GB   SM   GBD 
  11311. +    D0_TGATE IO_AS00 
  11312. U34 buf3 DPWR DGND
  11313. +    GB   DM   GBD 
  11314. +    D_AS181A_7 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11315. U35 buf3 DPWR DGND
  11316. +    GB   ALL   GBD 
  11317. +    D_AS181A_7 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11318. U36 buf DPWR DGND
  11319. +    GBD   GBAR 
  11320. +    D_AS181A_8 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11321. U37 buf3 DPWR DGND
  11322. +    PB   SM   PBD 
  11323. +    D0_TGATE IO_AS00 
  11324. U38 buf3 DPWR DGND
  11325. +    PB   DM   PBD 
  11326. +    D_AS181A_9 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11327. U39 buf3 DPWR DGND
  11328. +    PB   ALL   PBD 
  11329. +    D_AS181A_9 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11330. U40 buf DPWR DGND
  11331. +    PBD   PBAR 
  11332. +    D_AS181A_10 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11333. .ends
  11334.  
  11335. .model D_AS181A_1 ugate (
  11336. +    TPLHMN=4NS    TPLHTY=13NS
  11337. +    TPLHMX=19NS    TPHLMN=4NS
  11338. +    TPHLTY=13NS    TPHLMX=19NS
  11339. +    )
  11340. .model D_AS181A_2 utgate (
  11341. +    TPLHMN=0NS    TPLHTY=1NS
  11342. +    TPLHMX=3NS    TPHLMN=0NS
  11343. +    TPHLTY=1NS    TPHLMX=3NS
  11344. +    TPZHMN=0NS    TPZHTY=1NS
  11345. +    TPZHMX=3NS    TPZLMN=0NS
  11346. +    TPZLTY=1NS    TPZLMX=3NS
  11347. +    TPHZMN=0NS    TPHZTY=1PS
  11348. +    TPHZMX=3NS    TPLZMN=0NS
  11349. +    TPLZTY=1PS    TPLZMX=3NS
  11350. +    )
  11351. .model D_AS181A_3 utgate (
  11352. +    TPLHMN=0NS    TPLHTY=1NS
  11353. +    TPLHMX=7NS    TPHLMN=0NS
  11354. +    TPHLTY=1NS    TPHLMX=7NS
  11355. +    TPZHMN=0NS    TPZHTY=1NS
  11356. +    TPZHMX=7NS    TPZLMN=0NS
  11357. +    TPZLTY=1NS    TPZLMX=7NS
  11358. +    TPHZMN=0NS    TPHZTY=1PS
  11359. +    TPHZMX=7NS    TPLZMN=0NS
  11360. +    TPLZTY=1PS    TPLZMX=7NS
  11361. +    )
  11362. .model D_AS181A_4 ugate (
  11363. +    TPLHMN=2NS    TPLHTY=7NS
  11364. +    TPLHMX=9NS    TPHLMN=2NS
  11365. +    TPHLTY=7NS    TPHLMX=9NS
  11366. +    )
  11367. .model D_AS181A_5 ugate (
  11368. +    TPLHMN=2NS    TPLHTY=5NS
  11369. +    TPLHMX=8NS    TPHLMN=2NS
  11370. +    TPHLTY=5NS    TPHLMX=8NS
  11371. +    )
  11372. .model D_AS181A_6 ugate (
  11373. +    TPLHMN=1NS    TPLHTY=1NS
  11374. +    TPLHMX=1NS    TPHLMN=1NS
  11375. +    TPHLTY=1NS    TPHLMX=1NS
  11376. +    )
  11377. .model D_AS181A_7 utgate (
  11378. +    TPLHMN=0NS    TPLHTY=1NS
  11379. +    TPLHMX=2NS    TPHLMN=0NS
  11380. +    TPHLTY=1NS    TPHLMX=2NS
  11381. +    TPZHMN=0NS    TPZHTY=1NS
  11382. +    TPZHMX=2NS    TPZLMN=0NS
  11383. +    TPZLTY=1NS    TPZLMX=2NS
  11384. +    TPHZMN=0NS    TPHZTY=1PS
  11385. +    TPHZMX=2NS    TPLZMN=0NS
  11386. +    TPLZTY=1PS    TPLZMX=2NS
  11387. +    )
  11388. .model D_AS181A_8 ugate (
  11389. +    TPLHMN=2NS    TPLHTY=5NS
  11390. +    TPLHMX=7NS    TPHLMN=2NS
  11391. +    TPHLTY=5NS    TPHLMX=7NS
  11392. +    )
  11393. .model D_AS181A_9 utgate (
  11394. +    TPLHMN=0NS    TPLHTY=1PS
  11395. +    TPLHMX=2NS    TPHLMN=0NS
  11396. +    TPHLTY=1PS    TPHLMX=2NS
  11397. +    TPZHMN=0NS    TPZHTY=1PS
  11398. +    TPZHMX=2NS    TPZLMN=0NS
  11399. +    TPZLTY=1PS    TPZLMX=2NS
  11400. +    TPHZMN=0NS    TPHZTY=1PS
  11401. +    TPHZMX=2NS    TPLZMN=0NS
  11402. +    TPLZTY=1PS    TPLZMX=2NS
  11403. +    )
  11404. .model D_AS181A_10 ugate (
  11405. +    TPLHMN=2NS    TPLHTY=6NS
  11406. +    TPLHMX=8NS    TPHLMN=2NS
  11407. +    TPHLTY=6NS    TPHLMX=8NS
  11408. +    )
  11409. *----------
  11410. * 74AS181B  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  11411. *
  11412. * The ALS/AS Logic Data Book, 1986, TI
  11413. * tvh    09/14/89      Update interface and model names
  11414.  
  11415. .subckt 74AS181B  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3
  11416. +    M CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  11417. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  11418. +    params: MNTYMXDLY=0 IO_LEVEL=0
  11419. U1 bufa(13) DPWR DGND
  11420. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  11421. +    S1    S2    S3    CN
  11422. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  11423. +    T1    T2    T3    CI
  11424. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  11425. U2 inva(5) DPWR DGND
  11426. +    B0B    B1B    B2B    B3B    M
  11427. +    B0    B1    B2    B3    MB
  11428. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  11429. U3 aoi(3,2) DPWR DGND
  11430. +    B3B T3 A3B A3B T2 B3   D31 
  11431. +    D0_GATE IO_AS00 
  11432. U4 aoi(2,3) DPWR DGND
  11433. +    B3 T1 T0 B3B A3B $D_HI   D32 
  11434. +    D0_GATE IO_AS00 
  11435. U5 aoi(3,2) DPWR DGND
  11436. +    B2B T3 A2B A2B T2 B2   D21 
  11437. +    D0_GATE IO_AS00 
  11438. U6 aoi(2,3) DPWR DGND
  11439. +    B2 T1 T0 B2B A2B $D_HI   D22 
  11440. +    D0_GATE IO_AS00 
  11441. U7 aoi(3,2) DPWR DGND
  11442. +    B1B T3 A1B A1B T2 B1   D11 
  11443. +    D0_GATE IO_AS00 
  11444. U8 aoi(2,3) DPWR DGND
  11445. +    B1 T1 T0 B1B A1B $D_HI   D12 
  11446. +    D0_GATE IO_AS00 
  11447. U9 aoi(3,2) DPWR DGND
  11448. +    B0B T3 A0B A0B T2 B0   D01 
  11449. +    D0_GATE IO_AS00 
  11450. U10 aoi(2,3) DPWR DGND
  11451. +    B0 T1 T0 B0B A0B $D_HI   D02 
  11452. +    D0_GATE IO_AS00 
  11453. U11 aoi(4,4) DPWR DGND
  11454. +    D02    D11    D21    D31
  11455. +    D12    D21    D31    $D_HI
  11456. +    D22    D31    $D_HI    $D_HI
  11457. +    D32    $D_HI    $D_HI    $D_HI
  11458. +    GB
  11459. +    D0_GATE IO_AS00 
  11460. U12 aoi(5,4) DPWR DGND
  11461. +    CI    D01    D11    D21    MB
  11462. +    D11    D21    D02    MB    $D_HI
  11463. +    D21    D12    MB    $D_HI    $D_HI
  11464. +    D22    MB    $D_HI    $D_HI    $D_HI
  11465. +    D23
  11466. +    D0_GATE IO_AS00 
  11467. U13 aoi(4,3) DPWR DGND
  11468. +    CI    D01    D11    MB
  11469. +    D11    D02    MB    $D_HI
  11470. +    D12    MB    $D_HI    $D_HI
  11471. +    D13
  11472. +    D0_GATE IO_AS00 
  11473. U14 aoi(3,2) DPWR DGND
  11474. +    CI D01 MB D02 MB $D_HI   D03 
  11475. +    D0_GATE IO_AS00 
  11476. U15 xora(4) DPWR DGND
  11477. +    D31    D32
  11478. +    D21    D22
  11479. +    D11    D12
  11480. +    D01    D02
  11481. +    EX3    EX2    EX1    EX0
  11482. +    D0_GATE IO_AS00 
  11483. U16 nanda(5,2) DPWR DGND
  11484. +    D31L    D21L    D11L    D01L    CI
  11485. +    D31    D21    D11    D01    $D_HI
  11486. +    C1    PB
  11487. +    D0_GATE IO_AS00 
  11488. U17 nanda(2,2) DPWR DGND
  11489. +    GBL C1 MB CI   C4 D04 
  11490. +    D0_GATE IO_AS00 
  11491. U18 xora(4) DPWR DGND
  11492. +    EX0    D04
  11493. +    EX1    D03
  11494. +    EX2    D13
  11495. +    EX3    D23
  11496. +    F0B    F1B    F2B    F3B
  11497. +    D0_GATE IO_AS00 
  11498. U19 and(4) DPWR DGND
  11499. +    F0B F1B F2B F3B   AEQUALB 
  11500. +    D_AS181B_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11501. U20 inva(5) DPWR DGND
  11502. +    T0    T1    T2    T3    MB
  11503. +    V0    V1    V2    V3    N
  11504. +    D0_GATE IO_AS00 
  11505. U21 bufa(5) DPWR DGND
  11506. +    T0    T1    T2    T3    MB
  11507. +    E0    E1    E2    E3    NB
  11508. +    D0_GATE IO_AS00 
  11509. U22 anda(5,2) DPWR DGND
  11510. +    NB    E0    V1    V2    E3
  11511. +    NB    V0    E1    E2    V3
  11512. +    SM    DM
  11513. +    D0_GATE IO_AS00 
  11514. U23 ao(3,4) DPWR DGND
  11515. +    NB    V2    V3
  11516. +    NB    E0    E2
  11517. +    NB    V0    V1
  11518. +    NB    E1    E3
  11519. +    AU
  11520. +    D0_GATE IO_AS00 
  11521. U24 ao(2,5) DPWR DGND
  11522. +    N    $D_HI
  11523. +    V2    V3
  11524. +    V0    V1
  11525. +    E1    E3
  11526. +    E0    E2
  11527. +    ALL
  11528. +    D0_GATE IO_AS00 
  11529. UA inva(2) DPWR DGND
  11530. +    GB GBIL   GBI GBL 
  11531. +    D0_GATE IO_AS00 
  11532. U25 buf3a(5) DPWR DGND
  11533. +    D31    D21    D11    D01    GBI
  11534. +    SM
  11535. +    D31L    D21L    D11L    D01L    GBIL
  11536. +    D_AS181B_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11537. U26 buf3a(5) DPWR DGND
  11538. +    D31    D21    D11    D01    GBI
  11539. +    DM
  11540. +    D31L    D21L    D11L    D01L    GBIL
  11541. +    D_AS181B_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11542. U27 buf3a(5) DPWR DGND
  11543. +    D31    D21    D11    D01    GBI
  11544. +    ALL
  11545. +    D31L    D21L    D11L    D01L    GBIL
  11546. +    D_AS181B_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11547. U28 buf DPWR DGND
  11548. +    C4   CN+4 
  11549. +    D_AS181B_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11550. U29 bufa(4) DPWR DGND
  11551. +    F0BD F1BD F2BD F3BD   F0BAR F1BAR F2BAR F3BAR 
  11552. +    D_AS181B_5 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11553. U30 buf3a(4) DPWR DGND
  11554. +    F0B F1B F2B F3B   N   F0BD F1BD F2BD F3BD 
  11555. +    D0_TGATE IO_AS00 
  11556. U31 buf3a(4) DPWR DGND
  11557. +    F0B F1B F2B F3B   SM   F0BD F1BD F2BD F3BD 
  11558. +    D_AS181B_6 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11559. U32 buf3a(4) DPWR DGND
  11560. +    F0B F1B F2B F3B   AU   F0BD F1BD F2BD F3BD 
  11561. +    D_AS181B_7 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11562. U33 buf3a(4) DPWR DGND
  11563. +    F0B F1B F2B F3B   DM   F0BD F1BD F2BD F3BD 
  11564. +    D_AS181B_7 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11565. U34 buf3 DPWR DGND
  11566. +    GB   SM   GBD 
  11567. +    D0_TGATE IO_AS00 
  11568. U35 buf3 DPWR DGND
  11569. +    GB   DM   GBD 
  11570. +    D_AS181B_8 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11571. U36 buf3 DPWR DGND
  11572. +    GB   ALL   GBD 
  11573. +    D_AS181B_8 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11574. U37 buf DPWR DGND
  11575. +    GBD   GBAR 
  11576. +    D_AS181B_9 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11577. U38 buf3 DPWR DGND
  11578. +    PB   SM   PBD 
  11579. +    D0_TGATE IO_AS00 
  11580. U39 buf3 DPWR DGND
  11581. +    PB   DM   PBD 
  11582. +    D_AS181B_10 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11583. U40 buf3 DPWR DGND
  11584. +    PB   ALL   PBD 
  11585. +    D_AS181B_10 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  11586. U41 buf DPWR DGND
  11587. +    PBD   PBAR 
  11588. +    D_AS181B_11 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11589. .ends
  11590.  
  11591. .model D_AS181B_1 ugate (
  11592. +    TPLHMN=4NS    TPLHMX=17NS
  11593. +    TPHLMN=5NS    TPHLMX=15NS
  11594. +    )
  11595. .model D_AS181B_2 utgate (
  11596. +    TPLHMN=2NS    TPLHMX=3.5NS
  11597. +    TPHLMN=3NS    TPHLMX=5.5NS
  11598. +    )
  11599. .model D_AS181B_3 utgate (
  11600. +    TPLHMN=2NS    TPLHMX=4.5NS
  11601. +    TPHLMN=3NS    TPHLMX=6NS
  11602. +    )
  11603. .model D_AS181B_4 ugate (
  11604. +    TPLHMN=3NS    TPLHMX=8.5NS
  11605. +    TPHLMN=2NS    TPHLMX=6.5NS
  11606. +    )
  11607. .model D_AS181B_5 ugate (
  11608. +    TPLHMN=3NS    TPLHMX=11NS
  11609. +    TPHLMN=3NS    TPHLMX=9.5NS
  11610. +    )
  11611. .model D_AS181B_6 utgate (
  11612. +    TPLHMN=0NS    TPLHMX=1NS
  11613. +    TPHLMN=0NS    TPHLMX=2NS
  11614. +    )
  11615. .model D_AS181B_7 utgate (
  11616. +    TPLHMN=0NS    TPLHMX=3.5NS
  11617. +    TPHLMN=0NS    TPHLMX=3NS
  11618. +    )
  11619. .model D_AS181B_8 utgate (
  11620. +    TPLHMN=0NS    TPLHMX=1.5NS
  11621. +    TPHLMN=0NS    TPHLMX=1NS
  11622. +    )
  11623. .model D_AS181B_9 ugate (
  11624. +    TPLHMN=3NS    TPLHMX=8NS
  11625. +    TPHLMN=2NS    TPHLMX=6NS
  11626. +    )
  11627. .model D_AS181B_10 utgate (
  11628. +    TPLHMN=0NS    TPLHMX=1.5NS
  11629. +    TPHLMN=1NS    TPHLMX=2NS
  11630. +    )
  11631. .model D_AS181B_11 ugate (
  11632. +    TPLHMN=3NS    TPLHMX=7.5NS
  11633. +    TPHLMN=2NS    TPHLMX=6NS
  11634. +    )
  11635. *----------
  11636. * 74F181  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  11637. *
  11638. * The FAST Data Book, 1982, Fairchild
  11639. * tvh    09/14/89      Update interface and model names
  11640.  
  11641. .subckt 74F181  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3
  11642. +    M CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  11643. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  11644. +    params: MNTYMXDLY=0 IO_LEVEL=0
  11645. U1 bufa(13) DPWR DGND
  11646. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  11647. +    S1    S2    S3    CN
  11648. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  11649. +    T1    T2    T3    CI
  11650. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  11651. U2 inva(5) DPWR DGND
  11652. +    B0B    B1B    B2B    B3B    M
  11653. +    B0    B1    B2    B3    MB
  11654. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  11655. U3 aoi(3,2) DPWR DGND
  11656. +    B3B T3 A3B A3B T2 B3   D31 
  11657. +    D0_GATE IO_F 
  11658. U4 aoi(2,3) DPWR DGND
  11659. +    B3 T1 T0 B3B A3B $D_HI   D32 
  11660. +    D0_GATE IO_F 
  11661. U5 aoi(3,2) DPWR DGND
  11662. +    B2B T3 A2B A2B T2 B2   D21 
  11663. +    D0_GATE IO_F 
  11664. U6 aoi(2,3) DPWR DGND
  11665. +    B2 T1 T0 B2B A2B $D_HI   D22 
  11666. +    D0_GATE IO_F 
  11667. U7 aoi(3,2) DPWR DGND
  11668. +    B1B T3 A1B A1B T2 B1   D11 
  11669. +    D0_GATE IO_F 
  11670. U8 aoi(2,3) DPWR DGND
  11671. +    B1 T1 T0 B1B A1B $D_HI   D12 
  11672. +    D0_GATE IO_F 
  11673. U9 aoi(3,2) DPWR DGND
  11674. +    B0B T3 A0B A0B T2 B0   D01 
  11675. +    D0_GATE IO_F 
  11676. U10 aoi(2,3) DPWR DGND
  11677. +    B0 T1 T0 B0B A0B $D_HI   D02 
  11678. +    D0_GATE IO_F 
  11679. U11 aoi(4,4) DPWR DGND
  11680. +    D02    D11    D21    D31
  11681. +    D12    D21    D31    $D_HI
  11682. +    D22    D31    $D_HI    $D_HI
  11683. +    D32    $D_HI    $D_HI    $D_HI
  11684. +    GB
  11685. +    D0_GATE IO_F 
  11686. U12 aoi(5,4) DPWR DGND
  11687. +    CI    D01    D11    D21    MB
  11688. +    D11    D21    D02    MB    $D_HI
  11689. +    D21    D12    MB    $D_HI    $D_HI
  11690. +    D22    MB    $D_HI    $D_HI    $D_HI
  11691. +    D23
  11692. +    D0_GATE IO_F 
  11693. U13 aoi(4,3) DPWR DGND
  11694. +    CI    D01    D11    MB
  11695. +    D11    D02    MB    $D_HI
  11696. +    D12    MB    $D_HI    $D_HI
  11697. +    D13
  11698. +    D0_GATE IO_F 
  11699. U14 aoi(3,2) DPWR DGND
  11700. +    CI D01 MB D02 MB $D_HI   D03 
  11701. +    D0_GATE IO_F 
  11702. U15 xora(4) DPWR DGND
  11703. +    D31    D32
  11704. +    D21    D22
  11705. +    D11    D12
  11706. +    D01    D02
  11707. +    EX3    EX2    EX1    EX0
  11708. +    D0_GATE IO_F 
  11709. U16 nanda(5,2) DPWR DGND
  11710. +    D31L    D21L    D11L    D01L    CI
  11711. +    D31    D21    D11    D01    $D_HI
  11712. +    C1    PB
  11713. +    D0_GATE IO_F 
  11714. U17 nanda(2,2) DPWR DGND
  11715. +    GBL C1 MB CI   C4 D04 
  11716. +    D0_GATE IO_F 
  11717. U18 xora(4) DPWR DGND
  11718. +    EX0    D04
  11719. +    EX1    D03
  11720. +    EX2    D13
  11721. +    EX3    D23
  11722. +    F0B    F1B    F2B    F3B
  11723. +    D0_GATE IO_F 
  11724. U19 and(4) DPWR DGND
  11725. +    F0B F1B F2B F3B   AEQUALB 
  11726. +    D_F181_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11727. U20 inva(5) DPWR DGND
  11728. +    T0    T1    T2    T3    MB
  11729. +    V0    V1    V2    V3    N
  11730. +    D0_GATE IO_F 
  11731. U21 bufa(5) DPWR DGND
  11732. +    T0    T1    T2    T3    MB
  11733. +    E0    E1    E2    E3    NB
  11734. +    D0_GATE IO_F 
  11735. U22 anda(5,2) DPWR DGND
  11736. +    NB    E0    V1    V2    E3
  11737. +    NB    V0    E1    E2    V3
  11738. +    SM    DM
  11739. +    D0_GATE IO_F 
  11740. U23 ao(3,4) DPWR DGND
  11741. +    NB    V2    V3
  11742. +    NB    E0    E2
  11743. +    NB    V0    V1
  11744. +    NB    E1    E3
  11745. +    AU
  11746. +    D0_GATE IO_F 
  11747. U24 ao(2,5) DPWR DGND
  11748. +    N    $D_HI
  11749. +    V2    V3
  11750. +    V0    V1
  11751. +    E1    E3
  11752. +    E0    E2
  11753. +    ALL
  11754. +    D0_GATE IO_F 
  11755. UA inva(2) DPWR DGND
  11756. +    GB GBIL   GBI GBL 
  11757. +    D0_GATE IO_F 
  11758. U25 buf3a(5) DPWR DGND
  11759. +    D31    D21    D11    D01    GBI
  11760. +    SM
  11761. +    D31L    D21L    D11L    D01L    GBIL
  11762. +    D_F181_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  11763. U26 buf3a(5) DPWR DGND
  11764. +    D31    D21    D11    D01    GBI
  11765. +    DM
  11766. +    D31L    D21L    D11L    D01L    GBIL
  11767. +    D_F181_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  11768. U27 buf3a(5) DPWR DGND
  11769. +    D31    D21    D11    D01    GBI
  11770. +    ALL
  11771. +    D31L    D21L    D11L    D01L    GBIL
  11772. +    D_F181_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  11773. U28 buf DPWR DGND
  11774. +    C4   CN+4 
  11775. +    D_F181_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11776. U29 bufa(4) DPWR DGND
  11777. +    F0BD F1BD F2BD F3BD   F0BAR F1BAR F2BAR F3BAR 
  11778. +    D_F181_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11779. U30 buf3a(4) DPWR DGND
  11780. +    F0B F1B F2B F3B   N   F0BD F1BD F2BD F3BD 
  11781. +    D0_TGATE IO_F 
  11782. U31 buf3a(4) DPWR DGND
  11783. +    F0B F1B F2B F3B   SM   F0BD F1BD F2BD F3BD 
  11784. +    D_F181_6 IO_F MNTYMXDLY={MNTYMXDLY} 
  11785. U32 buf3a(4) DPWR DGND
  11786. +    F0B F1B F2B F3B   AU   F0BD F1BD F2BD F3BD 
  11787. +    D_F181_7 IO_F MNTYMXDLY={MNTYMXDLY} 
  11788. U33 buf3a(4) DPWR DGND
  11789. +    F0B F1B F2B F3B   DM   F0BD F1BD F2BD F3BD 
  11790. +    D_F181_7 IO_F MNTYMXDLY={MNTYMXDLY} 
  11791. U34 buf3 DPWR DGND
  11792. +    GB   SM   GBD 
  11793. +    D0_TGATE IO_F 
  11794. U35 buf3 DPWR DGND
  11795. +    GB   DM   GBD 
  11796. +    D_F181_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  11797. U36 buf3 DPWR DGND
  11798. +    GB   ALL   GBD 
  11799. +    D_F181_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  11800. U37 buf DPWR DGND
  11801. +    GBD   GBAR 
  11802. +    D_F181_9 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11803. U38 buf3 DPWR DGND
  11804. +    PB   SM   PBD 
  11805. +    D0_TGATE IO_F 
  11806. U39 buf3 DPWR DGND
  11807. +    PB   DM   PBD 
  11808. +    D_F181_10 IO_F MNTYMXDLY={MNTYMXDLY} 
  11809. U40 buf3 DPWR DGND
  11810. +    PB   ALL   PBD 
  11811. +    D_F181_10 IO_F MNTYMXDLY={MNTYMXDLY} 
  11812. U41 buf DPWR DGND
  11813. +    PBD   PBAR 
  11814. +    D_F181_11 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11815. .ends
  11816.  
  11817. .model D_F181_1 ugate (
  11818. +    TPLHMN=11NS    TPLHTY=18.5NS
  11819. +    TPLHMX=29NS    TPHLMN=7NS
  11820. +    TPHLTY=9.8NS    TPHLMX=13.5NS
  11821. +    )
  11822. .model D_F181_2 utgate (
  11823. +    TPLHMN=2NS    TPLHTY=3.6NS
  11824. +    TPLHMX=4.5NS    TPHLMN=2NS
  11825. +    TPHLTY=3.3NS    TPHLMX=4NS
  11826. +    )
  11827. .model D_F181_3 utgate (
  11828. +    TPLHMN=2NS    TPLHTY=4.4NS
  11829. +    TPLHMX=5.5NS    TPHLMN=2NS
  11830. +    TPHLTY=3.9NS    TPHLMX=5NS
  11831. +    )
  11832. .model D_F181_4 ugate (
  11833. +    TPLHMN=3NS    TPLHTY=6.4NS
  11834. +    TPLHMX=9.5NS    TPHLMN=3NS
  11835. +    TPHLTY=6.1NS    TPHLMX=9NS
  11836. +    )
  11837. .model D_F181_5 ugate (
  11838. +    TPLHMN=4NS    TPLHTY=6NS
  11839. +    TPLHMX=10NS    TPHLMN=4NS
  11840. +    TPHLTY=6NS    TPHLMX=11NS
  11841. +    )
  11842. .model D_F181_6 utgate (
  11843. +    TPLHMN=0NS    TPLHTY=2NS
  11844. +    TPLHMX=1.5NS    TPHLMN=0NS
  11845. +    TPHLTY=1.8NS    TPHLMX=1PS
  11846. +    )
  11847. .model D_F181_7 utgate (
  11848. +    TPLHMN=0.5NS    TPLHTY=3.4NS
  11849. +    TPLHMX=3NS    TPHLMN=0.5NS
  11850. +    TPHLTY=3.4NS    TPHLMX=2NS
  11851. +    )
  11852. .model D_F181_8 utgate (
  11853. +    TPLHMN=0NS    TPLHTY=0.8NS
  11854. +    TPLHMX=1NS    TPHLMN=0NS
  11855. +    TPHLTY=1.5NS    TPHLMX=2NS
  11856. +    )
  11857. .model D_F181_9 ugate (
  11858. +    TPLHMN=3NS    TPLHTY=5.7NS
  11859. +    TPLHMX=8.5NS    TPHLMN=3NS
  11860. +    TPHLTY=5.8NS    TPHLMX=8.5NS
  11861. +    )
  11862. .model D_F181_10 utgate (
  11863. +    TPLHMN=1NS    TPLHTY=0.8NS
  11864. +    TPLHMX=0.5NS    TPHLMN=1NS
  11865. +    TPHLTY=1NS    TPHLMX=1NS
  11866. +    )
  11867. .model D_F181_11 ugate (
  11868. +    TPLHMN=3NS    TPLHTY=5NS
  11869. +    TPLHMX=8NS    TPHLMN=3NS
  11870. +    TPHLTY=5.5NS    TPHLMX=8.5NS
  11871. +    )
  11872. *---------
  11873. * 74HC181  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  11874. *
  11875. * (c) NATIONAL SEMICONDUCTOR, 1988
  11876. * cv    08/28/90      Update interface and model names
  11877.  
  11878. .subckt 74HC181  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3
  11879. +    M CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  11880. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  11881. +    params: MNTYMXDLY=0 IO_LEVEL=0
  11882. U1 bufa(13) DPWR DGND
  11883. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  11884. +    S1    S2    S3    CN
  11885. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  11886. +    T1    T2    T3    CI
  11887. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  11888. U2 inva(5) DPWR DGND
  11889. +    B0B    B1B    B2B    B3B    M
  11890. +    B0    B1    B2    B3    MB
  11891. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  11892. U3 aoi(3,2) DPWR DGND
  11893. +    B3B T3 A3B A3B T2 B3   D31 
  11894. +    D0_GATE IO_HC 
  11895. U4 aoi(2,3) DPWR DGND
  11896. +    B3 T1 T0 B3B A3B $D_HI   D32 
  11897. +    D0_GATE IO_HC 
  11898. U5 aoi(3,2) DPWR DGND
  11899. +    B2B T3 A2B A2B T2 B2   D21 
  11900. +    D0_GATE IO_HC 
  11901. U6 aoi(2,3) DPWR DGND
  11902. +    B2 T1 T0 B2B A2B $D_HI   D22 
  11903. +    D0_GATE IO_HC 
  11904. U7 aoi(3,2) DPWR DGND
  11905. +    B1B T3 A1B A1B T2 B1   D11 
  11906. +    D0_GATE IO_HC 
  11907. U8 aoi(2,3) DPWR DGND
  11908. +    B1 T1 T0 B1B A1B $D_HI   D12 
  11909. +    D0_GATE IO_HC 
  11910. U9 aoi(3,2) DPWR DGND
  11911. +    B0B T3 A0B A0B T2 B0   D01 
  11912. +    D0_GATE IO_HC 
  11913. U10 aoi(2,3) DPWR DGND
  11914. +    B0 T1 T0 B0B A0B $D_HI   D02 
  11915. +    D0_GATE IO_HC 
  11916. U11 aoi(4,4) DPWR DGND
  11917. +    D02    D11    D21    D31
  11918. +    D12    D21    D31    $D_HI
  11919. +    D22    D31    $D_HI    $D_HI
  11920. +    D32    $D_HI    $D_HI    $D_HI
  11921. +    GB
  11922. +    D0_GATE IO_HC 
  11923. U12 aoi(5,4) DPWR DGND
  11924. +    CI    D01    D11    D21    MB
  11925. +    D11    D21    D02    MB    $D_HI
  11926. +    D21    D12    MB    $D_HI    $D_HI
  11927. +    D22    MB    $D_HI    $D_HI    $D_HI
  11928. +    D23
  11929. +    D0_GATE IO_HC 
  11930. U13 aoi(4,3) DPWR DGND
  11931. +    CI    D01    D11    MB
  11932. +    D11    D02    MB    $D_HI
  11933. +    D12    MB    $D_HI    $D_HI
  11934. +    D13
  11935. +    D0_GATE IO_HC 
  11936. U14 aoi(3,2) DPWR DGND
  11937. +    CI D01 MB D02 MB $D_HI   D03 
  11938. +    D0_GATE IO_HC 
  11939. U15 xora(4) DPWR DGND
  11940. +    D31    D32
  11941. +    D21    D22
  11942. +    D11    D12
  11943. +    D01    D02
  11944. +    EX3    EX2    EX1    EX0
  11945. +    D0_GATE IO_HC 
  11946. U16 nanda(5,2) DPWR DGND
  11947. +    D31L    D21L    D11L    D01L    CI
  11948. +    D31    D21    D11    D01    $D_HI
  11949. +    C1    PB
  11950. +    D0_GATE IO_HC 
  11951. U17 nanda(2,2) DPWR DGND
  11952. +    GBL C1 MB CI   C4 D04 
  11953. +    D0_GATE IO_HC 
  11954. U18 xora(4) DPWR DGND
  11955. +    EX0    D04
  11956. +    EX1    D03
  11957. +    EX2    D13
  11958. +    EX3    D23
  11959. +    F0B    F1B    F2B    F3B
  11960. +    D0_GATE IO_HC 
  11961. U19 and(4) DPWR DGND
  11962. +    F0B F1B F2B F3B   AEQUALB 
  11963. +    D_HC181_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  11964. U20 inva(5) DPWR DGND
  11965. +    T0    T1    T2    T3    MB
  11966. +    V0    V1    V2    V3    N
  11967. +    D0_GATE IO_HC 
  11968. U21 bufa(5) DPWR DGND
  11969. +    T0    T1    T2    T3    MB
  11970. +    E0    E1    E2    E3    NB
  11971. +    D0_GATE IO_HC 
  11972. U22 anda(5,2) DPWR DGND
  11973. +    NB    E0    V1    V2    E3
  11974. +    NB    V0    E1    E2    V3
  11975. +    SM    DM
  11976. +    D0_GATE IO_HC 
  11977. U23 ao(3,4) DPWR DGND
  11978. +    NB    V2    V3
  11979. +    NB    E0    E2
  11980. +    NB    V0    V1
  11981. +    NB    E1    E3
  11982. +    AU
  11983. +    D0_GATE IO_HC 
  11984. U24 ao(2,5) DPWR DGND
  11985. +    N    $D_HI
  11986. +    V2    V3
  11987. +    V0    V1
  11988. +    E1    E3
  11989. +    E0    E2
  11990. +    ALL
  11991. +    D0_GATE IO_HC 
  11992. UA inva(2) DPWR DGND
  11993. +    GB GBIL   GBI GBL 
  11994. +    D0_GATE IO_HC 
  11995. U25 buf3a(5) DPWR DGND
  11996. +    D31    D21    D11    D01    GBI
  11997. +    SM
  11998. +    D31L    D21L    D11L    D01L    GBIL
  11999. +    D_HC181_2 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12000. U26 buf3a(5) DPWR DGND
  12001. +    D31    D21    D11    D01    GBI
  12002. +    DM
  12003. +    D31L    D21L    D11L    D01L    GBIL
  12004. +    D_HC181_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12005. U27 buf3a(5) DPWR DGND
  12006. +    D31    D21    D11    D01    GBI
  12007. +    ALL
  12008. +    D31L    D21L    D11L    D01L    GBIL
  12009. +    D_HC181_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12010. U28 buf DPWR DGND
  12011. +    C4   CN+4 
  12012. +    D_HC181_4 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12013. U29 bufa(4) DPWR DGND
  12014. +    F0BD F1BD F2BD F3BD   F0BAR F1BAR F2BAR F3BAR 
  12015. +    D_HC181_5 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12016. U30 buf3a(4) DPWR DGND
  12017. +    F0B F1B F2B F3B   SM   F0BD F1BD F2BD F3BD 
  12018. +    D0_TGATE IO_HC 
  12019. U31 buf3a(4) DPWR DGND
  12020. +    F0B F1B F2B F3B   N   F0BD F1BD F2BD F3BD 
  12021. +    D_HC181_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12022. U32 buf3a(4) DPWR DGND
  12023. +    F0B F1B F2B F3B   AU   F0BD F1BD F2BD F3BD 
  12024. +    D_HC181_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12025. U33 buf3a(4) DPWR DGND
  12026. +    F0B F1B F2B F3B   DM   F0BD F1BD F2BD F3BD 
  12027. +    D_HC181_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12028. U34 buf3 DPWR DGND
  12029. +    GB   SM   GBD 
  12030. +    D0_TGATE IO_HC 
  12031. U35 buf3 DPWR DGND
  12032. +    GB   DM   GBD 
  12033. +    D_HC181_7 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12034. U36 buf3 DPWR DGND
  12035. +    GB   ALL   GBD 
  12036. +    D_HC181_7 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12037. U37 buf DPWR DGND
  12038. +    GBD   GBAR 
  12039. +    D_HC181_8 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12040. U38 buf3 DPWR DGND
  12041. +    PB   SM   PBD 
  12042. +    D0_TGATE IO_HC 
  12043. U39 buf3 DPWR DGND
  12044. +    PB   DM   PBD 
  12045. +    D_HC181_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12046. U40 buf3 DPWR DGND
  12047. +    PB   ALL   PBD 
  12048. +    D_HC181_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  12049. U41 buf DPWR DGND
  12050. +    PBD   PBAR 
  12051. +    D_HC181_10 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12052. .ends
  12053.  
  12054. .model D_HC181_1 ugate (
  12055. +    TPLHTY=40NS    TPLHMX=50NS
  12056. +    TPHLTY=40NS    TPHLMX=50NS
  12057. +    )
  12058. .model D_HC181_2 utgate (
  12059. +    TPLHTY=25NS    TPLHMX=32NS
  12060. +    TPHLTY=25NS    TPHLMX=32NS
  12061. +    )
  12062. .model D_HC181_3 utgate (
  12063. +    TPLHTY=25NS    TPLHMX=32NS
  12064. +    TPHLTY=25NS    TPHLMX=32NS
  12065. +    )
  12066. .model D_HC181_4 ugate (
  12067. +    TPLHTY=25NS    TPLHMX=31NS
  12068. +    TPHLTY=25NS    TPHLMX=31NS
  12069. +    )
  12070. .model D_HC181_5 ugate (
  12071. +    TPLHTY=36NS    TPLHMX=45NS
  12072. +    TPHLTY=36NS    TPHLMX=45NS
  12073. +    )
  12074. .model D_HC181_6 utgate (
  12075. +    TPLHTY=4NS    TPLHMX=5NS
  12076. +    TPHLTY=4NS    TPHLMX=5NS
  12077. +    )
  12078. .model D_HC181_7 utgate (
  12079. +    TPLHTY=2NS    TPLHMX=2NS
  12080. +    TPHLTY=2NS    TPHLMX=2NS
  12081. +    )
  12082. .model D_HC181_8 ugate (
  12083. +    TPLHTY=35NS    TPLHMX=44NS
  12084. +    TPHLTY=35NS    TPHLMX=44NS
  12085. +    )
  12086. .model D_HC181_9 utgate (
  12087. +    TPLHTY=4NS    TPLHMX=5NS
  12088. +    TPHLTY=4NS    TPHLMX=5NS
  12089. +    )
  12090. .model D_HC181_10 ugate (
  12091. +    TPLHTY=44NS    TPLHMX=55NS
  12092. +    TPHLTY=44NS    TPHLMX=55NS
  12093. +    )
  12094. *---------
  12095. * 74HCT181  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  12096. *
  12097. * (c) HARRIS SEMICONDUCTOR, 1989
  12098. * cv    08/28/90      Update interface and model names
  12099.  
  12100. .subckt 74HCT181  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3
  12101. +    M CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  12102. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  12103. +    params: MNTYMXDLY=0 IO_LEVEL=0
  12104. U1 bufa(13) DPWR DGND
  12105. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  12106. +    S1    S2    S3    CN
  12107. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  12108. +    T1    T2    T3    CI
  12109. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  12110. U2 inva(5) DPWR DGND
  12111. +    B0B    B1B    B2B    B3B    M
  12112. +    B0    B1    B2    B3    MB
  12113. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  12114. U3 aoi(3,2) DPWR DGND
  12115. +    B3B T3 A3B A3B T2 B3   D31 
  12116. +    D0_GATE IO_HCT 
  12117. U4 aoi(2,3) DPWR DGND
  12118. +    B3 T1 T0 B3B A3B $D_HI   D32 
  12119. +    D0_GATE IO_HCT 
  12120. U5 aoi(3,2) DPWR DGND
  12121. +    B2B T3 A2B A2B T2 B2   D21 
  12122. +    D0_GATE IO_HCT 
  12123. U6 aoi(2,3) DPWR DGND
  12124. +    B2 T1 T0 B2B A2B $D_HI   D22 
  12125. +    D0_GATE IO_HCT 
  12126. U7 aoi(3,2) DPWR DGND
  12127. +    B1B T3 A1B A1B T2 B1   D11 
  12128. +    D0_GATE IO_HCT 
  12129. U8 aoi(2,3) DPWR DGND
  12130. +    B1 T1 T0 B1B A1B $D_HI   D12 
  12131. +    D0_GATE IO_HCT 
  12132. U9 aoi(3,2) DPWR DGND
  12133. +    B0B T3 A0B A0B T2 B0   D01 
  12134. +    D0_GATE IO_HCT 
  12135. U10 aoi(2,3) DPWR DGND
  12136. +    B0 T1 T0 B0B A0B $D_HI   D02 
  12137. +    D0_GATE IO_HCT 
  12138. U11 aoi(4,4) DPWR DGND
  12139. +    D02    D11    D21    D31
  12140. +    D12    D21    D31    $D_HI
  12141. +    D22    D31    $D_HI    $D_HI
  12142. +    D32    $D_HI    $D_HI    $D_HI
  12143. +    GB
  12144. +    D0_GATE IO_HCT 
  12145. U12 aoi(5,4) DPWR DGND
  12146. +    CI    D01    D11    D21    MB
  12147. +    D11    D21    D02    MB    $D_HI
  12148. +    D21    D12    MB    $D_HI    $D_HI
  12149. +    D22    MB    $D_HI    $D_HI    $D_HI
  12150. +    D23
  12151. +    D0_GATE IO_HCT 
  12152. U13 aoi(4,3) DPWR DGND
  12153. +    CI    D01    D11    MB
  12154. +    D11    D02    MB    $D_HI
  12155. +    D12    MB    $D_HI    $D_HI
  12156. +    D13
  12157. +    D0_GATE IO_HCT 
  12158. U14 aoi(3,2) DPWR DGND
  12159. +    CI D01 MB D02 MB $D_HI   D03 
  12160. +    D0_GATE IO_HCT 
  12161. U15 xora(4) DPWR DGND
  12162. +    D31    D32
  12163. +    D21    D22
  12164. +    D11    D12
  12165. +    D01    D02
  12166. +    EX3    EX2    EX1    EX0
  12167. +    D0_GATE IO_HCT 
  12168. U16 nanda(5,2) DPWR DGND
  12169. +    D31L    D21L    D11L    D01L    CI
  12170. +    D31    D21    D11    D01    $D_HI
  12171. +    C1    PB
  12172. +    D0_GATE IO_HCT 
  12173. U17 nanda(2,2) DPWR DGND
  12174. +    GBL C1 MB CI   C4 D04 
  12175. +    D0_GATE IO_HCT 
  12176. U18 xora(4) DPWR DGND
  12177. +    EX0    D04
  12178. +    EX1    D03
  12179. +    EX2    D13
  12180. +    EX3    D23
  12181. +    F0B    F1B    F2B    F3B
  12182. +    D0_GATE IO_HCT 
  12183. U19 and(4) DPWR DGND
  12184. +    F0B F1B F2B F3B   AEQUALB 
  12185. +    D_HCT181_1 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12186. U20 inva(5) DPWR DGND
  12187. +    T0    T1    T2    T3    MB
  12188. +    V0    V1    V2    V3    N
  12189. +    D0_GATE IO_HCT 
  12190. U21 bufa(5) DPWR DGND
  12191. +    T0    T1    T2    T3    MB
  12192. +    E0    E1    E2    E3    NB
  12193. +    D0_GATE IO_HCT 
  12194. U22 anda(5,2) DPWR DGND
  12195. +    NB    E0    V1    V2    E3
  12196. +    NB    V0    E1    E2    V3
  12197. +    SM    DM
  12198. +    D0_GATE IO_HCT 
  12199. U23 ao(3,4) DPWR DGND
  12200. +    NB    V2    V3
  12201. +    NB    E0    E2
  12202. +    NB    V0    V1
  12203. +    NB    E1    E3
  12204. +    AU
  12205. +    D0_GATE IO_HCT 
  12206. U24 ao(2,5) DPWR DGND
  12207. +    N    $D_HI
  12208. +    V2    V3
  12209. +    V0    V1
  12210. +    E1    E3
  12211. +    E0    E2
  12212. +    ALL
  12213. +    D0_GATE IO_HCT 
  12214. UA inva(2) DPWR DGND
  12215. +    GB GBIL   GBI GBL 
  12216. +    D0_GATE IO_HCT 
  12217. U25 buf3a(5) DPWR DGND
  12218. +    D31    D21    D11    D01    GBI
  12219. +    SM
  12220. +    D31L    D21L    D11L    D01L    GBIL
  12221. +    D_HCT181_2 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12222. U26 buf3a(5) DPWR DGND
  12223. +    D31    D21    D11    D01    GBI
  12224. +    DM
  12225. +    D31L    D21L    D11L    D01L    GBIL
  12226. +    D_HCT181_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12227. U27 buf3a(5) DPWR DGND
  12228. +    D31    D21    D11    D01    GBI
  12229. +    ALL
  12230. +    D31L    D21L    D11L    D01L    GBIL
  12231. +    D_HCT181_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12232. U28 buf DPWR DGND
  12233. +    C4   CN+4 
  12234. +    D_HCT181_4 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12235. U29 bufa(4) DPWR DGND
  12236. +    F0BD F1BD F2BD F3BD   F0BAR F1BAR F2BAR F3BAR 
  12237. +    D_HCT181_5 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12238. U30 buf3a(4) DPWR DGND
  12239. +    F0B F1B F2B F3B   SM   F0BD F1BD F2BD F3BD 
  12240. +    D0_TGATE IO_HCT 
  12241. U31 buf3a(4) DPWR DGND
  12242. +    F0B F1B F2B F3B   N   F0BD F1BD F2BD F3BD 
  12243. +    D_HCT181_11 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12244. U32 buf3a(4) DPWR DGND
  12245. +    F0B F1B F2B F3B   AU   F0BD F1BD F2BD F3BD 
  12246. +    D_HCT181_6 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12247. U33 buf3a(4) DPWR DGND
  12248. +    F0B F1B F2B F3B   DM   F0BD F1BD F2BD F3BD 
  12249. +    D_HCT181_6 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12250. U34 buf3 DPWR DGND
  12251. +    GB   SM   GBD 
  12252. +    D0_TGATE IO_HCT 
  12253. U35 buf3 DPWR DGND
  12254. +    GB   DM   GBD 
  12255. +    D_HCT181_7 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12256. U36 buf3 DPWR DGND
  12257. +    GB   ALL   GBD 
  12258. +    D_HCT181_7 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12259. U37 buf DPWR DGND
  12260. +    GBD   GBAR 
  12261. +    D_HCT181_8 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12262. U38 buf3 DPWR DGND
  12263. +    PB   SM   PBD 
  12264. +    D0_TGATE IO_HCT 
  12265. U39 buf3 DPWR DGND
  12266. +    PB   DM   PBD 
  12267. +    D_HCT181_9 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12268. U40 buf3 DPWR DGND
  12269. +    PB   ALL   PBD 
  12270. +    D_HCT181_9 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  12271. U41 buf DPWR DGND
  12272. +    PBD   PBAR 
  12273. +    D_HCT181_10 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12274. .ends
  12275.  
  12276. .model D_HCT181_1 ugate (
  12277. +    TPLHTY=25NS    TPLHMX=75NS
  12278. +    TPHLTY=25NS    TPHLMX=75NS
  12279. +    )
  12280. .model D_HCT181_2 utgate (
  12281. +    TPLHTY=4NS    TPLHMX=13NS
  12282. +    TPHLTY=4NS    TPHLMX=13NS
  12283. +    )
  12284. .model D_HCT181_3 utgate (
  12285. +    TPLHTY=5NS    TPLHMX=16NS
  12286. +    TPHLTY=5NS    TPHLMX=16NS
  12287. +    )
  12288. .model D_HCT181_4 ugate (
  12289. +    TPLHTY=18NS    TPLHMX=53NS
  12290. +    TPHLTY=18NS    TPHLMX=53NS
  12291. +    )
  12292. .model D_HCT181_5 ugate (
  12293. +    TPLHTY=24NS    TPLHMX=58NS
  12294. +    TPHLTY=24NS    TPHLMX=58NS
  12295. +    )
  12296. .model D_HCT181_6 utgate (
  12297. +    TPLHTY=0NS    TPLHMX=13NS
  12298. +    TPHLTY=0NS    TPHLMX=13NS
  12299. +    )
  12300. .model D_HCT181_7 utgate (
  12301. +    TPLHTY=0NS    TPLHMX=1NS
  12302. +    TPHLTY=0NS    TPHLMX=1NS
  12303. +    )
  12304. .model D_HCT181_8 ugate (
  12305. +    TPLHTY=23NS    TPLHMX=53NS
  12306. +    TPHLTY=23NS    TPHLMX=53NS
  12307. +    )
  12308. .model D_HCT181_9 utgate (
  12309. +    TPLHTY=0NS    TPLHMX=1NS
  12310. +    TPHLTY=0NS    TPHLMX=1NS
  12311. +    )
  12312. .model D_HCT181_10 ugate (
  12313. +    TPLHTY=17NS    TPLHMX=51NS
  12314. +    TPHLTY=17NS    TPHLMX=51NS
  12315. +    )
  12316. .model D_HCT181_11 utgate (
  12317. +    TPLHTY=0NS    TPLHMX=10NS
  12318. +    TPHLTY=0NS    TPHLMX=10NS
  12319. +    )
  12320. *----------
  12321. * 74LS181  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  12322. *
  12323. * The TTL Logic Data Book, Vol, 1985, TI
  12324. * tvh    09/14/89      Update interface and model names
  12325.  
  12326. .subckt 74LS181  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3
  12327. +    M CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  12328. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  12329. +    params: MNTYMXDLY=0 IO_LEVEL=0
  12330. U1 bufa(13) DPWR DGND
  12331. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  12332. +    S1    S2    S3    CN
  12333. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  12334. +    T1    T2    T3    CI
  12335. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  12336. U2 inva(5) DPWR DGND
  12337. +    B0B    B1B    B2B    B3B    M
  12338. +    B0    B1    B2    B3    MB
  12339. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  12340. U3 aoi(3,2) DPWR DGND
  12341. +    B3B T3 A3B A3B T2 B3   D31 
  12342. +    D0_GATE IO_LS 
  12343. U4 aoi(2,3) DPWR DGND
  12344. +    B3 T1 T0 B3B A3B $D_HI   D32 
  12345. +    D0_GATE IO_LS 
  12346. U5 aoi(3,2) DPWR DGND
  12347. +    B2B T3 A2B A2B T2 B2   D21 
  12348. +    D0_GATE IO_LS 
  12349. U6 aoi(2,3) DPWR DGND
  12350. +    B2 T1 T0 B2B A2B $D_HI   D22 
  12351. +    D0_GATE IO_LS 
  12352. U7 aoi(3,2) DPWR DGND
  12353. +    B1B T3 A1B A1B T2 B1   D11 
  12354. +    D0_GATE IO_LS 
  12355. U8 aoi(2,3) DPWR DGND
  12356. +    B1 T1 T0 B1B A1B $D_HI   D12 
  12357. +    D0_GATE IO_LS 
  12358. U9 aoi(3,2) DPWR DGND
  12359. +    B0B T3 A0B A0B T2 B0   D01 
  12360. +    D0_GATE IO_LS 
  12361. U10 aoi(2,3) DPWR DGND
  12362. +    B0 T1 T0 B0B A0B $D_HI   D02 
  12363. +    D0_GATE IO_LS 
  12364. U11 aoi(4,4) DPWR DGND
  12365. +    D02    D11    D21    D31
  12366. +    D12    D21    D31    $D_HI
  12367. +    D22    D31    $D_HI    $D_HI
  12368. +    D32    $D_HI    $D_HI    $D_HI
  12369. +    GB
  12370. +    D0_GATE IO_LS 
  12371. U12 aoi(5,4) DPWR DGND
  12372. +    CI    D01    D11    D21    MB
  12373. +    D11    D21    D02    MB    $D_HI
  12374. +    D21    D12    MB    $D_HI    $D_HI
  12375. +    D22    MB    $D_HI    $D_HI    $D_HI
  12376. +    D23
  12377. +    D0_GATE IO_LS 
  12378. U13 aoi(4,3) DPWR DGND
  12379. +    CI    D01    D11    MB
  12380. +    D11    D02    MB    $D_HI
  12381. +    D12    MB    $D_HI    $D_HI
  12382. +    D13
  12383. +    D0_GATE IO_LS 
  12384. U14 aoi(3,2) DPWR DGND
  12385. +    CI D01 MB D02 MB $D_HI   D03 
  12386. +    D0_GATE IO_LS 
  12387. U15 xora(4) DPWR DGND
  12388. +    D31    D32
  12389. +    D21    D22
  12390. +    D11    D12
  12391. +    D01    D02
  12392. +    EX3    EX2    EX1    EX0
  12393. +    D0_GATE IO_LS 
  12394. U16 nanda(5,2) DPWR DGND
  12395. +    D31L    D21L    D11L    D01L    CI
  12396. +    D31    D21    D11    D01    $D_HI
  12397. +    C1    PB
  12398. +    D0_GATE IO_LS 
  12399. U17 nanda(2,2) DPWR DGND
  12400. +    GBL C1 MB CI   C4 D04 
  12401. +    D0_GATE IO_LS 
  12402. U18 xora(4) DPWR DGND
  12403. +    EX0    D04
  12404. +    EX1    D03
  12405. +    EX2    D13
  12406. +    EX3    D23
  12407. +    F0B    F1B    F2B    F3B
  12408. +    D0_GATE IO_LS 
  12409. U19 and(4) DPWR DGND
  12410. +    F0B F1B F2B F3B   AEQUALB 
  12411. +    D_LS181_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12412. U20 inva(5) DPWR DGND
  12413. +    T0    T1    T2    T3    MB
  12414. +    V0    V1    V2    V3    N
  12415. +    D0_GATE IO_LS 
  12416. U21 bufa(5) DPWR DGND
  12417. +    T0    T1    T2    T3    MB
  12418. +    E0    E1    E2    E3    NB
  12419. +    D0_GATE IO_LS 
  12420. U22 anda(5,2) DPWR DGND
  12421. +    NB    E0    V1    V2    E3
  12422. +    NB    V0    E1    E2    V3
  12423. +    SM    DM
  12424. +    D0_GATE IO_LS 
  12425. U23 ao(3,4) DPWR DGND
  12426. +    NB    V2    V3
  12427. +    NB    E0    E2
  12428. +    NB    V0    V1
  12429. +    NB    E1    E3
  12430. +    AU
  12431. +    D0_GATE IO_LS 
  12432. U24 ao(2,5) DPWR DGND
  12433. +    N    $D_HI
  12434. +    V2    V3
  12435. +    V0    V1
  12436. +    E1    E3
  12437. +    E0    E2
  12438. +    ALL
  12439. +    D0_GATE IO_LS 
  12440. UA inva(2) DPWR DGND
  12441. +    GB GBIL   GBI GBL 
  12442. +    D0_GATE IO_LS 
  12443. U25 buf3a(5) DPWR DGND
  12444. +    D31    D21    D11    D01    GBI
  12445. +    SM
  12446. +    D31L    D21L    D11L    D01L    GBIL
  12447. +    D_LS181_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12448. U26 buf3a(5) DPWR DGND
  12449. +    D31    D21    D11    D01    GBI
  12450. +    DM
  12451. +    D31L    D21L    D11L    D01L    GBIL
  12452. +    D_LS181_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12453. U27 buf3a(5) DPWR DGND
  12454. +    D31    D21    D11    D01    GBI
  12455. +    ALL
  12456. +    D31L    D21L    D11L    D01L    GBIL
  12457. +    D_LS181_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12458. U28 buf DPWR DGND
  12459. +    C4   CN+4 
  12460. +    D_LS181_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12461. U29 bufa(4) DPWR DGND
  12462. +    F0BD F1BD F2BD F3BD   F0BAR F1BAR F2BAR F3BAR 
  12463. +    D_LS181_5 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12464. U30 buf3a(4) DPWR DGND
  12465. +    F0B F1B F2B F3B   SM   F0BD F1BD F2BD F3BD 
  12466. +    D0_TGATE IO_LS 
  12467. U31 buf3a(4) DPWR DGND
  12468. +    F0B F1B F2B F3B   N   F0BD F1BD F2BD F3BD 
  12469. +    D_LS181_6 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12470. U32 buf3a(4) DPWR DGND
  12471. +    F0B F1B F2B F3B   AU   F0BD F1BD F2BD F3BD 
  12472. +    D_LS181_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12473. U33 buf3a(4) DPWR DGND
  12474. +    F0B F1B F2B F3B   DM   F0BD F1BD F2BD F3BD 
  12475. +    D_LS181_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12476. U34 buf3 DPWR DGND
  12477. +    GB   SM   GBD 
  12478. +    D0_TGATE IO_LS 
  12479. U35 buf3 DPWR DGND
  12480. +    GB   DM   GBD 
  12481. +    D_LS181_8 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12482. U36 buf3 DPWR DGND
  12483. +    GB   ALL   GBD 
  12484. +    D_LS181_8 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12485. U37 buf DPWR DGND
  12486. +    GBD   GBAR 
  12487. +    D_LS181_9 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12488. U38 buf3 DPWR DGND
  12489. +    PB   SM   PBD 
  12490. +    D0_TGATE IO_LS 
  12491. U39 buf3 DPWR DGND
  12492. +    PB   DM   PBD 
  12493. +    D_LS181_10 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12494. U40 buf3 DPWR DGND
  12495. +    PB   ALL   PBD 
  12496. +    D_LS181_10 IO_LS MNTYMXDLY={MNTYMXDLY} 
  12497. U41 buf DPWR DGND
  12498. +    PBD   PBAR 
  12499. +    D_LS181_11 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12500. .ends
  12501.  
  12502. .model D_LS181_1 ugate (
  12503. +    TPLHTY=33NS    TPLHMX=50NS
  12504. +    TPHLTY=41NS    TPHLMX=62NS
  12505. +    )
  12506. .model D_LS181_2 utgate (
  12507. +    TPLHTY=7NS    TPLHMX=11NS
  12508. +    TPHLTY=12NS    TPHLMX=18NS
  12509. +    )
  12510. .model D_LS181_3 utgate (
  12511. +    TPLHTY=9NS    TPLHMX=14NS
  12512. +    TPHLTY=14NS    TPHLMX=21NS
  12513. +    )
  12514. .model D_LS181_4 ugate (
  12515. +    TPLHTY=18NS    TPLHMX=27NS
  12516. +    TPHLTY=13NS    TPHLMX=20NS
  12517. +    )
  12518. .model D_LS181_5 ugate (
  12519. +    TPLHTY=21NS    TPLHMX=32NS
  12520. +    TPHLTY=13NS    TPHLMX=20NS
  12521. +    )
  12522. .model D_LS181_6 utgate (
  12523. +    TPLHTY=1NS    TPLHMX=1NS
  12524. +    TPHLTY=13NS    TPHLMX=18NS
  12525. +    )
  12526. .model D_LS181_7 utgate (
  12527. +    TPLHTY=0NS    TPLHMX=0NS
  12528. +    TPHLTY=8NS    TPHLMX=12NS
  12529. +    )
  12530. .model D_LS181_8 utgate (
  12531. +    TPLHTY=2NS    TPLHMX=3NS
  12532. +    TPHLTY=6NS    TPHLMX=9NS
  12533. +    )
  12534. .model D_LS181_9 ugate (
  12535. +    TPLHTY=19NS    TPLHMX=29NS
  12536. +    TPHLTY=15NS    TPHLMX=23NS
  12537. +    )
  12538. .model D_LS181_10 utgate (
  12539. +    TPLHTY=0NS    TPLHMX=0NS
  12540. +    TPHLTY=2NS    TPHLMX=3NS
  12541. +    )
  12542. .model D_LS181_11 ugate (
  12543. +    TPLHTY=20NS    TPLHMX=30NS
  12544. +    TPHLTY=20NS    TPHLMX=30NS
  12545. +    )
  12546. *----------
  12547. * 74S181  ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS
  12548. *
  12549. * The TTL Logic Data Book, Vol, 1985, TI
  12550. * tvh    09/14/89      Update interface and model names
  12551.  
  12552. .subckt 74S181  A0BAR A1BAR A2BAR A3BAR B0BAR B1BAR B2BAR B3BAR S0 S1 S2 S3
  12553. +    M CN F0BAR F1BAR F2BAR F3BAR AEQUALB PBAR GBAR CN+4
  12554. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  12555. +    params: MNTYMXDLY=0 IO_LEVEL=0
  12556. U1 bufa(13) DPWR DGND
  12557. +    A0BAR    A1BAR    A2BAR    A3BAR    B0BAR    B1BAR    B2BAR    B3BAR    S0
  12558. +    S1    S2    S3    CN
  12559. +    A0B    A1B    A2B    A3B    B0B    B1B    B2B    B3B    T0
  12560. +    T1    T2    T3    CI
  12561. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  12562. U2 inva(5) DPWR DGND
  12563. +    B0B    B1B    B2B    B3B    M
  12564. +    B0    B1    B2    B3    MB
  12565. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  12566. U3 aoi(3,2) DPWR DGND
  12567. +    B3B T3 A3B A3B T2 B3   D31 
  12568. +    D0_GATE IO_S 
  12569. U4 aoi(2,3) DPWR DGND
  12570. +    B3 T1 T0 B3B A3B $D_HI   D32 
  12571. +    D0_GATE IO_S 
  12572. U5 aoi(3,2) DPWR DGND
  12573. +    B2B T3 A2B A2B T2 B2   D21 
  12574. +    D0_GATE IO_S 
  12575. U6 aoi(2,3) DPWR DGND
  12576. +    B2 T1 T0 B2B A2B $D_HI   D22 
  12577. +    D0_GATE IO_S 
  12578. U7 aoi(3,2) DPWR DGND
  12579. +    B1B T3 A1B A1B T2 B1   D11 
  12580. +    D0_GATE IO_S 
  12581. U8 aoi(2,3) DPWR DGND
  12582. +    B1 T1 T0 B1B A1B $D_HI   D12 
  12583. +    D0_GATE IO_S 
  12584. U9 aoi(3,2) DPWR DGND
  12585. +    B0B T3 A0B A0B T2 B0   D01 
  12586. +    D0_GATE IO_S 
  12587. U10 aoi(2,3) DPWR DGND
  12588. +    B0 T1 T0 B0B A0B $D_HI   D02 
  12589. +    D0_GATE IO_S 
  12590. U11 aoi(4,4) DPWR DGND
  12591. +    D02    D11    D21    D31
  12592. +    D12    D21    D31    $D_HI
  12593. +    D22    D31    $D_HI    $D_HI
  12594. +    D32    $D_HI    $D_HI    $D_HI
  12595. +    GB
  12596. +    D0_GATE IO_S 
  12597. U12 aoi(5,4) DPWR DGND
  12598. +    CI    D01    D11    D21    MB
  12599. +    D11    D21    D02    MB    $D_HI
  12600. +    D21    D12    MB    $D_HI    $D_HI
  12601. +    D22    MB    $D_HI    $D_HI    $D_HI
  12602. +    D23
  12603. +    D0_GATE IO_S 
  12604. U13 aoi(4,3) DPWR DGND
  12605. +    CI    D01    D11    MB
  12606. +    D11    D02    MB    $D_HI
  12607. +    D12    MB    $D_HI    $D_HI
  12608. +    D13
  12609. +    D0_GATE IO_S 
  12610. U14 aoi(3,2) DPWR DGND
  12611. +    CI D01 MB D02 MB $D_HI   D03 
  12612. +    D0_GATE IO_S 
  12613. U15 xora(4) DPWR DGND
  12614. +    D31    D32
  12615. +    D21    D22
  12616. +    D11    D12
  12617. +    D01    D02
  12618. +    EX3    EX2    EX1    EX0
  12619. +    D0_GATE IO_S 
  12620. U16 nanda(5,2) DPWR DGND
  12621. +    D31L    D21L    D11L    D01L    CI
  12622. +    D31    D21    D11    D01    $D_HI
  12623. +    C1    PB
  12624. +    D0_GATE IO_S 
  12625. U17 nanda(2,2) DPWR DGND
  12626. +    GBL C1 MB CI   C4 D04 
  12627. +    D0_GATE IO_S 
  12628. U18 xora(4) DPWR DGND
  12629. +    EX0    D04
  12630. +    EX1    D03
  12631. +    EX2    D13
  12632. +    EX3    D23
  12633. +    F0B    F1B    F2B    F3B
  12634. +    D0_GATE IO_S 
  12635. U19 and(4) DPWR DGND
  12636. +    F0B F1B F2B F3B   AEQUALB 
  12637. +    D_S181_1 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12638. U20 inva(5) DPWR DGND
  12639. +    T0    T1    T2    T3    MB
  12640. +    V0    V1    V2    V3    N
  12641. +    D0_GATE IO_S 
  12642. U21 bufa(5) DPWR DGND
  12643. +    T0    T1    T2    T3    MB
  12644. +    E0    E1    E2    E3    NB
  12645. +    D0_GATE IO_S 
  12646. U22 anda(5,2) DPWR DGND
  12647. +    NB    E0    V1    V2    E3
  12648. +    NB    V0    E1    E2    V3
  12649. +    SM    DM
  12650. +    D0_GATE IO_S 
  12651. U23 ao(3,4) DPWR DGND
  12652. +    NB    V2    V3
  12653. +    NB    E0    E2
  12654. +    NB    V0    V1
  12655. +    NB    E1    E3
  12656. +    AU
  12657. +    D0_GATE IO_S 
  12658. U24 ao(2,5) DPWR DGND
  12659. +    N    $D_HI
  12660. +    V2    V3
  12661. +    V0    V1
  12662. +    E1    E3
  12663. +    E0    E2
  12664. +    ALL
  12665. +    D0_GATE IO_S 
  12666. UA inva(2) DPWR DGND
  12667. +    GB GBIL   GBI GBL 
  12668. +    D0_GATE IO_S 
  12669. U25 buf3a(5) DPWR DGND
  12670. +    D31    D21    D11    D01    GBI
  12671. +    SM
  12672. +    D31L    D21L    D11L    D01L    GBIL
  12673. +    D_S181_2 IO_S MNTYMXDLY={MNTYMXDLY} 
  12674. U26 buf3a(5) DPWR DGND
  12675. +    D31    D21    D11    D01    GBI
  12676. +    DM
  12677. +    D31L    D21L    D11L    D01L    GBIL
  12678. +    D_S181_3 IO_S MNTYMXDLY={MNTYMXDLY} 
  12679. U27 buf3a(5) DPWR DGND
  12680. +    D31    D21    D11    D01    GBI
  12681. +    ALL
  12682. +    D31L    D21L    D11L    D01L    GBIL
  12683. +    D_S181_3 IO_S MNTYMXDLY={MNTYMXDLY} 
  12684. U28 buf DPWR DGND
  12685. +    C4   CN+4 
  12686. +    D_S181_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12687. U29 bufa(4) DPWR DGND
  12688. +    F0BD F1BD F2BD F3BD   F0BAR F1BAR F2BAR F3BAR 
  12689. +    D_S181_5 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12690. U30 buf3a(4) DPWR DGND
  12691. +    F0B F1B F2B F3B   SM   F0BD F1BD F2BD F3BD 
  12692. +    D0_TGATE IO_S 
  12693. U31 buf3a(4) DPWR DGND
  12694. +    F0B F1B F2B F3B   N   F0BD F1BD F2BD F3BD 
  12695. +    D_S181_6 IO_S MNTYMXDLY={MNTYMXDLY} 
  12696. U32 buf3a(4) DPWR DGND
  12697. +    F0B F1B F2B F3B   AU   F0BD F1BD F2BD F3BD 
  12698. +    D_S181_6 IO_S MNTYMXDLY={MNTYMXDLY} 
  12699. U33 buf3a(4) DPWR DGND
  12700. +    F0B F1B F2B F3B   DM   F0BD F1BD F2BD F3BD 
  12701. +    D_S181_6 IO_S MNTYMXDLY={MNTYMXDLY} 
  12702. U34 buf3 DPWR DGND
  12703. +    GB   SM   GBD 
  12704. +    D0_TGATE IO_S 
  12705. U35 buf3 DPWR DGND
  12706. +    GB   DM   GBD 
  12707. +    D_S181_7 IO_S MNTYMXDLY={MNTYMXDLY} 
  12708. U36 buf3 DPWR DGND
  12709. +    GB   ALL   GBD 
  12710. +    D_S181_7 IO_S MNTYMXDLY={MNTYMXDLY} 
  12711. U37 buf DPWR DGND
  12712. +    GBD   GBAR 
  12713. +    D_S181_8 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12714. U38 buf3 DPWR DGND
  12715. +    PB   SM   PBD 
  12716. +    D0_TGATE IO_S 
  12717. U39 buf3 DPWR DGND
  12718. +    PB   DM   PBD 
  12719. +    D_S181_9 IO_S MNTYMXDLY={MNTYMXDLY} 
  12720. U40 buf3 DPWR DGND
  12721. +    PB   ALL   PBD 
  12722. +    D_S181_9 IO_S MNTYMXDLY={MNTYMXDLY} 
  12723. U41 buf DPWR DGND
  12724. +    PBD   PBAR 
  12725. +    D_S181_10 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12726. .ends
  12727.  
  12728. .model D_S181_1 ugate (
  12729. +    TPLHTY=15NS    TPLHMX=23NS
  12730. +    TPHLTY=20NS    TPHLMX=30NS
  12731. +    )
  12732. .model D_S181_2 utgate (
  12733. +    TPLHTY=5.5NS    TPLHMX=8NS
  12734. +    TPHLTY=5.5NS    TPHLMX=8NS
  12735. +    )
  12736. .model D_S181_3 utgate (
  12737. +    TPLHTY=8.5NS    TPLHMX=12.5NS
  12738. +    TPHLTY=8.5NS    TPHLMX=12.5NS
  12739. +    )
  12740. .model D_S181_4 ugate (
  12741. +    TPLHTY=7NS    TPLHMX=10.5NS
  12742. +    TPHLTY=7NS    TPHLMX=10.5NS
  12743. +    )
  12744. .model D_S181_5 ugate (
  12745. +    TPLHTY=11NS    TPLHMX=16.5NS
  12746. +    TPHLTY=11NS    TPHLMX=16.5NS
  12747. +    )
  12748. .model D_S181_6 utgate (
  12749. +    TPLHTY=3NS    TPLHMX=3.5NS
  12750. +    TPHLTY=3NS    TPHLMX=5.5NS
  12751. +    )
  12752. .model D_S181_7 utgate (
  12753. +    TPLHTY=2.5NS    TPLHMX=3NS
  12754. +    TPHLTY=3NS    TPHLMX=3NS
  12755. +    )
  12756. .model D_S181_8 ugate (
  12757. +    TPLHTY=8NS    TPLHMX=12NS
  12758. +    TPHLTY=7.5NS    TPHLMX=12NS
  12759. +    )
  12760. .model D_S181_9 utgate (
  12761. +    TPLHTY=3NS    TPLHMX=3NS
  12762. +    TPHLTY=3NS    TPHLMX=3NS
  12763. +    )
  12764. .model D_S181_10 ugate (
  12765. +    TPLHTY=7.5NS    TPLHMX=12NS
  12766. +    TPHLTY=7.5NS    TPHLMX=12NS
  12767. +    )
  12768. *--------------------------------------------------------------------------
  12769. * 74182  LOOK-AHEAD CARRY GENERATORS
  12770. *
  12771. * The TTL Data Book, Vol 2, 1985, TI
  12772. * tvh    09/11/89    Update interface and model names
  12773.  
  12774. .subckt 74182  G3BAR G2BAR G1BAR G0BAR P3BAR P2BAR P1BAR P0BAR CN GBAR PBAR
  12775. +    CN+X CN+Y CN+Z
  12776. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  12777. +    params: MNTYMXDLY=0 IO_LEVEL=0
  12778. U1 inv DPWR DGND
  12779. +    CN   CNB 
  12780. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  12781. U2 bufa(8) DPWR DGND
  12782. +    G3BAR    G2BAR    G1BAR    G0BAR    P3BAR    P2BAR    P1BAR    P0BAR
  12783. +    G3B    G2B    G1B    G0B    P3B    P2B    P1B    P0B
  12784. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  12785. U3 or(4) DPWR DGND
  12786. +    P3B P2B P1B P0B   PBAR 
  12787. +    D_182 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12788. U4 ao(4,4) DPWR DGND
  12789. +    G3B    G2B    G1B    G0B
  12790. +    P1B    G3B    G2B    G1B
  12791. +    P2B    G3B    G2B    $D_HI
  12792. +    P3B    G3B    $D_HI    $D_HI
  12793. +    GBAR
  12794. +    D_182 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12795. U5 aoi(4,4) DPWR DGND
  12796. +    G2B    G1B    G0B    CNB
  12797. +    P0B    G2B    G1B    G0B
  12798. +    P1B    G2B    G1B    $D_HI
  12799. +    P2B    G2B    $D_HI    $D_HI
  12800. +    CN+Z
  12801. +    D_182 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12802. U6 aoi(3,3) DPWR DGND
  12803. +    G1B    G0B    CNB
  12804. +    P0B    G1B    G0B
  12805. +    P1B    G1B    $D_HI
  12806. +    CN+Y
  12807. +    D_182 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12808. U7 aoi(2,2) DPWR DGND
  12809. +    G0B CNB P0B G0B   CN+X 
  12810. +    D_182 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12811. .ends
  12812.  
  12813. .model D_182 ugate (
  12814. +    TPLHTY=11NS    TPHLTY=15NS
  12815. +    TPLHMX=17NS    TPHLMX=22NS
  12816. +    )
  12817. *---------
  12818. * 74AC182      LOOK-AHEAD CARRY GENERATORS
  12819. *
  12820. * (c) HITACHI AMERICA,1988
  12821. * cv     08/14/909    Created from S
  12822.  
  12823. .subckt 74AC182  G3BAR G2BAR G1BAR G0BAR P3BAR P2BAR P1BAR P0BAR CN GBAR PBAR
  12824. +    CN+X CN+Y CN+Z
  12825. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  12826. +    params: MNTYMXDLY=0 IO_LEVEL=0
  12827. U1A buf DPWR DGND
  12828. +    CN   CNBUF 
  12829. +    D_AC182_4 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12830. U1 inv DPWR DGND
  12831. +    CNBUF   CNB 
  12832. +    D_AC182_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  12833. U2 bufa(8) DPWR DGND
  12834. +    G3BAR    G2BAR    G1BAR    G0BAR    P3BAR    P2BAR    P1BAR    P0BAR
  12835. +    G3B    G2B    G1B    G0B    P3B    P2B    P1B    P0B
  12836. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  12837. U3 or(4) DPWR DGND
  12838. +    P3B P2B P1B P0B   PBAR 
  12839. +    D_AC182_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12840. U4 ao(4,4) DPWR DGND
  12841. +    G3B    G2B    G1B    G0B
  12842. +    P1B    G3B    G2B    G1B
  12843. +    P2B    G3B    G2B    $D_HI
  12844. +    P3B    G3B    $D_HI    $D_HI
  12845. +    GBAR
  12846. +    D0_GATE IO_AC 
  12847. U5 aoi(4,4) DPWR DGND
  12848. +    G2B    G1B    G0B    CNB
  12849. +    P0B    G2B    G1B    G0B
  12850. +    P1B    G2B    G1B    $D_HI
  12851. +    P2B    G2B    $D_HI    $D_HI
  12852. +    CN+Z
  12853. +    D_AC182_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12854. U6 aoi(3,3) DPWR DGND
  12855. +    G1B    G0B    CNB
  12856. +    P0B    G1B    G0B
  12857. +    P1B    G1B    $D_HI
  12858. +    CN+Y
  12859. +    D_AC182_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12860. U7 aoi(2,2) DPWR DGND
  12861. +    G0B CNB P0B G0B   CN+X 
  12862. +    D_AC182_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12863. .ends
  12864.  
  12865. .model D_AC182_1 ugate (
  12866. +    TPLHMN=1NS    TPLHTY=7.5NS
  12867. +    TPLHMX=11NS    TPHLMN=1NS
  12868. +    TPHLTY=7NS    TPHLMX=11NS
  12869. +    )
  12870. .model D_AC182_2 ugate (
  12871. +    TPLHMN=1NS    TPLHTY=5.5NS
  12872. +    TPLHMX=9NS    TPHLMN=1NS
  12873. +    TPHLTY=5.5NS    TPHLMX=9NS
  12874. +    )
  12875. .model D_AC182_3 ugate (
  12876. +    TPLHMN=1NS    TPLHTY=8NS
  12877. +    TPLHMX=11.5NS    TPHLMN=1NS
  12878. +    TPHLTY=9NS    TPHLMX=12.5NS
  12879. +    )
  12880. .model D_AC182_4 ugate (
  12881. +    TPLHMN=0NS    TPLHTY=0.5NS
  12882. +    TPLHMX=0.5NS    TPHLMN=0NS
  12883. +    TPHLTY=2NS    TPHLMX=1.5NS
  12884. +    )
  12885. *---------
  12886. * 74ACT182      LOOK-AHEAD CARRY GENERATORS
  12887. *
  12888. * (c) HITACTHI AMERICA,1988
  12889. * cv     08/14/909    Created from S
  12890.  
  12891. .subckt 74ACT182  G3BAR G2BAR G1BAR G0BAR P3BAR P2BAR P1BAR P0BAR CN GBAR PBAR
  12892. +    CN+X CN+Y CN+Z
  12893. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  12894. +    params: MNTYMXDLY=0 IO_LEVEL=0
  12895. U1A buf DPWR DGND
  12896. +    CN   CNBUF 
  12897. +    D0_GATE IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12898. U1 inv DPWR DGND
  12899. +    CNBUF   CNB 
  12900. +    D_ACT182_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  12901. U2 bufa(8) DPWR DGND
  12902. +    G3BAR    G2BAR    G1BAR    G0BAR    P3BAR    P2BAR    P1BAR    P0BAR
  12903. +    G3B    G2B    G1B    G0B    P3B    P2B    P1B    P0B
  12904. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  12905. U3 or(4) DPWR DGND
  12906. +    P3B P2B P1B P0B   PBAR 
  12907. +    D_ACT182_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12908. U4 ao(4,4) DPWR DGND
  12909. +    G3B    G2B    G1B    G0B
  12910. +    P1B    G3B    G2B    G1B
  12911. +    P2B    G3B    G2B    $D_HI
  12912. +    P3B    G3B    $D_HI    $D_HI
  12913. +    GBAR
  12914. +    D0_GATE IO_ACT 
  12915. U5 aoi(4,4) DPWR DGND
  12916. +    G2B    G1B    G0B    CNB
  12917. +    P0B    G2B    G1B    G0B
  12918. +    P1B    G2B    G1B    $D_HI
  12919. +    P2B    G2B    $D_HI    $D_HI
  12920. +    CN+Z
  12921. +    D_ACT182_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12922. U6 aoi(3,3) DPWR DGND
  12923. +    G1B    G0B    CNB
  12924. +    P0B    G1B    G0B
  12925. +    P1B    G1B    $D_HI
  12926. +    CN+Y
  12927. +    D_ACT182_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12928. U7 aoi(2,2) DPWR DGND
  12929. +    G0B CNB P0B G0B   CN+X 
  12930. +    D_ACT182_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12931. .ends
  12932.  
  12933. .model D_ACT182_1 ugate (
  12934. +    TPLHMN=1NS    TPLHTY=9NS
  12935. +    TPLHMX=12NS    TPHLMN=1NS
  12936. +    TPHLTY=9NS    TPHLMX=12NS
  12937. +    )
  12938. .model D_ACT182_2 ugate (
  12939. +    TPLHMN=1NS    TPLHTY=7NS
  12940. +    TPLHMX=10NS    TPHLMN=1NS
  12941. +    TPHLTY=8NS    TPHLMX=11NS
  12942. +    )
  12943. .model D_ACT182_3 ugate (
  12944. +    TPLHMN=1NS    TPLHTY=9NS
  12945. +    TPLHMX=12NS    TPHLMN=1NS
  12946. +    TPHLTY=10NS    TPHLMX=13.5NS
  12947. +    )
  12948. *----------
  12949. * 74AS182  LOOK-AHEAD CARRY GENERATORS
  12950. *
  12951. * The ALS/AS Logic Data Book, Vol 2, 1985, TI
  12952. * tvh    09/11/89    Update interface and model names
  12953.  
  12954. .subckt 74AS182  G3BAR G2BAR G1BAR G0BAR P3BAR P2BAR P1BAR P0BAR CN GBAR PBAR
  12955. +    CN+X CN+Y CN+Z
  12956. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  12957. +    params: MNTYMXDLY=0 IO_LEVEL=0
  12958. U1 inv DPWR DGND
  12959. +    CN   CNB 
  12960. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  12961. U2 bufa(8) DPWR DGND
  12962. +    G3BAR    G2BAR    G1BAR    G0BAR    P3BAR    P2BAR    P1BAR    P0BAR
  12963. +    G3B    G2B    G1B    G0B    P3B    P2B    P1B    P0B
  12964. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  12965. U3 or(4) DPWR DGND
  12966. +    P3B P2B P1B P0B   PBAR 
  12967. +    D_AS182 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12968. U4 ao(4,4) DPWR DGND
  12969. +    G3B    G2B    G1B    G0B
  12970. +    P1B    G3B    G2B    G1B
  12971. +    P2B    G3B    G2B    $D_HI
  12972. +    P3B    G3B    $D_HI    $D_HI
  12973. +    GBAR
  12974. +    D_AS182 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12975. U5 aoi(4,4) DPWR DGND
  12976. +    G2B    G1B    G0B    CNB
  12977. +    P0B    G2B    G1B    G0B
  12978. +    P1B    G2B    G1B    $D_HI
  12979. +    P2B    G2B    $D_HI    $D_HI
  12980. +    CN+Z
  12981. +    D_AS182 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12982. U6 aoi(3,3) DPWR DGND
  12983. +    G1B    G0B    CNB
  12984. +    P0B    G1B    G0B
  12985. +    P1B    G1B    $D_HI
  12986. +    CN+Y
  12987. +    D_AS182 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12988. U7 aoi(2,2) DPWR DGND
  12989. +    G0B CNB P0B G0B   CN+X 
  12990. +    D_AS182 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  12991. .ends
  12992.  
  12993. .model D_AS182 ugate (
  12994. +    TPLHTY=5NS    TPHLTY=5NS
  12995. +    )
  12996. *----------
  12997. * 74F182  LOOK-AHEAD CARRY GENERATORS
  12998. *
  12999. * The FAST Data Book, 1982, TI
  13000. * tvh    09/11/89    Update interface and model names
  13001.  
  13002. .subckt 74F182  G3BAR G2BAR G1BAR G0BAR P3BAR P2BAR P1BAR P0BAR CN GBAR PBAR
  13003. +    CN+X CN+Y CN+Z
  13004. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13005. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13006. U1 inv DPWR DGND
  13007. +    CN   CNB 
  13008. +    D_F182_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13009. U2 bufa(8) DPWR DGND
  13010. +    G3BAR    G2BAR    G1BAR    G0BAR    P3BAR    P2BAR    P1BAR    P0BAR
  13011. +    G3B    G2B    G1B    G0B    P3B    P2B    P1B    P0B
  13012. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  13013. U3 bufa(4) DPWR DGND
  13014. +    G3B G2B G1B G0B   G3BA G2BA G1BA G0BA 
  13015. +    D_F182_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  13016. U4 bufa(4) DPWR DGND
  13017. +    G3B G2B G1B G0B   G3BR G2BR G1BR G0BR 
  13018. +    D_F182_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  13019. U5 bufa(4) DPWR DGND
  13020. +    P3B P2B P1B P0B   P3BR P2BR P1BR P0BR 
  13021. +    D_F182_4 IO_F MNTYMXDLY={MNTYMXDLY} 
  13022. U6 or(4) DPWR DGND
  13023. +    P3B P2B P1B P0B   PBAR 
  13024. +    D_F182_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13025. U7 ao(4,4) DPWR DGND
  13026. +    G3BR    G2BR    G1BR    G0BR
  13027. +    P1BR    G3BR    G2BR    G1BR
  13028. +    P2BR    G3BR    G2BR    $D_HI
  13029. +    P3BR    G3BR    $D_HI    $D_HI
  13030. +    GBAR
  13031. +    D_F182_6 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13032. U8 aoi(4,4) DPWR DGND
  13033. +    G2BA    G1BA    G0BA    CNB
  13034. +    P0B    G2BA    G1BA    G0BA
  13035. +    P1B    G2BA    G1BA    $D_HI
  13036. +    P2B    G2BA    $D_HI    $D_HI
  13037. +    CN+Z
  13038. +    D_F182_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13039. U9 aoi(3,3) DPWR DGND
  13040. +    G1BA    G0BA    CNB
  13041. +    P0B    G1BA    G0BA
  13042. +    P1B    G1BA    $D_HI
  13043. +    CN+Y
  13044. +    D_F182_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13045. U10 aoi(2,2) DPWR DGND
  13046. +    G0BA CNB P0B G0BA   CN+X 
  13047. +    D_F182_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13048. .ends
  13049.  
  13050. .model D_F182_1 ugate (
  13051. +    TPLHMN=1NS    TPLHTY=3.1NS
  13052. +    TPLHMX=4NS    TPHLMN=0.5NS
  13053. +    TPHLTY=0.4NS    TPHLMX=0.5NS
  13054. +    )
  13055. .model D_F182_2 ugate (
  13056. +    TPLHMN=0NS    TPLHTY=0.2NS
  13057. +    TPLHMX=1PS    TPHLMN=0NS
  13058. +    TPHLTY=0.3NS    TPHLMX=0.5NS
  13059. +    )
  13060. .model D_F182_3 ugate (
  13061. +    TPLHMN=0NS    TPLHTY=1PS
  13062. +    TPLHMX=1PS    TPHLMN=0NS
  13063. +    TPHLTY=0.4NS    TPHLMX=0.5NS
  13064. +    )
  13065. .model D_F182_4 ugate (
  13066. +    TPLHMN=0NS    TPLHTY=0.3NS
  13067. +    TPLHMX=0.5NS    TPHLMN=0NS
  13068. +    TPHLTY=1PS    TPHLMX=1PS
  13069. +    )
  13070. .model D_F182_5 ugate (
  13071. +    TPLHMN=3NS    TPLHTY=5.7NS
  13072. +    TPLHMX=8.5NS    TPHLMN=2.5NS
  13073. +    TPHLTY=4.1NS    TPHLMX=6.5NS
  13074. +    )
  13075. .model D_F182_6 ugate (
  13076. +    TPLHMN=3NS    TPLHTY=7.9NS
  13077. +    TPLHMX=11NS    TPHLMN=3NS
  13078. +    TPHLTY=5.7NS    TPHLMX=8.5NS
  13079. +    )
  13080. .model D_F182_7 ugate (
  13081. +    TPLHMN=2.5NS    TPLHTY=6.2NS
  13082. +    TPLHMX=9NS    TPHLMN=2NS
  13083. +    TPHLTY=3.7NS    TPHLMX=6NS
  13084. +    )
  13085. *----------
  13086. * 74S182  LOOK-AHEAD CARRY GENERATORS
  13087. *
  13088. * The TTL Data Book, Vol 2, 1985, TI
  13089. * tvh    09/11/89    Update interface and model names
  13090.  
  13091. .subckt 74S182  G3BAR G2BAR G1BAR G0BAR P3BAR P2BAR P1BAR P0BAR CN GBAR PBAR
  13092. +    CN+X CN+Y CN+Z
  13093. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13094. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13095. U1 inv DPWR DGND
  13096. +    CN   CNB 
  13097. +    D_S182_1 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13098. U2 bufa(8) DPWR DGND
  13099. +    G3BAR    G2BAR    G1BAR    G0BAR    P3BAR    P2BAR    P1BAR    P0BAR
  13100. +    G3B    G2B    G1B    G0B    P3B    P2B    P1B    P0B
  13101. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  13102. U3 or(4) DPWR DGND
  13103. +    P3B P2B P1B P0B   PBAR 
  13104. +    D_S182_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13105. U4 ao(4,4) DPWR DGND
  13106. +    G3B    G2B    G1B    G0B
  13107. +    P1B    G3B    G2B    G1B
  13108. +    P2B    G3B    G2B    $D_HI
  13109. +    P3B    G3B    $D_HI    $D_HI
  13110. +    GBAR
  13111. +    D_S182_3 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13112. U5 aoi(4,4) DPWR DGND
  13113. +    G2B    G1B    G0B    CNB
  13114. +    P0B    G2B    G1B    G0B
  13115. +    P1B    G2B    G1B    $D_HI
  13116. +    P2B    G2B    $D_HI    $D_HI
  13117. +    CN+Z
  13118. +    D_S182_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13119. U6 aoi(3,3) DPWR DGND
  13120. +    G1B    G0B    CNB
  13121. +    P0B    G1B    G0B
  13122. +    P1B    G1B    $D_HI
  13123. +    CN+Y
  13124. +    D_S182_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13125. U7 aoi(2,2) DPWR DGND
  13126. +    G0B CNB P0B G0B   CN+X 
  13127. +    D_S182_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13128. .ends
  13129.  
  13130. .model D_S182_1 ugate (
  13131. +    TPLHTY=2.5NS    TPHLTY=2NS
  13132. +    TPLHMX=3.5NS    TPHLMX=3NS
  13133. +    )
  13134. .model D_S182_2 ugate (
  13135. +    TPLHTY=4.5NS    TPHLTY=6.5NS
  13136. +    TPLHMX=6.5NS    TPHLMX=10NS
  13137. +    )
  13138. .model D_S182_3 ugate (
  13139. +    TPLHTY=5NS    TPHLTY=7NS
  13140. +    TPLHMX=7.5NS    TPHLMX=10.5NS
  13141. +    )
  13142. .model D_S182_4 ugate (
  13143. +    TPLHTY=4.5NS    TPHLTY=4.5NS
  13144. +    TPLHMX=7NS    TPHLMX=7NS
  13145. +    )
  13146. *--------------------------------------------------------------------------
  13147. * 74H183  DUAL CARRY-SAVE FULL ADDERS
  13148. *
  13149. * The TTL Data Book, Vol 2, 1985, TI
  13150. * tvh    09/11/89    Update interface and model names
  13151.  
  13152. .subckt 74H183  CN B A SUM CN+1
  13153. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13154. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13155. U1 bufa(3) DPWR DGND
  13156. +    CN B A   CD BD AD 
  13157. +    D0_GATE IO_H IO_LEVEL={IO_LEVEL} 
  13158. U2 inva(3) DPWR DGND
  13159. +    CD BD AD   CB BB AB 
  13160. +    D0_GATE IO_H 
  13161. U3 aoi(2,3) DPWR DGND
  13162. +    CB BB BB AB CB AB   CN+1 
  13163. +    D_H183 IO_H MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13164. U4 aoi(3,4) DPWR DGND
  13165. +    CD    BB    AD
  13166. +    CB    BD    AD
  13167. +    CB    BB    AB
  13168. +    CD    BD    AB
  13169. +    SUM
  13170. +    D_H183 IO_H MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13171. .ends
  13172.  
  13173. .model D_H183 ugate (
  13174. +    TPLHTY=10NS    TPHLTY=12NS
  13175. +    TPLHMX=15NS    TPHLMX=18NS
  13176. +    )
  13177. *----------
  13178. * 74LS183  DUAL CARRY-SAVE FULL ADDERS
  13179. *
  13180. * The TTL Data Book, Vol 2, 1985, TI
  13181. * tvh    09/11/89    Update interface and model names
  13182.  
  13183. .subckt 74LS183  CN B A SUM CN+1
  13184. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13185. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13186. U1 bufa(3) DPWR DGND
  13187. +    CN B A   CD BD AD 
  13188. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  13189. U2 inva(3) DPWR DGND
  13190. +    CD BD AD   CB BB AB 
  13191. +    D0_GATE IO_LS 
  13192. U3 aoi(2,3) DPWR DGND
  13193. +    CB BB BB AB CB AB   CN+1 
  13194. +    D_LS183 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13195. U4 aoi(3,4) DPWR DGND
  13196. +    CD    BB    AD
  13197. +    CB    BD    AD
  13198. +    CB    BB    AB
  13199. +    CD    BD    AB
  13200. +    SUM
  13201. +    D_LS183 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13202. .ends
  13203.  
  13204. .model D_LS183 ugate (
  13205. +    TPLHTY=9NS    TPHLTY=20NS
  13206. +    TPLHMX=15NS    TPHLMX=33NS
  13207. +    )
  13208. *--------------------------------------------------------------------------
  13209. * 74184  BCD-TO-BINARY CONVERTERS
  13210. *
  13211. * The TTL Data Book, Vol 2, 1985, TI
  13212. * tvh    09/12/89      Update interface and model names
  13213.  
  13214. .subckt 74184  GBAR A B C D E Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8
  13215. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13216. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13217. U1 bufa(5) DPWR DGND
  13218. +    A    B    C    D    E
  13219. +    AI    BI    CI    DI    EI
  13220. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  13221. U2 inva(5) DPWR DGND
  13222. +    AI    BI    CI    DI    EI
  13223. +    AN    BN    CN    DN    EN
  13224. +    D0_GATE IO_STD 
  13225. U3 ao(3,3) DPWR DGND
  13226. +    AI    CN    DN
  13227. +    AN    CN    DI
  13228. +    AN    BN    DI
  13229. +    X1
  13230. +    D_184_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13231. U4 ao(5,6) DPWR DGND
  13232. +    AN    BN    EI    $D_HI    $D_HI
  13233. +    CN    BN    EI    DN    $D_HI
  13234. +    CN    BI    EN    DN    $D_HI
  13235. +    CN    BI    AN    EN    $D_HI
  13236. +    CN    BN    AI    EN    DI
  13237. +    CN    BI    AI    EI    DI
  13238. +    X2
  13239. +    D_184_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13240. U5 ao(4,5) DPWR DGND
  13241. +    AN    BN    CI    DN
  13242. +    BI    CN    EI    DN
  13243. +    AN    BN    CN    DI
  13244. +    BN    CN    EN    DI
  13245. +    AN    CN    EN    DI
  13246. +    X3
  13247. +    D_184_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13248. U6 ao(5,5) DPWR DGND
  13249. +    CN    EI    DN    $D_HI    $D_HI
  13250. +    AN    BN    CN    EI    $D_HI
  13251. +    AN    BN    EI    DN    $D_HI
  13252. +    AN    BN    CI    EN    DI
  13253. +    AI    BI    CN    EN    DI
  13254. +    X4
  13255. +    D_184_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13256. U7 ao(5,3) DPWR DGND
  13257. +    BI    CN    EI    DI    $D_HI
  13258. +    AI    CN    EI    DI    $D_HI
  13259. +    AN    BN    CI    EI    DI
  13260. +    X5
  13261. +    D_184_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13262. U8 ao(4,4) DPWR DGND
  13263. +    AN    BN    CN    DI
  13264. +    AN    EN    DN    $D_HI
  13265. +    AI    BI    EI    DN
  13266. +    AN    BN    CI    DN
  13267. +    X6
  13268. +    D_184_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13269. U9 ao(4,4) DPWR DGND
  13270. +    CI    BN    DN    $D_HI
  13271. +    CN    BI    EN    DN
  13272. +    AN    CI    EI    DN
  13273. +    AI    BI    CN    DN
  13274. +    X7
  13275. +    D_184_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13276. U10 ao(5,3) DPWR DGND
  13277. +    CN    BN    EN    DN    $D_HI
  13278. +    AI    BN    CN    DN    $D_HI
  13279. +    AN    BI    CN    EI    DN
  13280. +    X8
  13281. +    D_184_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13282. U11 ora(2,8) DPWR DGND
  13283. +    GBAR    X1
  13284. +    GBAR    X2
  13285. +    GBAR    X3
  13286. +    GBAR    X4
  13287. +    GBAR    X5
  13288. +    GBAR    X6
  13289. +    GBAR    X7
  13290. +    GBAR    X8
  13291. +    Y1    Y2    Y3    Y4    Y5    Y6    Y7    Y8
  13292. +    D_184_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13293. .ends
  13294.  
  13295. .model D_184_1 ugate (
  13296. +    TPLHTY=8NS    TPHLTY=1NS
  13297. +    TPLHMX=10NS    TPHLMX=5NS
  13298. +    )
  13299. .model D_184_2 ugate (
  13300. +    TPLHTY=19NS    TPHLTY=22NS
  13301. +    TPLHMX=30NS    TPHLMX=35NS
  13302. +    )
  13303. *--------------------------------------------------------------------------
  13304. * 74185A  BINARY-TO-BCD CONVERTERS
  13305. *
  13306. * The TTL Data Book, Vol 2, 1985, TI
  13307. * tvh    09/12/89      Update interface and model names
  13308.  
  13309. .subckt 74185A  GBAR A B C D E Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8
  13310. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13311. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13312. U1 bufa(5) DPWR DGND
  13313. +    A    B    C    D    E
  13314. +    AI    BI    CI    DI    EI
  13315. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  13316. U2 inva(5) DPWR DGND
  13317. +    AI    BI    CI    DI    EI
  13318. +    AN    BN    CN    DN    EN
  13319. +    D0_GATE IO_STD 
  13320. U3 ao(5,10) DPWR DGND
  13321. +    AN    BI    CN    EI    $D_HI
  13322. +    AN    CN    DN    EI    $D_HI
  13323. +    AI    CN    DN    EN    $D_HI
  13324. +    AI    CI    DN    EI    $D_HI
  13325. +    AI    BI    CI    EI    $D_HI
  13326. +    AI    BI    CN    EN    $D_HI
  13327. +    AN    BI    CI    DN    EN
  13328. +    AI    BN    CI    DI    EN
  13329. +    AN    BN    CI    DI    EI
  13330. +    AN    BN    CN    DI    EN
  13331. +    X1
  13332. +    D_185A_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13333. U4 ao(5,8) DPWR DGND
  13334. +    BI    CN    DN    EN    $D_HI
  13335. +    AI    BI    CI    DN    $D_HI
  13336. +    AN    BI    DN    EI    $D_HI
  13337. +    AN    BN    CI    DI    $D_HI
  13338. +    BN    CI    DI    EN    $D_HI
  13339. +    AN    BN    DI    EN    $D_HI
  13340. +    AI    BI    CN    DI    EI
  13341. +    AI    BN    CN    DN    EI
  13342. +    X2
  13343. +    D_185A_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13344. U5 ao(5,6) DPWR DGND
  13345. +    AN    BN    CI    DN    EN
  13346. +    AI    BN    CN    DI    EN
  13347. +    AN    BI    CI    DI    EN
  13348. +    AN    BN    CN    DI    EI
  13349. +    AI    BN    CI    DI    EI
  13350. +    AI    BI    CN    DN    EI
  13351. +    X3
  13352. +    D_185A_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13353. U6 ao(4,8) DPWR DGND
  13354. +    CN    DN    EI    $D_HI
  13355. +    BI    CN    EI    $D_HI
  13356. +    BN    CI    EI    DI
  13357. +    AI    CN    EI    $D_HI
  13358. +    BN    CN    DI    EN
  13359. +    AI    CI    EN    DN
  13360. +    BI    CI    EN    DN
  13361. +    AI    BI    CI    EN
  13362. +    X4
  13363. +    D_185A_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13364. U7 ao(3,4) DPWR DGND
  13365. +    CN    DN    EI
  13366. +    CI    DI    EN
  13367. +    BI    DI    EN
  13368. +    BI    CI    DI
  13369. +    X5
  13370. +    D_185A_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13371. U8 ao(2,2) DPWR DGND
  13372. +    CI EI EI DI   X6 
  13373. +    D_185A_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13374. U9 bufa(2) DPWR DGND
  13375. +    $D_HI $D_HI   X7 X8 
  13376. +    D_185A_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13377. U10 ora(2,8) DPWR DGND
  13378. +    GBAR    X1
  13379. +    GBAR    X2
  13380. +    GBAR    X3
  13381. +    GBAR    X4
  13382. +    GBAR    X5
  13383. +    GBAR    X6
  13384. +    GBAR    X7
  13385. +    GBAR    X8
  13386. +    Y1    Y2    Y3    Y4    Y5    Y6    Y7    Y8
  13387. +    D_185A_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13388. .ends
  13389.  
  13390. .model D_185A_1 ugate (
  13391. +    TPLHTY=8NS    TPHLTY=1NS
  13392. +    TPLHMX=10NS    TPHLMX=5NS
  13393. +    )
  13394. .model D_185A_2 ugate (
  13395. +    TPLHTY=19NS    TPHLTY=22NS
  13396. +    TPLHMX=30NS    TPHLMX=35NS
  13397. +    )
  13398. *--------------------------------------------------------------------------
  13399. * 74190  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  13400. *
  13401. * The TTL Data Book, Vol 2, 1985, TI
  13402. * tvh    06/28/89    Update interface and model names
  13403.  
  13404. .subckt 74190  CLK DUBAR CTENBAR LOADBAR A B C D RCOBAR MXMNOUT QA QB QC QD
  13405. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13406. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13407. *    The minimum clk and pre/clr width are entered in the flip-flop
  13408. * time model parameters, however, they are both longer than the corresponding
  13409. * time delays, which violates the flip-flop primitive requirements.  So,
  13410. * as the circuit is now, it might not check the width.
  13411. *    Also, the minimum setup time for data to load has been changed
  13412. * to 35ns instead of 20ns as given in the specifications.
  13413. *    In addition, the tphlty from loadbar to qa,qb,qc,qd has been changed
  13414. * from 33ns to 35ns (same as tphlty from data to qa,qb,qc,qd) for simplicity.
  13415. *    One other note, unlike LS190, this circuit has zero count enable
  13416. * to clk setup time.
  13417.  
  13418. UIBUF bufa(7) DPWR DGND
  13419. +    DUBAR    CTENBAR    LOADBAR    A    B    C    D
  13420. +    DUBAR_BUF    CTENBAR_BUF    LOADBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  13421. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  13422. UCLKBAR inv DPWR DGND
  13423. +    CLK   CLKBAR 
  13424. +    D_190_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13425. UDBARU inv DPWR DGND
  13426. +    DUBAR_BUF   DBARU 
  13427. +    D_190_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13428. UDUBARD buf DPWR DGND
  13429. +    DUBAR_BUF   DUBARD 
  13430. +    D_190_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13431. UCTEN inv DPWR DGND
  13432. +    CTENBAR_BUF   CTEN 
  13433. +    D0_GATE IO_STD 
  13434. ULOAD inv DPWR DGND
  13435. +    LOADBAR_BUF   LOAD 
  13436. +    D0_GATE IO_STD 
  13437. ULOADD buf DPWR DGND
  13438. +    LOAD   LOADD 
  13439. +    D_190_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13440. UDUBARCT nor(2) DPWR DGND
  13441. +    DUBARD CTENBAR_BUF   DUBARCT 
  13442. +    D0_GATE IO_STD 
  13443. UDBARUCT nor(2) DPWR DGND
  13444. +    DBARU CTENBAR_BUF   DBARUCT 
  13445. +    D0_GATE IO_STD 
  13446. UBUF buf DPWR DGND
  13447. +    MXMNOUT_BUF   MXMNOUT_B 
  13448. +    D_190_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13449. URCOBAR nand(3) DPWR DGND
  13450. +    CLKBAR CTEN MXMNOUT_B   RCOBAR 
  13451. +    D_190_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13452. UMXMNOUT ao(5,2) DPWR DGND
  13453. +    DBARU    QA_BUF    QD_BUF    $D_HI    $D_HI
  13454. +    DUBARD    QAB    QBB    QCB    QDB
  13455. +    MXMNOUT_BUF
  13456. +    D_190_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13457. UPRE nanda(2,4) DPWR DGND
  13458. +    A_BUF    LOADD
  13459. +    B_BUF    LOADD
  13460. +    C_BUF    LOADD
  13461. +    D_BUF    LOADD
  13462. +    PREA    PREB    PREC    PRED
  13463. +    D0_GATE IO_STD 
  13464. UCLR ora(2,4) DPWR DGND
  13465. +    A_BUF    LOADBAR_BUF
  13466. +    B_BUF    LOADBAR_BUF
  13467. +    C_BUF    LOADBAR_BUF
  13468. +    D_BUF    LOADBAR_BUF
  13469. +    CLRA    CLRB    CLRC    CLRD
  13470. +    D0_GATE IO_STD 
  13471. UBCD nand(3) DPWR DGND
  13472. +    QBB QCB QDB   BCD 
  13473. +    D0_GATE IO_STD 
  13474. UJKB ao(3,2) DPWR DGND
  13475. +    DBARUCT QAB BCD DUBARCT QA_BUF QDB   JKB 
  13476. +    D0_GATE IO_STD 
  13477. UJKC ao(4,2) DPWR DGND
  13478. +    BCD DBARUCT QAB QBB $D_HI DUBARCT QA_BUF QB_BUF   JKC 
  13479. +    D0_GATE IO_STD 
  13480. UJKD ao(4,3) DPWR DGND
  13481. +    DBARUCT    QAB    QBB    QCB
  13482. +    DUBARCT    QA_BUF    QD_BUF    $D_HI
  13483. +    DUBARCT    QA_BUF    QB_BUF    QC_BUF
  13484. +    JKD
  13485. +    D0_GATE IO_STD 
  13486. UJKFFA jkff(1) DPWR DGND
  13487. +    PREA CLRA CLKBAR   CTEN CTEN   QA_BUF QAB 
  13488. +    D_190_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13489. UJKFFB jkff(1) DPWR DGND
  13490. +    PREB CLRB CLKBAR   JKB JKB   QB_BUF QBB 
  13491. +    D_190_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13492. UJKFFC jkff(1) DPWR DGND
  13493. +    PREC CLRC CLKBAR   JKC JKC   QC_BUF QCB 
  13494. +    D_190_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13495. UJKFFD jkff(1) DPWR DGND
  13496. +    PRED CLRD CLKBAR   JKD JKD   QD_BUF QDB 
  13497. +    D_190_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  13498. UOBUF bufa(5) DPWR DGND
  13499. +    MXMNOUT_BUF    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  13500. +    MXMNOUT    QA    QB    QC    QD
  13501. +    D_190_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13502. .ends
  13503.  
  13504. .model D_190_1 ugate (
  13505. +    tplhty=6ns    tplhmx=6ns
  13506. +    tphlty=6ns    tphlmx=6ns
  13507. +    )
  13508. .model D_190_2 ugate (
  13509. +    tplhty=7ns    tplhmx=12ns
  13510. +    tphlty=5ns    tphlmx=8ns
  13511. +    )
  13512. .model D_190_3 ugate (
  13513. +    tplhty=3ns    tplhmx=9ns
  13514. +    tphlty=3ns    tphlmx=11ns
  13515. +    )
  13516. .model D_190_4 ugate (
  13517. +    tplhty=8ns    tplhmx=11ns
  13518. +    )
  13519. .model D_190_5 ugate (
  13520. +    tplhty=8ns    tplhmx=12ns
  13521. +    tphlty=9ns    tphlmx=12ns
  13522. +    )
  13523. .model D_190_6 ugate (
  13524. +    tplhty=12ns    tplhmx=18.4ns
  13525. +    tphlty=13ns    tphlmx=16ns
  13526. +    )
  13527. .model D_190_7 ueff (
  13528. +    tpclkqlhty=5ns    tpclkqlhmx=10ns
  13529. +    tpclkqhlty=13ns    tpclkqhlmx=22ns
  13530. +    tppcqlhty=8ns    tppcqlhmx=16ns
  13531. +    tppcqhlty=29ns    tppcqhlmx=44ns
  13532. +    tsupcclkhty=25ns    tsupcclkhmx=28ns
  13533. +    twpclty=35ns    twpclmx=35ns
  13534. +    twclklty=25ns    twclklmx=25ns
  13535. +    twclkhty=25ns    twclkhmx=25ns
  13536. +    )
  13537. *---------
  13538. * 74AC190  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  13539. *
  13540. * (c) PHILIPS COMPONENTS, 1990
  13541. * cv    07/30/90    Update interface and model names
  13542.  
  13543. .subckt 74AC190  CP UBAR/D CEBAR PLBAR D0 D1 D2 D3 RCBAR TC Q0 Q1 Q2 Q3
  13544. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13545. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13546. U1 bufa(7) DPWR DGND
  13547. +    UBAR/D    CEBAR    PLBAR    D0    D1    D2    D3
  13548. +    UBAR/D_BUF    CEBAR_BUF    PLBAR_BUF    D0_BUF    D1_BUF    D2_BUF    D3_BUF
  13549. +    D0_GATE IO_AC 
  13550. U2 inv DPWR DGND
  13551. +    CP   CPBAR 
  13552. +    D_AC190_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13553. U3A inv DPWR DGND
  13554. +    UBAR/D_BUF   U/DBAR 
  13555. +    D_AC190_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  13556. U3B buf DPWR DGND
  13557. +    UBAR/D_BUF   UBAR/DD 
  13558. +    D_AC190_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  13559. U4 inv DPWR DGND
  13560. +    CEBAR_BUF   CE 
  13561. +    D0_GATE IO_AC 
  13562. U5 inv DPWR DGND
  13563. +    PLBAR_BUF   PL 
  13564. +    D0_GATE IO_AC 
  13565. U5A buf DPWR DGND
  13566. +    PL   PLD 
  13567. +    D_AC190_4 IO_AC MNTYMXDLY={MNTYMXDLY} 
  13568. U6 nor(2) DPWR DGND
  13569. +    UBAR/DD CEBAR_BUF   Y1 
  13570. +    D0_GATE IO_AC 
  13571. U6A nor(2) DPWR DGND
  13572. +    U/DBAR CEBAR_BUF   Y2 
  13573. +    D0_GATE IO_AC 
  13574. U7 buf DPWR DGND
  13575. +    TC_BUF   TCB 
  13576. +    D_AC190_8 IO_AC MNTYMXDLY={MNTYMXDLY} 
  13577. U8 nand(3) DPWR DGND
  13578. +    CPBAR CE TCB   RCBAR 
  13579. +    D_AC190_5 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13580. U9 ao(5,2) DPWR DGND
  13581. +    U/DBAR    Q0_BUF    Q1B    Q2B    Q3_BUF
  13582. +    UBAR/DD    Q0B    Q1B    Q2B    Q3B
  13583. +    TC_BUF
  13584. +    D_AC190_6 IO_AC MNTYMXDLY={MNTYMXDLY} 
  13585. U10 nanda(2,4) DPWR DGND
  13586. +    D0_BUF    PLD
  13587. +    D1_BUF    PLD
  13588. +    D2_BUF    PLD
  13589. +    D3_BUF    PLD
  13590. +    PRE0    PRE1    PRE2    PRE3
  13591. +    D0_GATE IO_AC 
  13592. U12 nanda(2,4) DPWR DGND
  13593. +    PRE0    PLD
  13594. +    PRE1    PLD
  13595. +    PRE2    PLD
  13596. +    PRE3    PLD
  13597. +    CLR0    CLR1    CLR2    CLR3
  13598. +    D0_GATE IO_AC 
  13599. U11 nand(3) DPWR DGND
  13600. +    Q1B Q2B Q3B   Z1 
  13601. +    D0_GATE IO_AC 
  13602. UJK1 ao(3,2) DPWR DGND
  13603. +    Y2 Q0B Z1 Y1 Q0_BUF Q3B   JK1 
  13604. +    D0_GATE IO_AC 
  13605. UJK2 ao(4,2) DPWR DGND
  13606. +    Z1 Y2 Q0B Q1B Y1 Q0_BUF Q1_BUF $D_HI   JK2 
  13607. +    D0_GATE IO_AC 
  13608. UJK3 ao(4,3) DPWR DGND
  13609. +    Y2    Q0B    Q1B    Q2B
  13610. +    Y1    Q0_BUF    Q3_BUF    $D_HI
  13611. +    Q0_BUF    Q1_BUF    Q2_BUF    Y1
  13612. +    JK3
  13613. +    D0_GATE IO_AC 
  13614. UJKFF0 jkff(1) DPWR DGND
  13615. +    PRE0 CLR0 CPBAR   CE CE   Q0_BUF Q0B 
  13616. +    D_AC190_7 IO_AC MNTYMXDLY={MNTYMXDLY} 
  13617. UJKFF1 jkff(1) DPWR DGND
  13618. +    PRE1 CLR1 CPBAR   JK1 JK1   Q1_BUF Q1B 
  13619. +    D_AC190_7 IO_AC MNTYMXDLY={MNTYMXDLY} 
  13620. UJKFF2 jkff(1) DPWR DGND
  13621. +    PRE2 CLR2 CPBAR   JK2 JK2   Q2_BUF Q2B 
  13622. +    D_AC190_7 IO_AC MNTYMXDLY={MNTYMXDLY} 
  13623. UJKFF3 jkff(1) DPWR DGND
  13624. +    PRE3 CLR3 CPBAR   JK3 JK3   Q3_BUF Q3B 
  13625. +    D_AC190_7 IO_AC MNTYMXDLY={MNTYMXDLY} 
  13626. UOBUF bufa(5) DPWR DGND
  13627. +    TC_BUF    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF
  13628. +    TC    Q0    Q1    Q2    Q3
  13629. +    D_AC190_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13630. .ends
  13631.  
  13632. .model D_AC190_1 ugate (
  13633. +    tplhmn=0ns    tplhty=1ns
  13634. +    tplhmx=2ns    tphlmn=0ns
  13635. +    tphlty=1ns    tphlmx=2ns
  13636. +    )
  13637. .model D_AC190_2 ugate (
  13638. +    tplhmn=0ns    tplhty=1ns
  13639. +    tplhmx=2ns    tphlmn=0ns
  13640. +    tphlty=1ns    tphlmx=2ns
  13641. +    )
  13642. .model D_AC190_3 ugate (
  13643. +    tplhmn=0ns    tplhty=1ns
  13644. +    tplhmx=2ns    tphlmn=0ns
  13645. +    tphlty=1ns    tphlmx=2ns
  13646. +    )
  13647. .model D_AC190_4 ugate (
  13648. +    tplhmn=0ns    tplhty=1ns
  13649. +    tplhmx=2ns    tphlmn=0ns
  13650. +    tphlty=1ns    tphlmx=2ns
  13651. +    )
  13652. .model D_AC190_5 ugate (
  13653. +    tplhmn=1.5ns    tplhty=5.1ns
  13654. +    tplhmx=6.2ns    tphlmn=1.5ns
  13655. +    tphlty=3.4ns    tphlmx=4.5ns
  13656. +    )
  13657. .model D_AC190_6 ugate (
  13658. +    tplhmn=1.5ns    tplhty=3.8ns
  13659. +    tplhmx=4.9ns    tphlmn=1.5ns
  13660. +    tphlty=3.7ns    tphlmx=4ns
  13661. +    )
  13662. .model D_AC190_8 ugate (
  13663. +    tplhmn=0ns    tplhty=1ns
  13664. +    tplhmx=1.9ns    tphlmn=0ns
  13665. +    tphlty=0ns    tphlmx=1ns
  13666. +    )
  13667. .model D_AC190_7 ueff (
  13668. +    tpclkqlhmn=1.5ns    tpclkqlhty=3.5ns
  13669. +    tpclkqlhmx=3.8ns    tpclkqhlmn=1.5ns
  13670. +    tpclkqhlty=3.8ns    tpclkqhlmx=4ns
  13671. +    tppcqlhmn=1.5ns    tppcqlhty=5.6ns
  13672. +    tppcqlhmx=7.1ns    tppcqhlmn=1.5ns
  13673. +    tppcqhlty=5.5ns    tppcqhlmx=6.8ns
  13674. +    tsupcclkhmn=5ns    tsudclkmn=7.5ns
  13675. +    twpclmn=3ns    twclklmn=6.3ns
  13676. +    )
  13677. *---------
  13678. * 74ACT190  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  13679. *
  13680. * (c) PHILIPS COMPONENTS, 1990
  13681. * cv    07/30/90    Update interface and model names
  13682.  
  13683. .subckt 74ACT190  CP UBAR/D CEBAR PLBAR D0 D1 D2 D3 RCBAR TC Q0 Q1 Q2 Q3
  13684. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13685. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13686. U1 bufa(7) DPWR DGND
  13687. +    UBAR/D    CEBAR    PLBAR    D0    D1    D2    D3
  13688. +    UBAR/D_BUF    CEBAR_BUF    PLBAR_BUF    D0_BUF    D1_BUF    D2_BUF    D3_BUF
  13689. +    D0_GATE IO_ACT 
  13690. U2 inv DPWR DGND
  13691. +    CP   CPBAR 
  13692. +    D_ACT190_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13693. U3A inv DPWR DGND
  13694. +    UBAR/D_BUF   U/DBAR 
  13695. +    D_ACT190_3 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  13696. U3B buf DPWR DGND
  13697. +    UBAR/D_BUF   UBAR/DD 
  13698. +    D_ACT190_3 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  13699. U4 inv DPWR DGND
  13700. +    CEBAR_BUF   CE 
  13701. +    D0_GATE IO_ACT 
  13702. U5 inv DPWR DGND
  13703. +    PLBAR_BUF   PL 
  13704. +    D0_GATE IO_ACT 
  13705. U5A buf DPWR DGND
  13706. +    PL   PLD 
  13707. +    D_ACT190_4 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  13708. U6 nor(2) DPWR DGND
  13709. +    UBAR/DD CEBAR_BUF   Y1 
  13710. +    D0_GATE IO_ACT 
  13711. U6A nor(2) DPWR DGND
  13712. +    U/DBAR CEBAR_BUF   Y2 
  13713. +    D0_GATE IO_ACT 
  13714. U7 buf DPWR DGND
  13715. +    TC_BUF   TCB 
  13716. +    D_ACT190_8 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  13717. U8 nand(3) DPWR DGND
  13718. +    CPBAR CE TCB   RCBAR 
  13719. +    D_ACT190_5 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13720. U9 ao(5,2) DPWR DGND
  13721. +    U/DBAR    Q0_BUF    Q1B    Q2B    Q3_BUF
  13722. +    UBAR/DD    Q0B    Q1B    Q2B    Q3B
  13723. +    TC_BUF
  13724. +    D_ACT190_6 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  13725. U10 nanda(2,4) DPWR DGND
  13726. +    D0_BUF    PLD
  13727. +    D1_BUF    PLD
  13728. +    D2_BUF    PLD
  13729. +    D3_BUF    PLD
  13730. +    PRE0    PRE1    PRE2    PRE3
  13731. +    D0_GATE IO_ACT 
  13732. U12 nanda(2,4) DPWR DGND
  13733. +    PRE0    PLD
  13734. +    PRE1    PLD
  13735. +    PRE2    PLD
  13736. +    PRE3    PLD
  13737. +    CLR0    CLR1    CLR2    CLR3
  13738. +    D0_GATE IO_ACT 
  13739. U11 nand(3) DPWR DGND
  13740. +    Q1B Q2B Q3B   Z1 
  13741. +    D0_GATE IO_ACT 
  13742. UJK1 ao(3,2) DPWR DGND
  13743. +    Y2 Q0B Z1 Y1 Q0_BUF Q3B   JK1 
  13744. +    D0_GATE IO_ACT 
  13745. UJK2 ao(4,2) DPWR DGND
  13746. +    Z1 Y2 Q0B Q1B Y1 Q0_BUF Q1_BUF $D_HI   JK2 
  13747. +    D0_GATE IO_ACT 
  13748. UJK3 ao(4,3) DPWR DGND
  13749. +    Y2    Q0B    Q1B    Q2B
  13750. +    Y1    Q0_BUF    Q3_BUF    $D_HI
  13751. +    Q0_BUF    Q1_BUF    Q2_BUF    Y1
  13752. +    JK3
  13753. +    D0_GATE IO_ACT 
  13754. UJKFF0 jkff(1) DPWR DGND
  13755. +    PRE0 CLR0 CPBAR   CE CE   Q0_BUF Q0B 
  13756. +    D_ACT190_7 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  13757. UJKFF1 jkff(1) DPWR DGND
  13758. +    PRE1 CLR1 CPBAR   JK1 JK1   Q1_BUF Q1B 
  13759. +    D_ACT190_7 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  13760. UJKFF2 jkff(1) DPWR DGND
  13761. +    PRE2 CLR2 CPBAR   JK2 JK2   Q2_BUF Q2B 
  13762. +    D_ACT190_7 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  13763. UJKFF3 jkff(1) DPWR DGND
  13764. +    PRE3 CLR3 CPBAR   JK3 JK3   Q3_BUF Q3B 
  13765. +    D_ACT190_7 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  13766. UOBUF bufa(5) DPWR DGND
  13767. +    TC_BUF    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF
  13768. +    TC    Q0    Q1    Q2    Q3
  13769. +    D_ACT190_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13770. .ends
  13771.  
  13772. .model D_ACT190_1 ugate (
  13773. +    tplhmn=0.5ns    tplhty=1ns
  13774. +    tplhmx=2ns    tphlmn=0.5ns
  13775. +    tphlty=1ns    tphlmx=2ns
  13776. +    )
  13777. .model D_ACT190_2 ugate (
  13778. +    tplhmn=0ns    tplhty=1ns
  13779. +    tplhmx=1ns    tphlmn=0ns
  13780. +    tphlty=1ns    tphlmx=1ns
  13781. +    )
  13782. .model D_ACT190_3 ugate (
  13783. +    tplhmn=0ns    tplhty=1ns
  13784. +    tplhmx=1ns    tphlmn=0ns
  13785. +    tphlty=1ns    tphlmx=1ns
  13786. +    )
  13787. .model D_ACT190_4 ugate (
  13788. +    tplhmn=0ns    tplhty=1ns
  13789. +    tplhmx=1ns    tphlmn=0ns
  13790. +    tphlty=1ns    tphlmx=1ns
  13791. +    )
  13792. .model D_ACT190_5 ugate (
  13793. +    tplhmn=1.5ns    tplhty=6.9ns
  13794. +    tplhmx=9.4ns    tphlmn=1.5ns
  13795. +    tphlty=6.3ns    tphlmx=8.7ns
  13796. +    )
  13797. .model D_ACT190_6 ugate (
  13798. +    tplhmn=1ns    tplhty=5.6ns
  13799. +    tplhmx=7.9ns    tphlmn=1ns
  13800. +    tphlty=5.8ns    tphlmx=7.5ns
  13801. +    )
  13802. .model D_ACT190_8 ugate (
  13803. +    tplhmn=0.5ns    tplhty=0.5ns
  13804. +    tplhmx=1.9ns    tphlmn=0.5ns
  13805. +    tphlty=0.5ns    tphlmx=1.9ns
  13806. +    )
  13807. .model D_ACT190_7 ueff (
  13808. +    tpclkqlhmn=1ns    tpclkqlhty=4.9ns
  13809. +    tpclkqlhmx=6.3ns    tpclkqhlmn=1ns
  13810. +    tpclkqhlty=5.2ns    tpclkqhlmx=6.6ns
  13811. +    tppcqlhmn=1ns    tppcqlhty=7.2ns
  13812. +    tppcqlhmx=8.9ns    tppcqhlmn=1ns
  13813. +    tppcqhlty=6.8ns    tppcqhlmx=8.4ns
  13814. +    tsupcclkhmn=6ns    tsudclkmn=8.5ns
  13815. +    twpclmn=3.5ns    twclklmn=5.6ns
  13816. +    twclkhmn=5.6ns
  13817. +    )
  13818. *----------
  13819. * 74ALS190  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  13820. *
  13821. * The ALS/AS Logic Data Book, 1986, TI
  13822. * tvh    06/28/89    Update interface and model names
  13823.  
  13824. .subckt 74ALS190  CLK DUBAR CTENBAR LOADBAR A B C D RCOBAR MXMNOUT QA QB QC
  13825. +    QD
  13826. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  13827. +    params: MNTYMXDLY=0 IO_LEVEL=0
  13828. * TPLHMN and TPHLMN from CLK to any Q are 3.1ns instead of 3ns as in the
  13829. * DataBook
  13830.  
  13831. UIBUF bufa(7) DPWR DGND
  13832. +    CLK    DUBAR    CTENBAR    A    B    C    D
  13833. +    CLK_BUF    DUBAR_BUF    CTENBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  13834. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  13835. UCLKBAR inv DPWR DGND
  13836. +    CLK_BUF   CLKBAR 
  13837. +    D_ALS190_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  13838. UDBARU inv DPWR DGND
  13839. +    DUBAR_BUF   DBARU 
  13840. +    D0_GATE IO_ALS00 
  13841. UDBARUD inv DPWR DGND
  13842. +    DUBAR_BUF   DBARUD 
  13843. +    D_ALS190_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  13844. UDUBARD inv DPWR DGND
  13845. +    DBARUD   DUBARD 
  13846. +    D0_GATE IO_ALS00 
  13847. UCTEND inv DPWR DGND
  13848. +    CTENBAR_BUF   CTEND 
  13849. +    D_ALS190_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  13850. UCTEN inv DPWR DGND
  13851. +    CTENBAR_BUF   CTEN 
  13852. +    D0_GATE IO_ALS00 
  13853. ULOAD inv DPWR DGND
  13854. +    LOADBAR   LOAD 
  13855. +    D_ALS190_5 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13856. UDATAINV inva(4) DPWR DGND
  13857. +    A_BUF B_BUF C_BUF D_BUF   ABAR BBAR CBAR DBAR 
  13858. +    D0_GATE IO_ALS00 
  13859. UDUBARCT nor(2) DPWR DGND
  13860. +    DUBAR_BUF CTENBAR_BUF   DUBARCT 
  13861. +    D0_GATE IO_ALS00 
  13862. UDBARUCT nor(2) DPWR DGND
  13863. +    DBARU CTENBAR_BUF   DBARUCT 
  13864. +    D0_GATE IO_ALS00 
  13865. UMXMNOUT ao(5,2) DPWR DGND
  13866. +    DBARUD    QA_BUF    QD_BUF    $D_HI    $D_HI
  13867. +    DUBARD    QAB    QBB    QCB    QDB
  13868. +    MXMNOUT_BUF
  13869. +    D_ALS190_6 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  13870. UMXMNDLY buf DPWR DGND
  13871. +    MXMNOUT_BUF   MXMNDLY 
  13872. +    D_ALS190_7 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  13873. URCOBAR nand(3) DPWR DGND
  13874. +    CLKBAR CTEND MXMNDLY   RCOBAR 
  13875. +    D_ALS190_8 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13876. UPRE nanda(2,4) DPWR DGND
  13877. +    A_BUF    LOAD
  13878. +    B_BUF    LOAD
  13879. +    C_BUF    LOAD
  13880. +    D_BUF    LOAD
  13881. +    PREA    PREB    PREC    PRED
  13882. +    D0_GATE IO_ALS00 
  13883. UCLR nanda(2,4) DPWR DGND
  13884. +    ABAR    LOAD
  13885. +    BBAR    LOAD
  13886. +    CBAR    LOAD
  13887. +    DBAR    LOAD
  13888. +    CLRA    CLRB    CLRC    CLRD
  13889. +    D0_GATE IO_ALS00 
  13890. UBCD nand(3) DPWR DGND
  13891. +    QBB QCB QDB   BCD 
  13892. +    D0_GATE IO_ALS00 
  13893. UDA xor DPWR DGND
  13894. +    CTEN QA_BUF   DA 
  13895. +    D0_GATE IO_ALS00 
  13896. UXB1 and(2) DPWR DGND
  13897. +    QA_BUF QDB   XB1 
  13898. +    D0_GATE IO_ALS00 
  13899. UXB2 and(2) DPWR DGND
  13900. +    QAB BCD   XB2 
  13901. +    D0_GATE IO_ALS00 
  13902. UYB1 xor DPWR DGND
  13903. +    XB1 QB_BUF   YB1 
  13904. +    D0_GATE IO_ALS00 
  13905. UYB2 xor DPWR DGND
  13906. +    XB2 QB_BUF   YB2 
  13907. +    D0_GATE IO_ALS00 
  13908. UDB ao(2,3) DPWR DGND
  13909. +    DUBARCT YB1 CTENBAR_BUF QB_BUF DBARUCT YB2   DB 
  13910. +    D0_GATE IO_ALS00 
  13911. UXC1 and(2) DPWR DGND
  13912. +    QA_BUF QB_BUF   XC1 
  13913. +    D0_GATE IO_ALS00 
  13914. UXC2 and(3) DPWR DGND
  13915. +    BCD QAB QBB   XC2 
  13916. +    D0_GATE IO_ALS00 
  13917. UYC1 xor DPWR DGND
  13918. +    XC1 QC_BUF   YC1 
  13919. +    D0_GATE IO_ALS00 
  13920. UYC2 xor DPWR DGND
  13921. +    XC2 QC_BUF   YC2 
  13922. +    D0_GATE IO_ALS00 
  13923. UDC ao(2,3) DPWR DGND
  13924. +    DUBARCT YC1 CTENBAR_BUF QC_BUF DBARUCT YC2   DC 
  13925. +    D0_GATE IO_ALS00 
  13926. UXD2 and(3) DPWR DGND
  13927. +    QAB QBB QCB   XD2 
  13928. +    D0_GATE IO_ALS00 
  13929. UYD1 ao(4,2) DPWR DGND
  13930. +    QAB QD_BUF $D_HI $D_HI QA_BUF QB_BUF QC_BUF QDB   YD1 
  13931. +    D0_GATE IO_ALS00 
  13932. UYD2 xor DPWR DGND
  13933. +    XD2 QD_BUF   YD2 
  13934. +    D0_GATE IO_ALS00 
  13935. UDD ao(2,3) DPWR DGND
  13936. +    DUBARCT YD1 CTENBAR_BUF QD_BUF DBARUCT YD2   DD 
  13937. +    D0_GATE IO_ALS00 
  13938. UDFFA dff(1) DPWR DGND
  13939. +    PREA CLRA CLK_BUF   DA   QA_BUF QAB 
  13940. +    D_ALS190_9 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  13941. UDFFB dff(1) DPWR DGND
  13942. +    PREB CLRB CLK_BUF   DB   QB_BUF QBB 
  13943. +    D_ALS190_9 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  13944. UDFFC dff(1) DPWR DGND
  13945. +    PREC CLRC CLK_BUF   DC   QC_BUF QCB 
  13946. +    D_ALS190_9 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  13947. UDFFD dff(1) DPWR DGND
  13948. +    PRED CLRD CLK_BUF   DD   QD_BUF QDB 
  13949. +    D_ALS190_9 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  13950. UOBUF bufa(5) DPWR DGND
  13951. +    MXMNOUT_BUF    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  13952. +    MXMNOUT    QA    QB    QC    QD
  13953. +    D_ALS190_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  13954. .ends
  13955.  
  13956. .model D_ALS190_1 ugate (
  13957. +    tplhmn=3ns    tplhmx=4ns
  13958. +    tphlmn=3ns    tphlmx=4ns
  13959. +    )
  13960. .model D_ALS190_2 ugate (
  13961. +    tplhmn=3ns    tplhmx=17ns
  13962. +    tphlmn=3ns    tphlmx=17ns
  13963. +    )
  13964. .model D_ALS190_3 ugate (
  13965. +    tplhmn=0ns    tplhmx=8ns
  13966. +    tphlmn=0ns    tphlmx=8ns
  13967. +    )
  13968. .model D_ALS190_4 ugate (
  13969. +    tplhmn=2ns    tplhmx=15ns
  13970. +    tphlmn=2ns    tphlmx=15ns
  13971. +    )
  13972. .model D_ALS190_5 ugate (
  13973. +    tplhmn=4ns    tplhmx=9ns
  13974. +    tphlmn=5ns    tphlmx=5ns
  13975. +    )
  13976. .model D_ALS190_6 ugate (
  13977. +    tplhmn=5ns    tplhmx=13ns
  13978. +    tphlmn=5ns    tphlmx=13ns
  13979. +    )
  13980. .model D_ALS190_7 ugate (
  13981. +    tphlmn=8ns    tphlmx=13ns
  13982. +    tplhmn=3ns    tplhmx=4ns
  13983. +    )
  13984. .model D_ALS190_8 ugate (
  13985. +    tplhmn=2ns    tplhmx=3ns
  13986. +    tphlmn=2ns    tphlmx=3ns
  13987. +    )
  13988. .model D_ALS190_9 ueff (
  13989. +    tpclkqlhmn=0.1ns    tpclkqlhmx=14ns
  13990. +    tpclkqhlmn=0.1ns    tpclkqhlmx=14ns
  13991. +    tppcqlhmn=1ns    tppcqlhmx=17ns
  13992. +    tppcqhlmn=1ns    tppcqhlmx=17ns
  13993. +    tsudclkmn=20ns    tsudclkmx=20ns
  13994. +    tsupcclkhmn=15ns    tsupcclkhmx=15ns
  13995. +    twpclmn=21ns    twpclmx=16ns
  13996. +    twclklmn=20ns    twclklmx=20ns
  13997. +    twclkhmn=20ns    twclkhmx=20ns
  13998. +    )
  13999. *----------
  14000. * 74F190  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  14001. *
  14002. * The FAST Data Book, 1982, Fairchild
  14003. * tvh    08/11/89    Update interface and model names
  14004.  
  14005. .subckt 74F190  CP UBAR/D CEBAR PLBAR P0 P1 P2 P3 RCBAR TC Q0 Q1 Q2 Q3
  14006. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  14007. +    params: MNTYMXDLY=0 IO_LEVEL=0
  14008. * TPLHMX from PLBAR to Qn is 8ns instead of 12ns as in Data Book
  14009.  
  14010. UIBUF bufa(4) DPWR DGND
  14011. +    P0 P1 P2 P3   P0BUF P1BUF P2BUF P3BUF 
  14012. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  14013. UIBF bufa(4) DPWR DGND
  14014. +    P0BUF P1BUF P2BUF P3BUF   P0BUFD P1BUFD P2BUFD P3BUFD 
  14015. +    D_F190_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  14016. U1 inva(6) DPWR DGND
  14017. +    CP    UBAR/D    CEBAR    PLBAR    J0    DBARU
  14018. +    CLOCK    DBARU    J0    LOAD    CEB    UBARD
  14019. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  14020. U2 nora(2,2) DPWR DGND
  14021. +    CEB DBARU CEB UBARD   EN2 EN1 
  14022. +    D0_GATE IO_F 
  14023. X1  P0BUF P0X  DPWR DGND  F190SUDATA
  14024. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  14025. X2  P1BUF P1X  DPWR DGND  F190SUDATA
  14026. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  14027. X3  P2BUF P2X  DPWR DGND  F190SUDATA
  14028. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  14029. X4  P3BUF P3X  DPWR DGND  F190SUDATA
  14030. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  14031. USHOT buf DPWR DGND
  14032. +    LOAD   LOADD 
  14033. +    D_F190_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  14034. USHO xor DPWR DGND
  14035. +    LOAD LOADD   LSHOT 
  14036. +    D0_GATE IO_F 
  14037. USA anda(2,4) DPWR DGND
  14038. +    LSHOT    P0X
  14039. +    LSHOT    P1X
  14040. +    LSHOT    P2X
  14041. +    LSHOT    P3X
  14042. +    ENA    ENB    ENC    END
  14043. +    D_F190_12 IO_F MNTYMXDLY={MNTYMXDLY} 
  14044. USU inva(4) DPWR DGND
  14045. +    ENA ENB ENC END   DSA DSB DSC DSD 
  14046. +    D0_GATE IO_F 
  14047. USU1 buf3a(2) DPWR DGND
  14048. +    $D_X $D_X   ENA   PR0 CL0 
  14049. +    D0_TGATE IO_F 
  14050. USU2 buf3a(2) DPWR DGND
  14051. +    $D_X $D_X   ENB   PR1 CL1 
  14052. +    D0_TGATE IO_F 
  14053. USU3 buf3a(2) DPWR DGND
  14054. +    $D_X $D_X   ENC   PR2 CL2 
  14055. +    D0_TGATE IO_F 
  14056. USU4 buf3a(2) DPWR DGND
  14057. +    $D_X $D_X   END   PR3 CL3 
  14058. +    D0_TGATE IO_F 
  14059. USU5 buf3a(2) DPWR DGND
  14060. +    PR0A CL0A   DSA   PR0 CL0 
  14061. +    D0_TGATE IO_F 
  14062. USU6 buf3a(2) DPWR DGND
  14063. +    PR1A CL1A   DSB   PR1 CL1 
  14064. +    D0_TGATE IO_F 
  14065. USU7 buf3a(2) DPWR DGND
  14066. +    PR2A CL2A   DSC   PR2 CL2 
  14067. +    D0_TGATE IO_F 
  14068. USU8 buf3a(2) DPWR DGND
  14069. +    PR3A CL3A   DSD   PR3 CL3 
  14070. +    D0_TGATE IO_F 
  14071. U3 nanda(2,4) DPWR DGND
  14072. +    P0BUFD    LOAD
  14073. +    P1BUFD    LOAD
  14074. +    P2BUFD    LOAD
  14075. +    P3BUFD    LOAD
  14076. +    PR0A    PR1A    PR2A    PR3A
  14077. +    D0_GATE IO_F 
  14078. U4 nanda(2,4) DPWR DGND
  14079. +    LOAD    PR0
  14080. +    LOAD    PR1
  14081. +    LOAD    PR2
  14082. +    LOAD    PR3
  14083. +    CL0A    CL1A    CL2A    CL3A
  14084. +    D0_GATE IO_F 
  14085. U50 ao(5,2) DPWR DGND
  14086. +    DBARU    Q0BUF    $D_HI    $D_HI    Q3BUF
  14087. +    UBARD    Q0B    Q1B    Q2B    Q3B
  14088. +    TCBUF
  14089. +    D_F190_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  14090. U51 ao(5,2) DPWR DGND
  14091. +    DBARU    Q0BUF    $D_HI    $D_HI    Q3BUF
  14092. +    UBARD    Q0B    Q1B    Q2B    Q3B
  14093. +    TCBUF1
  14094. +    D_F190_5 IO_F MNTYMXDLY={MNTYMXDLY} 
  14095. U60 nand(3) DPWR DGND
  14096. +    Q1B Q2B Q3B   DECA 
  14097. +    D0_GATE IO_F 
  14098. U6 ao(3,2) DPWR DGND
  14099. +    EN2 Q0B DECA Q0BUF Q3B EN1   J1 
  14100. +    D0_GATE IO_F 
  14101. U7 ao(4,2) DPWR DGND
  14102. +    DECA EN2 Q0B Q1B $D_HI Q0BUF Q1BUF EN1   J2 
  14103. +    D0_GATE IO_F 
  14104. U8 ao(4,3) DPWR DGND
  14105. +    EN2    Q0B    Q1B    Q2B
  14106. +    Q0BUF    Q1BUF    Q2BUF    EN1
  14107. +    $D_HI    Q0BUF    Q3BUF    EN1
  14108. +    J3
  14109. +    D0_GATE IO_F 
  14110. U90 buf DPWR DGND
  14111. +    CLOCK   CLCK 
  14112. +    D_F190_6 IO_F MNTYMXDLY={MNTYMXDLY} 
  14113. U91 nand(3) DPWR DGND
  14114. +    CLCK J0 TCBUF1   RCBAR 
  14115. +    D_F190_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14116. U10 jkff(1) DPWR DGND
  14117. +    PR0 CL0 CLOCK   J0 J0   Q0BUF Q0B 
  14118. +    D_F190_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  14119. U11 jkff(1) DPWR DGND
  14120. +    PR1 CL1 CLOCK   J1 J1   Q1BUF Q1B 
  14121. +    D_F190_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  14122. U12 jkff(1) DPWR DGND
  14123. +    PR2 CL2 CLOCK   J2 J2   Q2BUF Q2B 
  14124. +    D_F190_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  14125. U13 jkff(1) DPWR DGND
  14126. +    PR3 CL3 CLOCK   J3 J3   Q3BUF Q3B 
  14127. +    D_F190_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  14128. U14 bufa(4) DPWR DGND
  14129. +    Q0BUF Q1BUF Q2BUF Q3BUF   Q0 Q1 Q2 Q3 
  14130. +    D_F190_9 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14131. U15 buf DPWR DGND
  14132. +    TCBUF   TC 
  14133. +    D_F190_10 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14134. .ends
  14135.  
  14136. .subckt F190SUDATA  DATA EN DPWR DGND
  14137. +    params: MNTYMXDLY=0 IO_LEVEL=0
  14138. UA buf DPWR DGND
  14139. +    DATA   DATAD 
  14140. +    D_F190_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  14141. UB xor DPWR DGND
  14142. +    DATA DATAD   EN 
  14143. +    D0_GATE IO_F 
  14144. .ends
  14145.  
  14146. .model D_F190_1 ugate (
  14147. +    TPLHMN=0NS    TPHLMN=4NS
  14148. +    TPLHMX=1PS    TPHLMX=2NS
  14149. +    )
  14150. .model D_F190_2 ugate (
  14151. +    TPLHMN=0.1NS
  14152. +    )
  14153. .model D_F190_3 ugate (
  14154. +    TPLHMN=5NS    TPHLMN=2NS
  14155. +    TPLHMX=3NS    TPHLMX=2NS
  14156. +    )
  14157. .model D_F190_5 ugate (
  14158. +    TPLHMN=2NS    TPHLMN=4NS
  14159. +    TPLHMX=5NS    TPHLMX=11NS
  14160. +    )
  14161. .model D_F190_6 ugate (
  14162. +    TPLHMN=0NS    TPHLMN=1NS
  14163. +    TPLHMX=1NS    TPHLMX=2.5NS
  14164. +    )
  14165. .model D_F190_7 ugate (
  14166. +    TPLHMN=3NS    TPHLMN=3NS
  14167. +    TPLHMX=8NS    TPHLMX=8NS
  14168. +    )
  14169. .model D_F190_8 ueff (
  14170. +    TWCLKLMN=6NS    TWCLKHMN=6NS
  14171. +    TWPCLMN=6NS    TSUPCCLKHMN=7NS
  14172. +    TSUDCLKMN=10NS    TPPCQLHMN=0.1NS
  14173. +    TPPCQLHMX=1PS    TPPCQHLMN=1.1NS
  14174. +    TPPCQHLMX=5.1NS    TPCLKQLHMN=0.1NS
  14175. +    TPCLKQLHMX=2NS    TPCLKQHLMN=0.1NS
  14176. +    TPCLKQHLMX=0.1NS
  14177. +    )
  14178. .model D_F190_9 ugate (
  14179. +    TPLHMN=2.9NS    TPHLMN=2.9NS
  14180. +    TPLHMX=8NS    TPHLMX=10.9NS
  14181. +    )
  14182. .model D_F190_10 ugate (
  14183. +    TPLHMN=2.9NS    TPHLMN=2.9NS
  14184. +    TPLHMX=12NS    TPHLMX=11.9NS
  14185. +    )
  14186. .model D_F190_11 ugate (
  14187. +    TPLHMN=5NS    TPHLMN=8NS
  14188. +    )
  14189. .model D_F190_12 ugate (
  14190. +    TPHLMN=12NS
  14191. +    )
  14192. *----------
  14193. * 74HC190  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  14194. *
  14195. * The High-speed CMOS Logic Data Book, 1988, TI
  14196. * tvh    06/28/89    Update interface and model names
  14197.  
  14198. .subckt 74HC190  CLK DUBAR CTENBAR LOADBAR A B C D RCOBAR MXMNOUT QA QB QC QD
  14199. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  14200. +    params: MNTYMXDLY=0 IO_LEVEL=0
  14201. *     The 5ns DUBAR hold time is not modeled in this circuit.  Cannot
  14202. * correctly model other times if this specification is to be modeled.
  14203.  
  14204. UIBUF bufa(5) DPWR DGND
  14205. +    CTENBAR    A    B    C    D
  14206. +    CTENBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  14207. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  14208. UCLKBAR inv DPWR DGND
  14209. +    CLK   CLKBAR 
  14210. +    D_HC190_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14211. UCLKD inv DPWR DGND
  14212. +    CLKBAR   CLKD 
  14213. +    D0_GATE IO_HC 
  14214. UDBARUD inv DPWR DGND
  14215. +    DUBAR   DBARUD 
  14216. +    D_HC190_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14217. UDUBARD inv DPWR DGND
  14218. +    DBARUD   DUBARD 
  14219. +    D0_GATE IO_HC 
  14220. UCTEN inv DPWR DGND
  14221. +    CTENBAR_BUF   CTEN 
  14222. +    D_HC190_4 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14223. ULOAD inv DPWR DGND
  14224. +    LOADBAR   LOAD 
  14225. +    D_HC190_5 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14226. UDATAINV inva(4) DPWR DGND
  14227. +    A_BUF B_BUF C_BUF D_BUF   ABAR BBAR CBAR DBAR 
  14228. +    D0_GATE IO_HC 
  14229. UDUBARCT nor(2) DPWR DGND
  14230. +    DUBARD CTENBAR_BUF   DUBARCT 
  14231. +    D0_GATE IO_HC 
  14232. UDUBARCTBX inv DPWR DGND
  14233. +    DUBARCT   DUBARCTBX 
  14234. +    D_HC190_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14235. UDUBARCTP nxor DPWR DGND
  14236. +    DUBARCT DUBARCTBX   DUBARCTP 
  14237. +    D0_GATE IO_HC 
  14238. UDUBARCTPX and(2) DPWR DGND
  14239. +    DUBARCTP $D_X   DUBARCTPX 
  14240. +    D0_GATE IO_HC 
  14241. UDUBARCTX xor DPWR DGND
  14242. +    DUBARCTPX DUBARCT   DUBARCTX 
  14243. +    D0_GATE IO_HC 
  14244. UDBARUCT nor(2) DPWR DGND
  14245. +    DBARUD CTENBAR_BUF   DBARUCT 
  14246. +    D0_GATE IO_HC 
  14247. UDBARUCTBX inv DPWR DGND
  14248. +    DBARUCT   DBARUCTBX 
  14249. +    D_HC190_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14250. UDBARUCTP nxor DPWR DGND
  14251. +    DBARUCT DBARUCTBX   DBARUCTP 
  14252. +    D0_GATE IO_HC 
  14253. UDBARUCTPX and(2) DPWR DGND
  14254. +    DBARUCTP $D_X   DBARUCTPX 
  14255. +    D0_GATE IO_HC 
  14256. UDBARUCTX xor DPWR DGND
  14257. +    DBARUCTPX DBARUCT   DBARUCTX 
  14258. +    D0_GATE IO_HC 
  14259. UBUF buf DPWR DGND
  14260. +    MXMNOUT_BUF   MXMNOUT_B 
  14261. +    D_HC190_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14262. URCOBAR nand(3) DPWR DGND
  14263. +    CLKBAR CTEN MXMNOUT_B   RCOBAR 
  14264. +    D_HC190_7 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14265. UMXMNOUT ao(5,2) DPWR DGND
  14266. +    DBARUD    QA_BUF    QD_BUF    $D_HI    $D_HI
  14267. +    DUBARD    QAB    QBB    QCB    QDB
  14268. +    MXMNOUT_BUF
  14269. +    D_HC190_8 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14270. UPRE nanda(2,4) DPWR DGND
  14271. +    A_BUF    LOAD
  14272. +    B_BUF    LOAD
  14273. +    C_BUF    LOAD
  14274. +    D_BUF    LOAD
  14275. +    PREA    PREB    PREC    PRED
  14276. +    D_HC190_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14277. UCLR nanda(2,4) DPWR DGND
  14278. +    ABAR    LOAD
  14279. +    BBAR    LOAD
  14280. +    CBAR    LOAD
  14281. +    DBAR    LOAD
  14282. +    CLRA    CLRB    CLRC    CLRD
  14283. +    D_HC190_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14284. UBCD nand(3) DPWR DGND
  14285. +    QBB QCB QDB   BCD 
  14286. +    D0_GATE IO_HC 
  14287. UDA xor DPWR DGND
  14288. +    CTEN QA_BUF   DA 
  14289. +    D0_GATE IO_HC 
  14290. UDABX inv DPWR DGND
  14291. +    DA   DABX 
  14292. +    D_HC190_10 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14293. UDAP nxor DPWR DGND
  14294. +    DA DABX   DAP 
  14295. +    D0_GATE IO_HC 
  14296. UDAPX and(2) DPWR DGND
  14297. +    DAP $D_X   DAPX 
  14298. +    D0_GATE IO_HC 
  14299. UDAX xor DPWR DGND
  14300. +    DAPX DA   DAX 
  14301. +    D0_GATE IO_HC 
  14302. UXB1 and(2) DPWR DGND
  14303. +    QA_BUF QDB   XB1 
  14304. +    D0_GATE IO_HC 
  14305. UXB2 and(2) DPWR DGND
  14306. +    QAB BCD   XB2 
  14307. +    D0_GATE IO_HC 
  14308. UYB1 xor DPWR DGND
  14309. +    XB1 QB_BUF   YB1 
  14310. +    D0_GATE IO_HC 
  14311. UYB2 xor DPWR DGND
  14312. +    XB2 QB_BUF   YB2 
  14313. +    D0_GATE IO_HC 
  14314. UDB ao(2,3) DPWR DGND
  14315. +    DUBARCTX YB1 CTENBAR_BUF QB_BUF DBARUCTX YB2   DB 
  14316. +    D0_GATE IO_HC 
  14317. UXC1 and(2) DPWR DGND
  14318. +    QA_BUF QB_BUF   XC1 
  14319. +    D0_GATE IO_HC 
  14320. UXC2 and(3) DPWR DGND
  14321. +    BCD QAB QBB   XC2 
  14322. +    D0_GATE IO_HC 
  14323. UYC1 xor DPWR DGND
  14324. +    XC1 QC_BUF   YC1 
  14325. +    D0_GATE IO_HC 
  14326. UYC2 xor DPWR DGND
  14327. +    XC2 QC_BUF   YC2 
  14328. +    D0_GATE IO_HC 
  14329. UDC ao(2,3) DPWR DGND
  14330. +    DUBARCTX YC1 CTENBAR_BUF QC_BUF DBARUCTX YC2   DC 
  14331. +    D0_GATE IO_HC 
  14332. UXD2 and(3) DPWR DGND
  14333. +    QAB QBB QCB   XD2 
  14334. +    D0_GATE IO_HC 
  14335. UYD1 ao(4,2) DPWR DGND
  14336. +    QAB QD_BUF $D_HI $D_HI QA_BUF QB_BUF QC_BUF QDB   YD1 
  14337. +    D0_GATE IO_HC 
  14338. UYD2 xor DPWR DGND
  14339. +    XD2 QD_BUF   YD2 
  14340. +    D0_GATE IO_HC 
  14341. UDD ao(2,3) DPWR DGND
  14342. +    DUBARCTX YD1 CTENBAR_BUF QD_BUF DBARUCTX YD2   DD 
  14343. +    D0_GATE IO_HC 
  14344. UDFFA dff(1) DPWR DGND
  14345. +    PREA CLRA CLKD   DAX   QA_BUF QAB 
  14346. +    D_HC190_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14347. UDFFB dff(1) DPWR DGND
  14348. +    PREB CLRB CLKD   DB   QB_BUF QBB 
  14349. +    D_HC190_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14350. UDFFC dff(1) DPWR DGND
  14351. +    PREC CLRC CLKD   DC   QC_BUF QCB 
  14352. +    D_HC190_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14353. UDFFD dff(1) DPWR DGND
  14354. +    PRED CLRD CLKD   DD   QD_BUF QDB 
  14355. +    D_HC190_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  14356. UOBUF bufa(5) DPWR DGND
  14357. +    MXMNOUT_BUF    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  14358. +    MXMNOUT    QA    QB    QC    QD
  14359. +    D_HC190_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14360. .ends
  14361.  
  14362. .model D_HC190_1 ugate (
  14363. +    tplhty=5ns    tplhmx=5ns
  14364. +    tphlty=5ns    tphlmx=5ns
  14365. +    )
  14366. .model D_HC190_2 ugate (
  14367. +    tplhty=12ns    tplhmx=21ns
  14368. +    tphlty=12ns    tphlmx=21ns
  14369. +    )
  14370. .model D_HC190_3 ugate (
  14371. +    tplhty=11ns    tplhmx=28ns
  14372. +    tphlty=11ns    tphlmx=28ns
  14373. +    )
  14374. .model D_HC190_4 ugate (
  14375. +    tplhty=10ns    tplhmx=24ns
  14376. +    tphlty=10ns    tphlmx=24ns
  14377. +    )
  14378. .model D_HC190_5 ugate (
  14379. +    tplhty=4ns    tplhmx=6ns
  14380. +    tphlty=5ns    tphlmx=7ns
  14381. +    )
  14382. .model D_HC190_6 ugate (
  14383. +    tplhty=6ns    tplhmx=6ns
  14384. +    tphlty=6ns    tphlmx=6ns
  14385. +    )
  14386. .model D_HC190_7 ugate (
  14387. +    tplhty=5ns    tplhmx=9ns
  14388. +    tphlty=5ns    tphlmx=9ns
  14389. +    )
  14390. .model D_HC190_8 ugate (
  14391. +    tplhty=8ns    tplhmx=15ns
  14392. +    tphlty=8ns    tphlmx=15ns
  14393. +    )
  14394. .model D_HC190_9 ugate (
  14395. +    tphlty=13ns    tphlmx=13ns
  14396. +    )
  14397. .model D_HC190_10 ugate (
  14398. +    tplhty=12ns    tplhmx=15ns
  14399. +    tphlty=12ns    tphlmx=15ns
  14400. +    )
  14401. .model D_HC190_11 ueff (
  14402. +    tpclkqlhty=14ns    tpclkqlhmx=22ns
  14403. +    tpclkqhlty=14ns    tpclkqhlmx=22ns
  14404. +    tppcqlhty=18ns    tppcqlhmx=42ns
  14405. +    tppcqhlty=18ns    tppcqhlmx=42ns
  14406. +    thdclkty=5ns    thdclkmx=5ns
  14407. +    tsudclkty=29ns    tsudclkmx=12ns
  14408. +    tsupcclkhty=27ns    tsupcclkhmx=36ns
  14409. +    twpclty=18ns    twpclmx=18ns
  14410. +    twclklty=30ns    twclklmx=30ns
  14411. +    twclkhty=30ns    twclkhmx=30ns
  14412. +    )
  14413. *----------
  14414. * 74LS190  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  14415. *
  14416. * The TTL Data Book, Vol 2, 1985, TI
  14417. * tvh    06/28/89    Update interface and model names
  14418.  
  14419. .subckt 74LS190  CLK DUBAR CTENBAR LOADBAR A B C D RCOBAR MXMNOUT QA QB QC QD
  14420. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  14421. +    params: MNTYMXDLY=0 IO_LEVEL=0
  14422. *    The minimum clk and pre/clr width are entered in the flip-flop
  14423. * time model parameters, however, they are both longer than the corresponding
  14424. * time delays, which violates the flip-flop primitive requirements.  So,
  14425. * as the circuit is now, it might not check the width.
  14426. *    Also, the minimum setup time for data to load has been changed
  14427. * to 35ns instead of 20ns as given in the specifications.
  14428. *    The count enable time (t enable) is not always exactly 40ns.
  14429.  
  14430. UIBUF bufa(8) DPWR DGND
  14431. +    DUBAR    CLK    CTENBAR    LOADBAR    A    B    C    D
  14432. +    DUBAR_BUF    CLK_BUF    CTENBAR_BUF    LOADBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  14433. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  14434. UCLKBAR inv DPWR DGND
  14435. +    CLK_BUF   CLKBAR 
  14436. +    D_LS190_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14437. UCLKB inv DPWR DGND
  14438. +    CLK_BUF   CLKB 
  14439. +    D_LS190_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14440. UDBARU inv DPWR DGND
  14441. +    DUBAR_BUF   DBARU 
  14442. +    D_LS190_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14443. UDUBARD buf DPWR DGND
  14444. +    DUBAR_BUF   DUBARD 
  14445. +    D_LS190_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14446. UCTEN inv DPWR DGND
  14447. +    CTENBAR_BUF   CTEN 
  14448. +    D_LS190_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14449. ULOAD inv DPWR DGND
  14450. +    LOADBAR_BUF   LOAD 
  14451. +    D0_GATE IO_LS 
  14452. ULOADD buf DPWR DGND
  14453. +    LOAD   LOADD 
  14454. +    D_LS190_6 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14455. ULOADBARD buf DPWR DGND
  14456. +    LOADBAR_BUF   LOADBARD 
  14457. +    D_LS190_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14458. UDUBARCT nor(2) DPWR DGND
  14459. +    DUBARD CTENBAR_BUF   DUBARCT 
  14460. +    D_LS190_8 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14461. UDBARUCT nor(2) DPWR DGND
  14462. +    DBARU CTENBAR_BUF   DBARUCT 
  14463. +    D_LS190_8 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14464. UBUF buf DPWR DGND
  14465. +    MXMNOUT_BUF   MXMNOUT_B 
  14466. +    D_LS190_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14467. URCOBAR nand(3) DPWR DGND
  14468. +    CLKBAR CTEN MXMNOUT_B   RCOBAR 
  14469. +    D_LS190_9 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14470. UMXMNOUT ao(5,2) DPWR DGND
  14471. +    DBARU    QA_BUF    QD_BUF    $D_HI    $D_HI
  14472. +    DUBARD    QAB    QBB    QCB    QDB
  14473. +    MXMNOUT_BUF
  14474. +    D_LS190_10 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14475. UPRE nanda(2,4) DPWR DGND
  14476. +    A_BUF    LOADD
  14477. +    B_BUF    LOADD
  14478. +    C_BUF    LOADD
  14479. +    D_BUF    LOADD
  14480. +    PREA    PREB    PREC    PRED
  14481. +    D0_GATE IO_LS 
  14482. UCLR ora(2,4) DPWR DGND
  14483. +    A_BUF    LOADBARD
  14484. +    B_BUF    LOADBARD
  14485. +    C_BUF    LOADBARD
  14486. +    D_BUF    LOADBARD
  14487. +    CLRA    CLRB    CLRC    CLRD
  14488. +    D0_GATE IO_LS 
  14489. UBCD nand(3) DPWR DGND
  14490. +    QBB_B QCB_B QDB_B   BCD 
  14491. +    D0_GATE IO_LS 
  14492. UBU bufa(8) DPWR DGND
  14493. +    QA_BUF    QB_BUF    QC_BUF    QD_BUF    QAB    QBB    QCB    QDB
  14494. +    QA_B    QB_B    QC_B    QD_B    QAB_B    QBB_B    QCB_B    QDB_B
  14495. +    D_LS190_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14496. UJKB ao(3,2) DPWR DGND
  14497. +    DBARUCT QAB_B BCD DUBARCT QA_B QDB_B   JKB 
  14498. +    D0_GATE IO_LS 
  14499. UJKC ao(4,2) DPWR DGND
  14500. +    BCD DBARUCT QAB_B QBB_B $D_HI DUBARCT QA_B QB_B   JKC 
  14501. +    D0_GATE IO_LS 
  14502. UJKD ao(4,3) DPWR DGND
  14503. +    DBARUCT    QAB_B    QBB_B    QCB_B
  14504. +    DUBARCT    QA_B    QD_B    $D_HI
  14505. +    DUBARCT    QA_B    QB_B    QC_B
  14506. +    JKD
  14507. +    D0_GATE IO_LS 
  14508. UJKFFA jkff(1) DPWR DGND
  14509. +    PREA CLRA CLKB   CTEN CTEN   QA_BUF QAB 
  14510. +    D_LS190_11 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14511. UJKFFB jkff(1) DPWR DGND
  14512. +    PREB CLRB CLKB   JKB JKB   QB_BUF QBB 
  14513. +    D_LS190_11 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14514. UJKFFC jkff(1) DPWR DGND
  14515. +    PREC CLRC CLKB   JKC JKC   QC_BUF QCB 
  14516. +    D_LS190_11 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14517. UJKFFD jkff(1) DPWR DGND
  14518. +    PRED CLRD CLKB   JKD JKD   QD_BUF QDB 
  14519. +    D_LS190_11 IO_LS MNTYMXDLY={MNTYMXDLY} 
  14520. UOBUF bufa(5) DPWR DGND
  14521. +    MXMNOUT_BUF    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  14522. +    MXMNOUT    QA    QB    QC    QD
  14523. +    D_LS190_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14524. .ends
  14525.  
  14526. .model D_LS190_1 ugate (
  14527. +    tplhty=6ns    tplhmx=6ns
  14528. +    tphlty=6ns    tphlmx=6ns
  14529. +    )
  14530. .model D_LS190_2 ugate (
  14531. +    tplhty=7ns    tplhmx=12ns
  14532. +    tphlty=5ns    tphlmx=8ns
  14533. +    )
  14534. .model D_LS190_3 ugate (
  14535. +    tplhty=4ns    tplhmx=14ns
  14536. +    tphlty=10ns    tphlmx=18ns
  14537. +    )
  14538. .model D_LS190_4 ugate (
  14539. +    tplhty=3ns    tplhmx=9ns
  14540. +    tphlty=3ns    tphlmx=11ns
  14541. +    )
  14542. .model D_LS190_5 ugate (
  14543. +    tplhty=13ns    tplhmx=21ns
  14544. +    tphlty=13ns    tphlmx=21ns
  14545. +    )
  14546. .model D_LS190_6 ugate (
  14547. +    tplhty=2ns    tplhmx=1ns
  14548. +    tphlty=5ns    tphlmx=4.95ns
  14549. +    )
  14550. .model D_LS190_7 ugate (
  14551. +    tplhty=4.95ns    tplhmx=5ns
  14552. +    tphlty=6ns    tphlmx=10ns
  14553. +    )
  14554. .model D_LS190_8 ugate (
  14555. +    tplhty=25ns    tplhmx=25ns
  14556. +    tphlty=25ns    tphlmx=25ns
  14557. +    )
  14558. .model D_LS190_9 ugate (
  14559. +    tplhty=8ns    tplhmx=12ns
  14560. +    tphlty=9ns    tphlmx=12ns
  14561. +    )
  14562. .model D_LS190_10 ugate (
  14563. +    tplhty=12ns    tplhmx=18ns
  14564. +    tphlty=13ns    tphlmx=16ns
  14565. +    )
  14566. .model D_LS190_11 ueff (
  14567. +    tpclkqlhty=1ps    tpclkqlhmx=1ps
  14568. +    tpclkqhlty=8ns    tpclkqhlmx=12ns
  14569. +    tppcqlhty=14ns    tppcqlhmx=26ns
  14570. +    tppcqhlty=21ns    tppcqhlmx=34ns
  14571. +    tsudclkty=6ns    tsudclkmx=24ns
  14572. +    tsupcclkhty=35ns    tsupcclkhmx=43ns
  14573. +    twpclty=35ns    twpclmx=37ns
  14574. +    twclklty=19ns    twclklmx=21ns
  14575. +    twclkhty=31ns    twclkhmx=29ns
  14576. +    )
  14577. *--------------------------------------------------------------------------
  14578. * 74191  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  14579. *
  14580. * The TTL Data Book, Vol 2, 1985, TI
  14581. * tvh    06/28/89    Update interface and model names
  14582.  
  14583. .subckt 74191  CLK DUBAR CTENBAR LOADBAR A B C D RCOBAR MXMNOUT QA QB QC QD
  14584. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  14585. +    params: MNTYMXDLY=0 IO_LEVEL=0
  14586. *    The minimum clk and pre/clr width are entered in the flip-flop
  14587. * time model parameters, however, they are both longer than the corresponding
  14588. * time delays, which violates the flip-flop primitive requirements.  So,
  14589. * as the circuit is now, it might not check the width.
  14590. *    Also, the minimum setup time for data to load has been changed
  14591. * to 35ns instead of 20ns as given in the specifications.
  14592. *    In addition, the tphlty from loadbar to qa,qb,qc,qd has been changed
  14593. * from 33ns to 35ns (same as tphlty from data to qa,qb,qc,qd) for simplicity.
  14594. *    One other note, unlike LS191, this circuit has zero count enable
  14595. * to clk set up time.
  14596. *    Due to the delay time of the output buffers, qa qb qc qd cannot be
  14597. * changed instantanouesly when the setup time for data to load is not met.
  14598.  
  14599. UIBUF bufa(7) DPWR DGND
  14600. +    DUBAR    CTENBAR    LOADBAR    A    B    C    D
  14601. +    DUBAR_BUF    CTENBAR_BUF    LOADBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  14602. +    D0_GATE IO_STD 
  14603. UCLKBAR inv DPWR DGND
  14604. +    CLK   CLKBAR 
  14605. +    D_191_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14606. UDBARU inv DPWR DGND
  14607. +    DUBAR_BUF   DBARU 
  14608. +    D_191_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  14609. UDUBARD buf DPWR DGND
  14610. +    DUBAR_BUF   DUBARD 
  14611. +    D_191_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  14612. UCTEN inv DPWR DGND
  14613. +    CTENBAR_BUF   CTEN 
  14614. +    D0_GATE IO_STD 
  14615. ULOAD inv DPWR DGND
  14616. +    LOADBAR_BUF   LOAD 
  14617. +    D0_GATE IO_STD 
  14618. ULOADD buf DPWR DGND
  14619. +    LOAD   LOADD 
  14620. +    D_191_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  14621. UDUBARCT nor(2) DPWR DGND
  14622. +    DUBARD CTENBAR_BUF   DUBARCT 
  14623. +    D0_GATE IO_STD 
  14624. UDBARUCT nor(2) DPWR DGND
  14625. +    DBARU CTENBAR_BUF   DBARUCT 
  14626. +    D0_GATE IO_STD 
  14627. UBUF buf DPWR DGND
  14628. +    MXMNOUT_BUF   MXMNOUT_B 
  14629. +    D_191_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  14630. URCOBAR nand(3) DPWR DGND
  14631. +    CLKBAR CTEN MXMNOUT_B   RCOBAR 
  14632. +    D_191_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14633. UMXMNOUT ao(5,2) DPWR DGND
  14634. +    DBARU    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  14635. +    DUBARD    QAB    QBB    QCB    QDB
  14636. +    MXMNOUT_BUF
  14637. +    D_191_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  14638. UPRE nanda(2,4) DPWR DGND
  14639. +    A_BUF    LOADD
  14640. +    B_BUF    LOADD
  14641. +    C_BUF    LOADD
  14642. +    D_BUF    LOADD
  14643. +    PREA    PREB    PREC    PRED
  14644. +    D0_GATE IO_STD 
  14645. UCLR ora(2,4) DPWR DGND
  14646. +    A_BUF    LOADBAR_BUF
  14647. +    B_BUF    LOADBAR_BUF
  14648. +    C_BUF    LOADBAR_BUF
  14649. +    D_BUF    LOADBAR_BUF
  14650. +    CLRA    CLRB    CLRC    CLRD
  14651. +    D0_GATE IO_STD 
  14652. UJKB ao(2,2) DPWR DGND
  14653. +    DBARUCT QAB DUBARCT QA_BUF   JKB 
  14654. +    D0_GATE IO_STD 
  14655. UJKC ao(3,2) DPWR DGND
  14656. +    DBARUCT QAB QBB DUBARCT QA_BUF QB_BUF   JKC 
  14657. +    D0_GATE IO_STD 
  14658. UJKD ao(4,2) DPWR DGND
  14659. +    DBARUCT QAB QBB QCB DUBARCT QA_BUF QB_BUF QC_BUF   JKD 
  14660. +    D0_GATE IO_STD 
  14661. UJKFFA jkff(1) DPWR DGND
  14662. +    PREA CLRA CLKBAR   CTEN CTEN   QA_BUF QAB 
  14663. +    D_191_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  14664. UJKFFB jkff(1) DPWR DGND
  14665. +    PREB CLRB CLKBAR   JKB JKB   QB_BUF QBB 
  14666. +    D_191_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  14667. UJKFFC jkff(1) DPWR DGND
  14668. +    PREC CLRC CLKBAR   JKC JKC   QC_BUF QCB 
  14669. +    D_191_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  14670. UJKFFD jkff(1) DPWR DGND
  14671. +    PRED CLRD CLKBAR   JKD JKD   QD_BUF QDB 
  14672. +    D_191_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  14673. UOBUF bufa(5) DPWR DGND
  14674. +    MXMNOUT_BUF    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  14675. +    MXMNOUT    QA    QB    QC    QD
  14676. +    D_191_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14677. .ends
  14678.  
  14679. .model D_191_1 ugate (
  14680. +    tplhty=6ns    tplhmx=6ns
  14681. +    tphlty=6ns    tphlmx=6ns
  14682. +    )
  14683. .model D_191_2 ugate (
  14684. +    tplhty=7ns    tplhmx=12ns
  14685. +    tphlty=5ns    tphlmx=8ns
  14686. +    )
  14687. .model D_191_3 ugate (
  14688. +    tplhty=3ns    tplhmx=9ns
  14689. +    tphlty=3ns    tphlmx=11ns
  14690. +    )
  14691. .model D_191_4 ugate (
  14692. +    tplhty=8ns    tplhmx=11ns
  14693. +    )
  14694. .model D_191_5 ugate (
  14695. +    tplhty=8ns    tplhmx=12ns
  14696. +    tphlty=9ns    tphlmx=12ns
  14697. +    )
  14698. .model D_191_6 ugate (
  14699. +    tplhty=12ns    tplhmx=18.4ns
  14700. +    tphlty=13ns    tphlmx=16ns
  14701. +    )
  14702. .model D_191_7 ueff (
  14703. +    tpclkqlhty=5ns    tpclkqlhmx=10ns
  14704. +    tpclkqhlty=13ns    tpclkqhlmx=22ns
  14705. +    tppcqlhty=8ns    tppcqlhmx=16ns
  14706. +    tppcqhlty=29ns    tppcqhlmx=44ns
  14707. +    tsupcclkhty=25ns    tsupcclkhmx=28ns
  14708. +    twpclty=35ns    twpclmx=35ns
  14709. +    twclklty=25ns    twclklmx=25ns
  14710. +    twclkhty=25ns    twclkhmx=25ns
  14711. +    )
  14712. *---------
  14713. * 74AC191  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  14714. *
  14715. * The National Semiconductor Data Book, 1988
  14716. * cv    07/30/90    Update interface and model names
  14717.  
  14718. .subckt 74AC191  CP UBAR/D CEBAR PLBAR P0 P1 P2 P3 RCBAR TC Q0 Q1 Q2 Q3
  14719. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  14720. +    params: MNTYMXDLY=0 IO_LEVEL=0
  14721. U1 bufa(7) DPWR DGND
  14722. +    UBAR/D    CEBAR    PLBAR    P0    P1    P2    P3
  14723. +    UBAR/D_BUF    CEBAR_BUF    PLBAR_BUF    P0_BUF    P1_BUF    P2_BUF    P3_BUF
  14724. +    D0_GATE IO_AC 
  14725. U2 inv DPWR DGND
  14726. +    CP   CPBAR 
  14727. +    D_AC191_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14728. U3A inv DPWR DGND
  14729. +    UBAR/D_BUF   U/DBAR 
  14730. +    D_AC191_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  14731. U3B buf DPWR DGND
  14732. +    UBAR/D_BUF   UBAR/DD 
  14733. +    D_AC191_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  14734. U4 inv DPWR DGND
  14735. +    CEBAR_BUF   CE 
  14736. +    D0_GATE IO_AC 
  14737. U5 inv DPWR DGND
  14738. +    PLBAR_BUF   PL 
  14739. +    D0_GATE IO_AC 
  14740. U5A buf DPWR DGND
  14741. +    PL   PLD 
  14742. +    D_AC191_4 IO_AC MNTYMXDLY={MNTYMXDLY} 
  14743. U6 nor(2) DPWR DGND
  14744. +    UBAR/DD CEBAR_BUF   Y1 
  14745. +    D0_GATE IO_AC 
  14746. U6A nor(2) DPWR DGND
  14747. +    U/DBAR CEBAR_BUF   Y2 
  14748. +    D0_GATE IO_AC 
  14749. U7 buf DPWR DGND
  14750. +    TC_BUF   TCB 
  14751. +    D_AC191_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  14752. U8 nand(3) DPWR DGND
  14753. +    CPBAR CE TCB   RCBAR 
  14754. +    D_AC191_5 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14755. U9 ao(5,2) DPWR DGND
  14756. +    U/DBAR    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF
  14757. +    UBAR/DD    Q0B    Q1B    Q2B    Q3B
  14758. +    TC_BUF
  14759. +    D_AC191_6 IO_AC MNTYMXDLY={MNTYMXDLY} 
  14760. U10 nanda(2,4) DPWR DGND
  14761. +    P0_BUF    PLD
  14762. +    P1_BUF    PLD
  14763. +    P2_BUF    PLD
  14764. +    P3_BUF    PLD
  14765. +    PRE0    PRE1    PRE2    PRE3
  14766. +    D0_GATE IO_AC 
  14767. U12 nanda(2,4) DPWR DGND
  14768. +    PRE0    PLD
  14769. +    PRE1    PLD
  14770. +    PRE2    PLD
  14771. +    PRE3    PLD
  14772. +    CLR0    CLR1    CLR2    CLR3
  14773. +    D0_GATE IO_AC 
  14774. UJK1 ao(2,2) DPWR DGND
  14775. +    Y2 Q0B Y1 Q0_BUF   JK1 
  14776. +    D0_GATE IO_AC 
  14777. UJK2 ao(3,2) DPWR DGND
  14778. +    Y2 Q0B Q1B Y1 Q0_BUF Q1_BUF   JK2 
  14779. +    D0_GATE IO_AC 
  14780. UJK3 ao(4,2) DPWR DGND
  14781. +    Y2 Q0B Q1B Q2B Y1 Q0_BUF Q1_BUF Q2_BUF   JK3 
  14782. +    D0_GATE IO_AC 
  14783. UJKFF0 jkff(1) DPWR DGND
  14784. +    PRE0 CLR0 CPBAR   CE CE   Q0_BUF Q0B 
  14785. +    D_AC191_7 IO_AC MNTYMXDLY={MNTYMXDLY} 
  14786. UJKFF1 jkff(1) DPWR DGND
  14787. +    PRE1 CLR1 CPBAR   JK1 JK1   Q1_BUF Q1B 
  14788. +    D_AC191_7 IO_AC MNTYMXDLY={MNTYMXDLY} 
  14789. UJKFF2 jkff(1) DPWR DGND
  14790. +    PRE2 CLR2 CPBAR   JK2 JK2   Q2_BUF Q2B 
  14791. +    D_AC191_7 IO_AC MNTYMXDLY={MNTYMXDLY} 
  14792. UJKFF3 jkff(1) DPWR DGND
  14793. +    PRE3 CLR3 CPBAR   JK3 JK3   Q3_BUF Q3B 
  14794. +    D_AC191_7 IO_AC MNTYMXDLY={MNTYMXDLY} 
  14795. UOBUF bufa(5) DPWR DGND
  14796. +    TC_BUF    Q0_BUF    Q1_BUF    Q2_BUF    Q3_BUF
  14797. +    TC    Q0    Q1    Q2    Q3
  14798. +    D_AC191_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14799. .ends
  14800.  
  14801. .model D_AC191_1 ugate (
  14802. +    tplhmn=0ns    tplhty=1ns
  14803. +    tplhmx=2ns    tphlmn=0ns
  14804. +    tphlty=1ns    tphlmx=2ns
  14805. +    )
  14806. .model D_AC191_2 ugate (
  14807. +    tplhmn=0ns    tplhty=2ns
  14808. +    tplhmx=4ns    tphlmn=0ns
  14809. +    tphlty=2ns    tphlmx=4ns
  14810. +    )
  14811. .model D_AC191_3 ugate (
  14812. +    tplhmn=0ns    tplhty=1ns
  14813. +    tplhmx=2ns    tphlmn=0ns
  14814. +    tphlty=1ns    tphlmx=2ns
  14815. +    )
  14816. .model D_AC191_4 ugate (
  14817. +    tplhmn=0ns    tplhty=1ns
  14818. +    tplhmx=2ns    tphlmn=0ns
  14819. +    tphlty=1ns    tphlmx=2ns
  14820. +    )
  14821. .model D_AC191_5 ugate (
  14822. +    tplhmn=1ns    tplhty=4.5ns
  14823. +    tplhmx=8.5ns    tphlmn=1ns
  14824. +    tphlty=4ns    tphlmx=7.5ns
  14825. +    )
  14826. .model D_AC191_6 ugate (
  14827. +    tplhmn=1ns    tplhty=3ns
  14828. +    tplhmx=5.5ns    tphlmn=1ns
  14829. +    tphlty=3ns    tphlmx=5.5ns
  14830. +    )
  14831. .model D_AC191_7 ueff (
  14832. +    tpclkqlhmn=1ns    tpclkqlhty=4ns
  14833. +    tpclkqlhmx=8ns    tpclkqhlmn=1ns
  14834. +    tpclkqhlty=4ns    tpclkqhlmx=7.5ns
  14835. +    tppcqlhmn=1ns    tppcqlhty=5.5ns
  14836. +    tppcqlhmx=10.5ns    tppcqhlmn=1ns
  14837. +    tppcqhlty=5.5ns    tppcqhlmx=10.5ns
  14838. +    tsupcclkhmn=3.5ns    tsudclkmn=4.5ns
  14839. +    twpclmn=1ns    twclklmn=4ns
  14840. +    )
  14841. *----------
  14842. * 74ALS191  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  14843. *
  14844. * The ALS/AS Logic Data Book, 1986, TI
  14845. * tvh    06/28/89    Update interface and model names
  14846.  
  14847. .subckt 74ALS191  CLK DUBAR CTENBAR LOADBAR A B C D RCOBAR MXMNOUT QA QB QC
  14848. +    QD
  14849. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  14850. +    params: MNTYMXDLY=0 IO_LEVEL=0
  14851. * TPLHMN and TPHLMN from CLK to any Q are 3.1ns instead of 3ns as in the 
  14852. * DataBook
  14853.  
  14854. UIBUF bufa(7) DPWR DGND
  14855. +    CLK    DUBAR    CTENBAR    A    B    C    D
  14856. +    CLK_BUF    DUBAR_BUF    CTENBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  14857. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  14858. UCLKBAR inv DPWR DGND
  14859. +    CLK_BUF   CLKBAR 
  14860. +    D_ALS191_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  14861. UDBARU inv DPWR DGND
  14862. +    DUBAR_BUF   DBARU 
  14863. +    D0_GATE IO_ALS00 
  14864. UDBARUD inv DPWR DGND
  14865. +    DUBAR_BUF   DBARUD 
  14866. +    D_ALS191_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  14867. UDUBARD inv DPWR DGND
  14868. +    DBARUD   DUBARD 
  14869. +    D0_GATE IO_ALS00 
  14870. UCTEND inv DPWR DGND
  14871. +    CTENBAR_BUF   CTEND 
  14872. +    D_ALS191_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  14873. UCTEN inv DPWR DGND
  14874. +    CTENBAR_BUF   CTEN 
  14875. +    D0_GATE IO_ALS00 
  14876. ULOAD inv DPWR DGND
  14877. +    LOADBAR   LOAD 
  14878. +    D_ALS191_5 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14879. UDATAINV inva(4) DPWR DGND
  14880. +    A_BUF B_BUF C_BUF D_BUF   ABAR BBAR CBAR DBAR 
  14881. +    D0_GATE IO_ALS00 
  14882. UDUBARCT nor(2) DPWR DGND
  14883. +    DUBAR_BUF CTENBAR_BUF   DUBARCT 
  14884. +    D0_GATE IO_ALS00 
  14885. UDBARUCT nor(2) DPWR DGND
  14886. +    DBARU CTENBAR_BUF   DBARUCT 
  14887. +    D0_GATE IO_ALS00 
  14888. UMXMNOUT ao(5,2) DPWR DGND
  14889. +    DBARUD    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  14890. +    DUBARD    QAB    QBB    QCB    QDB
  14891. +    MXMNOUT_BUF
  14892. +    D_ALS191_6 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  14893. UMXMNDLY buf DPWR DGND
  14894. +    MXMNOUT_BUF   MXMNDLY 
  14895. +    D_ALS191_7 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  14896. URCOBAR nand(3) DPWR DGND
  14897. +    CLKBAR CTEND MXMNDLY   RCOBAR 
  14898. +    D_ALS191_8 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14899. UPRE nanda(2,4) DPWR DGND
  14900. +    A_BUF    LOAD
  14901. +    B_BUF    LOAD
  14902. +    C_BUF    LOAD
  14903. +    D_BUF    LOAD
  14904. +    PREA    PREB    PREC    PRED
  14905. +    D0_GATE IO_ALS00 
  14906. UCLR nanda(2,4) DPWR DGND
  14907. +    ABAR    LOAD
  14908. +    BBAR    LOAD
  14909. +    CBAR    LOAD
  14910. +    DBAR    LOAD
  14911. +    CLRA    CLRB    CLRC    CLRD
  14912. +    D0_GATE IO_ALS00 
  14913. UBCD nand(3) DPWR DGND
  14914. +    QBB QCB QDB   BCD 
  14915. +    D0_GATE IO_ALS00 
  14916. UDA xor DPWR DGND
  14917. +    CTEN QA_BUF   DA 
  14918. +    D0_GATE IO_ALS00 
  14919. UYB1 xor DPWR DGND
  14920. +    QA_BUF QB_BUF   YB1 
  14921. +    D0_GATE IO_ALS00 
  14922. UYB2 xor DPWR DGND
  14923. +    QAB QB_BUF   YB2 
  14924. +    D0_GATE IO_ALS00 
  14925. UDB ao(2,3) DPWR DGND
  14926. +    DUBARCT YB1 CTENBAR_BUF QB_BUF DBARUCT YB2   DB 
  14927. +    D0_GATE IO_ALS00 
  14928. UXC1 and(2) DPWR DGND
  14929. +    QA_BUF QB_BUF   XC1 
  14930. +    D0_GATE IO_ALS00 
  14931. UXC2 and(2) DPWR DGND
  14932. +    QAB QBB   XC2 
  14933. +    D0_GATE IO_ALS00 
  14934. UYC1 xor DPWR DGND
  14935. +    XC1 QC_BUF   YC1 
  14936. +    D0_GATE IO_ALS00 
  14937. UYC2 xor DPWR DGND
  14938. +    XC2 QC_BUF   YC2 
  14939. +    D0_GATE IO_ALS00 
  14940. UDC ao(2,3) DPWR DGND
  14941. +    DUBARCT YC1 CTENBAR_BUF QC_BUF DBARUCT YC2   DC 
  14942. +    D0_GATE IO_ALS00 
  14943. UXD1 and(3) DPWR DGND
  14944. +    QA_BUF QB_BUF QC_BUF   XD1 
  14945. +    D0_GATE IO_ALS00 
  14946. UXD2 and(3) DPWR DGND
  14947. +    QAB QBB QCB   XD2 
  14948. +    D0_GATE IO_ALS00 
  14949. UYD1 xor DPWR DGND
  14950. +    XD1 QD_BUF   YD1 
  14951. +    D0_GATE IO_ALS00 
  14952. UYD2 xor DPWR DGND
  14953. +    XD2 QD_BUF   YD2 
  14954. +    D0_GATE IO_ALS00 
  14955. UDD ao(2,3) DPWR DGND
  14956. +    DUBARCT YD1 CTENBAR_BUF QD_BUF DBARUCT YD2   DD 
  14957. +    D0_GATE IO_ALS00 
  14958. UDFFA dff(1) DPWR DGND
  14959. +    PREA CLRA CLK_BUF   DA   QA_BUF QAB 
  14960. +    D_ALS191_9 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  14961. UDFFB dff(1) DPWR DGND
  14962. +    PREB CLRB CLK_BUF   DB   QB_BUF QBB 
  14963. +    D_ALS191_9 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  14964. UDFFC dff(1) DPWR DGND
  14965. +    PREC CLRC CLK_BUF   DC   QC_BUF QCB 
  14966. +    D_ALS191_9 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  14967. UDFFD dff(1) DPWR DGND
  14968. +    PRED CLRD CLK_BUF   DD   QD_BUF QDB 
  14969. +    D_ALS191_9 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  14970. UOBUF bufa(5) DPWR DGND
  14971. +    MXMNOUT_BUF    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  14972. +    MXMNOUT    QA    QB    QC    QD
  14973. +    D_ALS190_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  14974. .ends
  14975.  
  14976. .model D_ALS191_1 ugate (
  14977. +    tplhmn=3ns    tplhmx=4ns
  14978. +    tphlmn=3ns    tphlmx=4ns
  14979. +    )
  14980. .model D_ALS191_2 ugate (
  14981. +    tplhmn=3ns    tplhmx=17ns
  14982. +    tphlmn=3ns    tphlmx=17ns
  14983. +    )
  14984. .model D_ALS191_3 ugate (
  14985. +    tplhmn=0ns    tplhmx=8ns
  14986. +    tphlmn=0ns    tphlmx=8ns
  14987. +    )
  14988. .model D_ALS191_4 ugate (
  14989. +    tplhmn=2ns    tplhmx=15ns
  14990. +    tphlmn=2ns    tphlmx=15ns
  14991. +    )
  14992. .model D_ALS191_5 ugate (
  14993. +    tplhmn=4ns    tplhmx=9ns
  14994. +    tphlmn=5ns    tphlmx=5ns
  14995. +    )
  14996. .model D_ALS191_6 ugate (
  14997. +    tplhmn=5ns    tplhmx=13ns
  14998. +    tphlmn=5ns    tphlmx=13ns
  14999. +    )
  15000. .model D_ALS191_7 ugate (
  15001. +    tphlmn=8ns    tphlmx=13ns
  15002. +    tplhmn=3ns    tplhmx=4ns
  15003. +    )
  15004. .model D_ALS191_8 ugate (
  15005. +    tplhmn=2ns    tplhmx=3ns
  15006. +    tphlmn=2ns    tphlmx=3ns
  15007. +    )
  15008. .model D_ALS191_9 ueff (
  15009. +    tpclkqlhmn=0.1ns    tpclkqlhmx=14ns
  15010. +    tpclkqhlmn=0.1ns    tpclkqhlmx=14ns
  15011. +    tppcqlhmn=1ns    tppcqlhmx=17ns
  15012. +    tppcqhlmn=1ns    tppcqhlmx=17ns
  15013. +    tsudclkmn=20ns    tsudclkmx=20ns
  15014. +    tsupcclkhmn=15ns    tsupcclkhmx=15ns
  15015. +    twpclmn=21ns    twpclmx=16ns
  15016. +    twclklmn=16.5ns    twclklmx=16.5ns
  15017. +    twclkhmn=16.5ns    twclkhmx=16.5ns
  15018. +    )
  15019. *----------
  15020. * 74F191  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  15021. *
  15022. * The FAST Data Book, 1982, Fairchild
  15023. * tvh    08/11/89    Update interface and model names
  15024.  
  15025. .subckt 74F191  CP UBAR/D CEBAR PLBAR P0 P1 P2 P3 RCBAR TC Q0 Q1 Q2 Q3
  15026. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  15027. +    params: MNTYMXDLY=0 IO_LEVEL=0
  15028. * TPLHMX from PLBAR to Qn is 8ns instead of 12ns as in Data Book
  15029.  
  15030. UIBUF bufa(4) DPWR DGND
  15031. +    P0 P1 P2 P3   P0BUF P1BUF P2BUF P3BUF 
  15032. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  15033. UIBF bufa(4) DPWR DGND
  15034. +    P0BUF P1BUF P2BUF P3BUF   P0BUFD P1BUFD P2BUFD P3BUFD 
  15035. +    D_F191_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  15036. U1 inva(6) DPWR DGND
  15037. +    CP    UBAR/D    CEBAR    PLBAR    J0    DBARU
  15038. +    CLOCK    DBARU    J0    LOAD    CEB    UBARD
  15039. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  15040. U2 nora(2,2) DPWR DGND
  15041. +    CEB DBARU CEB UBARD   EN2 EN1 
  15042. +    D0_GATE IO_F 
  15043. X1  P0BUF P0X  DPWR DGND  F191SUDATA
  15044. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  15045. X2  P1BUF P1X  DPWR DGND  F191SUDATA
  15046. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  15047. X3  P2BUF P2X  DPWR DGND  F191SUDATA
  15048. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  15049. X4  P3BUF P3X  DPWR DGND  F191SUDATA
  15050. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  15051. USHOT buf DPWR DGND
  15052. +    LOAD   LOADD 
  15053. +    D_F191_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  15054. USHO xor DPWR DGND
  15055. +    LOAD LOADD   LSHOT 
  15056. +    D0_GATE IO_F 
  15057. USA anda(2,4) DPWR DGND
  15058. +    LSHOT    P0X
  15059. +    LSHOT    P1X
  15060. +    LSHOT    P2X
  15061. +    LSHOT    P3X
  15062. +    ENA    ENB    ENC    END
  15063. +    D_F191_12 IO_F MNTYMXDLY={MNTYMXDLY} 
  15064. USU inva(4) DPWR DGND
  15065. +    ENA ENB ENC END   DSA DSB DSC DSD 
  15066. +    D0_GATE IO_F 
  15067. USU1 buf3a(2) DPWR DGND
  15068. +    $D_X $D_X   ENA   PR0 CL0 
  15069. +    D0_TGATE IO_F 
  15070. USU2 buf3a(2) DPWR DGND
  15071. +    $D_X $D_X   ENB   PR1 CL1 
  15072. +    D0_TGATE IO_F 
  15073. USU3 buf3a(2) DPWR DGND
  15074. +    $D_X $D_X   ENC   PR2 CL2 
  15075. +    D0_TGATE IO_F 
  15076. USU4 buf3a(2) DPWR DGND
  15077. +    $D_X $D_X   END   PR3 CL3 
  15078. +    D0_TGATE IO_F 
  15079. USU5 buf3a(2) DPWR DGND
  15080. +    PR0A CL0A   DSA   PR0 CL0 
  15081. +    D0_TGATE IO_F 
  15082. USU6 buf3a(2) DPWR DGND
  15083. +    PR1A CL1A   DSB   PR1 CL1 
  15084. +    D0_TGATE IO_F 
  15085. USU7 buf3a(2) DPWR DGND
  15086. +    PR2A CL2A   DSC   PR2 CL2 
  15087. +    D0_TGATE IO_F 
  15088. USU8 buf3a(2) DPWR DGND
  15089. +    PR3A CL3A   DSD   PR3 CL3 
  15090. +    D0_TGATE IO_F 
  15091. U3 nanda(2,4) DPWR DGND
  15092. +    P0BUFD    LOAD
  15093. +    P1BUFD    LOAD
  15094. +    P2BUFD    LOAD
  15095. +    P3BUFD    LOAD
  15096. +    PR0A    PR1A    PR2A    PR3A
  15097. +    D0_GATE IO_F 
  15098. U4 nanda(2,4) DPWR DGND
  15099. +    LOAD    PR0
  15100. +    LOAD    PR1
  15101. +    LOAD    PR2
  15102. +    LOAD    PR3
  15103. +    CL0A    CL1A    CL2A    CL3A
  15104. +    D0_GATE IO_F 
  15105. U50 ao(5,2) DPWR DGND
  15106. +    DBARU    Q0BUF    Q1BUF    Q2BUF    Q3BUF
  15107. +    UBARD    Q0B    Q1B    Q2B    Q3B
  15108. +    TCBUF
  15109. +    D_F191_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  15110. U51 ao(5,2) DPWR DGND
  15111. +    DBARU    Q0BUF    Q1BUF    Q2BUF    Q3BUF
  15112. +    UBARD    Q0B    Q1B    Q2B    Q3B
  15113. +    TCBUF1
  15114. +    D_F191_5 IO_F MNTYMXDLY={MNTYMXDLY} 
  15115. U6 ao(2,2) DPWR DGND
  15116. +    EN2 Q0B Q0BUF EN1   J1 
  15117. +    D0_GATE IO_F 
  15118. U7 ao(3,2) DPWR DGND
  15119. +    EN2 Q0B Q1B Q0BUF Q1BUF EN1   J2 
  15120. +    D0_GATE IO_F 
  15121. U8 ao(4,2) DPWR DGND
  15122. +    EN2 Q0B Q1B Q2B Q0BUF Q1BUF Q2BUF EN1   J3 
  15123. +    D0_GATE IO_F 
  15124. U90 buf DPWR DGND
  15125. +    CLOCK   CLCK 
  15126. +    D_F191_6 IO_F MNTYMXDLY={MNTYMXDLY} 
  15127. U91 nand(3) DPWR DGND
  15128. +    CLCK J0 TCBUF1   RCBAR 
  15129. +    D_F191_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15130. U10 jkff(1) DPWR DGND
  15131. +    PR0 CL0 CLOCK   J0 J0   Q0BUF Q0B 
  15132. +    D_F191_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  15133. U11 jkff(1) DPWR DGND
  15134. +    PR1 CL1 CLOCK   J1 J1   Q1BUF Q1B 
  15135. +    D_F191_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  15136. U12 jkff(1) DPWR DGND
  15137. +    PR2 CL2 CLOCK   J2 J2   Q2BUF Q2B 
  15138. +    D_F191_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  15139. U13 jkff(1) DPWR DGND
  15140. +    PR3 CL3 CLOCK   J3 J3   Q3BUF Q3B 
  15141. +    D_F191_8 IO_F MNTYMXDLY={MNTYMXDLY} 
  15142. U14 bufa(4) DPWR DGND
  15143. +    Q0BUF Q1BUF Q2BUF Q3BUF   Q0 Q1 Q2 Q3 
  15144. +    D_F191_9 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15145. U15 buf DPWR DGND
  15146. +    TCBUF   TC 
  15147. +    D_F191_10 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15148. .ends
  15149.  
  15150. .subckt F191SUDATA  DATA EN DPWR DGND
  15151. +    params: MNTYMXDLY=0 IO_LEVEL=0
  15152. UA buf DPWR DGND
  15153. +    DATA   DATAD 
  15154. +    D_F191_11 IO_F MNTYMXDLY={MNTYMXDLY} 
  15155. UB xor DPWR DGND
  15156. +    DATA DATAD   EN 
  15157. +    D0_GATE IO_F 
  15158. .ends
  15159.  
  15160. .model D_F191_1 ugate (
  15161. +    TPLHMN=0NS    TPHLMN=4NS
  15162. +    TPLHMX=1PS    TPHLMX=2NS
  15163. +    )
  15164. .model D_F191_2 ugate (
  15165. +    TPLHMN=0.1NS
  15166. +    )
  15167. .model D_F191_3 ugate (
  15168. +    TPLHMN=5NS    TPHLMN=2NS
  15169. +    TPLHMX=3NS    TPHLMX=2NS
  15170. +    )
  15171. .model D_F191_5 ugate (
  15172. +    TPLHMN=2NS    TPHLMN=4NS
  15173. +    TPLHMX=5NS    TPHLMX=11NS
  15174. +    )
  15175. .model D_F191_6 ugate (
  15176. +    TPLHMN=0NS    TPHLMN=1NS
  15177. +    TPLHMX=1NS    TPHLMX=2.5NS
  15178. +    )
  15179. .model D_F191_7 ugate (
  15180. +    TPLHMN=3NS    TPHLMN=3NS
  15181. +    TPLHMX=8NS    TPHLMX=8NS
  15182. +    )
  15183. .model D_F191_8 ueff (
  15184. +    TWCLKLMN=6NS    TWCLKHMN=6NS
  15185. +    TWPCLMN=6NS    TSUPCCLKHMN=7NS
  15186. +    TSUDCLKMN=10NS    TPPCQLHMN=0.1NS
  15187. +    TPPCQLHMX=1PS    TPPCQHLMN=1.1NS
  15188. +    TPPCQHLMX=5.1NS    TPCLKQLHMN=0.1NS
  15189. +    TPCLKQLHMX=2NS    TPCLKQHLMN=0.1NS
  15190. +    TPCLKQHLMX=0.1NS
  15191. +    )
  15192. .model D_F191_9 ugate (
  15193. +    TPLHMN=2.9NS    TPHLMN=2.9NS
  15194. +    TPLHMX=8NS    TPHLMX=10.9NS
  15195. +    )
  15196. .model D_F191_10 ugate (
  15197. +    TPLHMN=2.9NS    TPHLMN=2.9NS
  15198. +    TPLHMX=12NS    TPHLMX=11.9NS
  15199. +    )
  15200. .model D_F191_11 ugate (
  15201. +    TPLHMN=5NS    TPHLMN=8NS
  15202. +    )
  15203. .model D_F191_12 ugate (
  15204. +    TPHLMN=12NS
  15205. +    )
  15206. *---------
  15207. * 74HC191  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  15208. *
  15209. * The High-speed CMOS Logic Data Book, 1988, TI
  15210. * tvh    06/28/89    Update interface and model names
  15211.  
  15212. .subckt 74HC191  CLK DUBAR CTENBAR LOADBAR A B C D RCOBAR MXMNOUT QA QB QC QD
  15213. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  15214. +    params: MNTYMXDLY=0 IO_LEVEL=0
  15215. UIBUF bufa(5) DPWR DGND
  15216. +    CTENBAR    A    B    C    D
  15217. +    CTENBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  15218. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  15219. UCLKBAR inv DPWR DGND
  15220. +    CLK   CLKBAR 
  15221. +    D_HC191_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15222. UCLKD inv DPWR DGND
  15223. +    CLKBAR   CLKD 
  15224. +    D0_GATE IO_HC 
  15225. UDBARUD inv DPWR DGND
  15226. +    DUBAR   DBARUD 
  15227. +    D_HC191_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15228. UDUBARD inv DPWR DGND
  15229. +    DBARUD   DUBARD 
  15230. +    D0_GATE IO_HC 
  15231. UCTEN inv DPWR DGND
  15232. +    CTENBAR_BUF   CTEN 
  15233. +    D_HC191_4 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15234. ULOAD inv DPWR DGND
  15235. +    LOADBAR   LOAD 
  15236. +    D_HC191_5 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15237. UDATAINV inva(4) DPWR DGND
  15238. +    A_BUF B_BUF C_BUF D_BUF   ABAR BBAR CBAR DBAR 
  15239. +    D0_GATE IO_HC 
  15240. UDUBARCT nor(2) DPWR DGND
  15241. +    DUBARD CTENBAR_BUF   DUBARCT 
  15242. +    D0_GATE IO_HC 
  15243. UDUBARCTBX inv DPWR DGND
  15244. +    DUBARCT   DUBARCTBX 
  15245. +    D_HC191_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15246. UDUBARCTP nxor DPWR DGND
  15247. +    DUBARCT DUBARCTBX   DUBARCTP 
  15248. +    D0_GATE IO_HC 
  15249. UDUBARCTPX and(2) DPWR DGND
  15250. +    DUBARCTP $D_X   DUBARCTPX 
  15251. +    D0_GATE IO_HC 
  15252. UDUBARCTX xor DPWR DGND
  15253. +    DUBARCTPX DUBARCT   DUBARCTX 
  15254. +    D0_GATE IO_HC 
  15255. UDBARUCT nor(2) DPWR DGND
  15256. +    DBARUD CTENBAR_BUF   DBARUCT 
  15257. +    D0_GATE IO_HC 
  15258. UDBARUCTBX inv DPWR DGND
  15259. +    DBARUCT   DBARUCTBX 
  15260. +    D_HC191_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15261. UDBARUCTP nxor DPWR DGND
  15262. +    DBARUCT DBARUCTBX   DBARUCTP 
  15263. +    D0_GATE IO_HC 
  15264. UDBARUCTPX and(2) DPWR DGND
  15265. +    DBARUCTP $D_X   DBARUCTPX 
  15266. +    D0_GATE IO_HC 
  15267. UDBARUCTX xor DPWR DGND
  15268. +    DBARUCTPX DBARUCT   DBARUCTX 
  15269. +    D0_GATE IO_HC 
  15270. UBUF buf DPWR DGND
  15271. +    MXMNOUT_BUF   MXMNOUT_B 
  15272. +    D_HC191_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15273. URCOBAR nand(3) DPWR DGND
  15274. +    CLKBAR CTEN MXMNOUT_B   RCOBAR 
  15275. +    D_HC191_7 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15276. UMXMNOUT ao(5,2) DPWR DGND
  15277. +    DBARUD    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  15278. +    DUBARD    QAB    QBB    QCB    QDB
  15279. +    MXMNOUT_BUF
  15280. +    D_HC191_8 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15281. UPRE nanda(2,4) DPWR DGND
  15282. +    A_BUF    LOAD
  15283. +    B_BUF    LOAD
  15284. +    C_BUF    LOAD
  15285. +    D_BUF    LOAD
  15286. +    PREA    PREB    PREC    PRED
  15287. +    D_HC191_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15288. UCLR nanda(2,4) DPWR DGND
  15289. +    ABAR    LOAD
  15290. +    BBAR    LOAD
  15291. +    CBAR    LOAD
  15292. +    DBAR    LOAD
  15293. +    CLRA    CLRB    CLRC    CLRD
  15294. +    D_HC191_9 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15295. UBCD nand(3) DPWR DGND
  15296. +    QBB QCB QDB   BCD 
  15297. +    D0_GATE IO_HC 
  15298. UDA xor DPWR DGND
  15299. +    CTEN QA_BUF   DA 
  15300. +    D0_GATE IO_HC 
  15301. UDABX inv DPWR DGND
  15302. +    DA   DABX 
  15303. +    D_HC191_10 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15304. UDAP nxor DPWR DGND
  15305. +    DA DABX   DAP 
  15306. +    D0_GATE IO_HC 
  15307. UDAPX and(2) DPWR DGND
  15308. +    DAP $D_X   DAPX 
  15309. +    D0_GATE IO_HC 
  15310. UDAX xor DPWR DGND
  15311. +    DAPX DA   DAX 
  15312. +    D0_GATE IO_HC 
  15313. UYB1 xor DPWR DGND
  15314. +    QA_BUF QB_BUF   YB1 
  15315. +    D0_GATE IO_HC 
  15316. UYB2 xor DPWR DGND
  15317. +    QAB QB_BUF   YB2 
  15318. +    D0_GATE IO_HC 
  15319. UDB ao(2,3) DPWR DGND
  15320. +    DUBARCTX YB1 CTENBAR_BUF QB_BUF DBARUCTX YB2   DB 
  15321. +    D0_GATE IO_HC 
  15322. UXC1 and(2) DPWR DGND
  15323. +    QA_BUF QB_BUF   XC1 
  15324. +    D0_GATE IO_HC 
  15325. UXC2 and(2) DPWR DGND
  15326. +    QAB QBB   XC2 
  15327. +    D0_GATE IO_HC 
  15328. UYC1 xor DPWR DGND
  15329. +    XC1 QC_BUF   YC1 
  15330. +    D0_GATE IO_HC 
  15331. UYC2 xor DPWR DGND
  15332. +    XC2 QC_BUF   YC2 
  15333. +    D0_GATE IO_HC 
  15334. UDC ao(2,3) DPWR DGND
  15335. +    DUBARCTX YC1 CTENBAR_BUF QC_BUF DBARUCTX YC2   DC 
  15336. +    D0_GATE IO_HC 
  15337. UXD1 and(3) DPWR DGND
  15338. +    QA_BUF QB_BUF QC_BUF   XD1 
  15339. +    D0_GATE IO_HC 
  15340. UXD2 and(3) DPWR DGND
  15341. +    QAB QBB QCB   XD2 
  15342. +    D0_GATE IO_HC 
  15343. UYD1 xor DPWR DGND
  15344. +    XD1 QD_BUF   YD1 
  15345. +    D0_GATE IO_HC 
  15346. UYD2 xor DPWR DGND
  15347. +    XD2 QD_BUF   YD2 
  15348. +    D0_GATE IO_HC 
  15349. UDD ao(2,3) DPWR DGND
  15350. +    DUBARCTX YD1 CTENBAR_BUF QD_BUF DBARUCTX YD2   DD 
  15351. +    D0_GATE IO_HC 
  15352. UDFFA dff(1) DPWR DGND
  15353. +    PREA CLRA CLKD   DAX   QA_BUF QAB 
  15354. +    D_HC191_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15355. UDFFB dff(1) DPWR DGND
  15356. +    PREB CLRB CLKD   DB   QB_BUF QBB 
  15357. +    D_HC191_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15358. UDFFC dff(1) DPWR DGND
  15359. +    PREC CLRC CLKD   DC   QC_BUF QCB 
  15360. +    D_HC191_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15361. UDFFD dff(1) DPWR DGND
  15362. +    PRED CLRD CLKD   DD   QD_BUF QDB 
  15363. +    D_HC191_11 IO_HC MNTYMXDLY={MNTYMXDLY} 
  15364. UOBUF bufa(5) DPWR DGND
  15365. +    MXMNOUT_BUF    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  15366. +    MXMNOUT    QA    QB    QC    QD
  15367. +    D_HC191_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15368. .ends
  15369.  
  15370. .model D_HC191_1 ugate (
  15371. +    tplhty=5ns    tplhmx=5ns
  15372. +    tphlty=5ns    tphlmx=5ns
  15373. +    )
  15374. .model D_HC191_2 ugate (
  15375. +    tplhty=12ns    tplhmx=21ns
  15376. +    tphlty=12ns    tphlmx=21ns
  15377. +    )
  15378. .model D_HC191_3 ugate (
  15379. +    tplhty=11ns    tplhmx=28ns
  15380. +    tphlty=11ns    tphlmx=28ns
  15381. +    )
  15382. .model D_HC191_4 ugate (
  15383. +    tplhty=10ns    tplhmx=24ns
  15384. +    tphlty=10ns    tphlmx=24ns
  15385. +    )
  15386. .model D_HC191_5 ugate (
  15387. +    tplhty=4ns    tplhmx=6ns
  15388. +    tphlty=5ns    tphlmx=7ns
  15389. +    )
  15390. .model D_HC191_6 ugate (
  15391. +    tplhty=6ns    tplhmx=6ns
  15392. +    tphlty=6ns    tphlmx=6ns
  15393. +    )
  15394. .model D_HC191_7 ugate (
  15395. +    tplhty=5ns    tplhmx=9ns
  15396. +    tphlty=5ns    tphlmx=9ns
  15397. +    )
  15398. .model D_HC191_8 ugate (
  15399. +    tplhty=8ns    tplhmx=15ns
  15400. +    tphlty=8ns    tphlmx=15ns
  15401. +    )
  15402. .model D_HC191_9 ugate (
  15403. +    tphlty=13ns    tphlmx=13ns
  15404. +    )
  15405. .model D_HC191_10 ugate (
  15406. +    tplhty=12ns    tplhmx=15ns
  15407. +    tphlty=12ns    tphlmx=15ns
  15408. +    )
  15409. .model D_HC191_11 ueff (
  15410. +    tpclkqlhty=14ns    tpclkqlhmx=22ns
  15411. +    tpclkqhlty=14ns    tpclkqhlmx=22ns
  15412. +    tppcqlhty=18ns    tppcqlhmx=42ns
  15413. +    tppcqhlty=18ns    tppcqhlmx=42ns
  15414. +    thdclkty=5ns    thdclkmx=5ns
  15415. +    tsudclkty=29ns    tsudclkmx=12ns
  15416. +    tsupcclkhty=27ns    tsupcclkhmx=36ns
  15417. +    twpclty=18ns    twpclmx=18ns
  15418. +    twclklty=30ns    twclklmx=30ns
  15419. +    twclkhty=30ns    twclkhmx=30ns
  15420. +    )
  15421. *----------
  15422. * 74LS191  SYNCHRONOUS UP/DOWN COUNTER WITH DOWN/UP MODE CONTROL
  15423. *
  15424. * The TTL Data Book, Vol 2, 1985, TI
  15425. * tvh    06/28/89    Update interface and model names
  15426.  
  15427. .subckt 74LS191  CLK DUBAR CTENBAR LOADBAR A B C D RCOBAR MXMNOUT QA QB QC QD
  15428. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  15429. +    params: MNTYMXDLY=0 IO_LEVEL=0
  15430. *    The minimum clk and pre/clr width are entered in the flip-flop
  15431. * time model parameters, however, they are both longer than the corresponding
  15432. * time delays, which violates the flip-flop primitive requirements.  So,
  15433. * as the circuit is now, it might not check the width.
  15434. *    Also, the minimum setup time for data to load has been changed
  15435. * to 35ns instead of 20ns as given in the specifications.
  15436. *    The count enable time (t enable) is not always exactly 40ns.
  15437.  
  15438. * The total propagation delay time is 2ns greater than specification due to
  15439. * the output buffers.
  15440.  
  15441. UIBUF bufa(8) DPWR DGND
  15442. +    CLK    DUBAR    CTENBAR    LOADBAR    A    B    C    D
  15443. +    CLK_BUF    DUBAR_BUF    CTENBAR_BUF    LOADBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  15444. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  15445. UCLKBAR inv DPWR DGND
  15446. +    CLK_BUF   CLKBAR 
  15447. +    D_LS191_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15448. UCLKB inv DPWR DGND
  15449. +    CLK_BUF   CLKB 
  15450. +    D_LS191_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15451. UDBARU inv DPWR DGND
  15452. +    DUBAR_BUF   DBARU 
  15453. +    D_LS191_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15454. UDUBARD buf DPWR DGND
  15455. +    DUBAR_BUF   DUBARD 
  15456. +    D_LS191_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15457. UCTEN inv DPWR DGND
  15458. +    CTENBAR_BUF   CTEN 
  15459. +    D_LS191_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15460. ULOAD inv DPWR DGND
  15461. +    LOADBAR_BUF   LOAD 
  15462. +    D0_GATE IO_LS 
  15463. ULOADD buf DPWR DGND
  15464. +    LOAD   LOADD 
  15465. +    D_LS191_6 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15466. ULOADBARD buf DPWR DGND
  15467. +    LOADBAR_BUF   LOADBARD 
  15468. +    D_LS191_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15469. UDUBARCT nor(2) DPWR DGND
  15470. +    DUBARD CTENBAR_BUF   DUBARCT 
  15471. +    D_LS191_8 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15472. UDBARUCT nor(2) DPWR DGND
  15473. +    DBARU CTENBAR_BUF   DBARUCT 
  15474. +    D_LS191_8 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15475. UBUF buf DPWR DGND
  15476. +    MXMNOUT_BUF   MXMNOUT_B 
  15477. +    D_LS191_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15478. URCOBAR nand(3) DPWR DGND
  15479. +    CLKBAR CTEN MXMNOUT_B   RCOBAR 
  15480. +    D_LS191_9 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15481. UMXMNOUT ao(5,2) DPWR DGND
  15482. +    DBARU    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  15483. +    DUBARD    QAB    QBB    QCB    QDB
  15484. +    MXMNOUT_BUF
  15485. +    D_LS191_10 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15486. UPRE nanda(2,4) DPWR DGND
  15487. +    A_BUF    LOADD
  15488. +    B_BUF    LOADD
  15489. +    C_BUF    LOADD
  15490. +    D_BUF    LOADD
  15491. +    PREA    PREB    PREC    PRED
  15492. +    D0_GATE IO_LS 
  15493. UCLR ora(2,4) DPWR DGND
  15494. +    A_BUF    LOADBARD
  15495. +    B_BUF    LOADBARD
  15496. +    C_BUF    LOADBARD
  15497. +    D_BUF    LOADBARD
  15498. +    CLRA    CLRB    CLRC    CLRD
  15499. +    D0_GATE IO_LS 
  15500. UJKB ao(2,2) DPWR DGND
  15501. +    DBARUCT QAB DUBARCT QA_BUF   JKB 
  15502. +    D0_GATE IO_LS 
  15503. UJKC ao(3,2) DPWR DGND
  15504. +    DBARUCT QAB QBB DUBARCT QA_BUF QB_BUF   JKC 
  15505. +    D0_GATE IO_LS 
  15506. UJKD ao(4,2) DPWR DGND
  15507. +    DBARUCT QAB QBB QCB DUBARCT QA_BUF QB_BUF QC_BUF   JKD 
  15508. +    D0_GATE IO_LS 
  15509. UJKFFA jkff(1) DPWR DGND
  15510. +    PREA CLRA CLKB   CTEN CTEN   QA_BUF QAB 
  15511. +    D_LS191_11 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15512. UJKFFB jkff(1) DPWR DGND
  15513. +    PREB CLRB CLKB   JKB JKB   QB_BUF QBB 
  15514. +    D_LS191_11 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15515. UJKFFC jkff(1) DPWR DGND
  15516. +    PREC CLRC CLKB   JKC JKC   QC_BUF QCB 
  15517. +    D_LS191_11 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15518. UJKFFD jkff(1) DPWR DGND
  15519. +    PRED CLRD CLKB   JKD JKD   QD_BUF QDB 
  15520. +    D_LS191_11 IO_LS MNTYMXDLY={MNTYMXDLY} 
  15521. UOBUF bufa(5) DPWR DGND
  15522. +    MXMNOUT_BUF    QA_BUF    QB_BUF    QC_BUF    QD_BUF
  15523. +    MXMNOUT    QA    QB    QC    QD
  15524. +    D_LS191_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15525. .ends
  15526.  
  15527. .model D_LS191_1 ugate (
  15528. +    tplhty=6ns    tplhmx=6ns
  15529. +    tphlty=6ns    tphlmx=6ns
  15530. +    )
  15531. .model D_LS191_2 ugate (
  15532. +    tplhty=7ns    tplhmx=12ns
  15533. +    tphlty=5ns    tphlmx=8ns
  15534. +    )
  15535. .model D_LS191_3 ugate (
  15536. +    tplhty=4ns    tplhmx=14ns
  15537. +    tphlty=10ns    tphlmx=18ns
  15538. +    )
  15539. .model D_LS191_4 ugate (
  15540. +    tplhty=3ns    tplhmx=9ns
  15541. +    tphlty=3ns    tphlmx=11ns
  15542. +    )
  15543. .model D_LS191_5 ugate (
  15544. +    tplhty=13ns    tplhmx=21ns
  15545. +    tphlty=13ns    tphlmx=21ns
  15546. +    )
  15547. .model D_LS191_6 ugate (
  15548. +    tplhty=2ns    tplhmx=1ns
  15549. +    tphlty=5ns    tphlmx=4.95ns
  15550. +    )
  15551. .model D_LS191_7 ugate (
  15552. +    tplhty=4.95ns    tplhmx=5ns
  15553. +    tphlty=6ns    tphlmx=10ns
  15554. +    )
  15555. .model D_LS191_8 ugate (
  15556. +    tplhty=25ns    tplhmx=25ns
  15557. +    tphlty=25ns    tphlmx=25ns
  15558. +    )
  15559. .model D_LS191_9 ugate (
  15560. +    tplhty=8ns    tplhmx=12ns
  15561. +    tphlty=9ns    tphlmx=12ns
  15562. +    )
  15563. .model D_LS191_10 ugate (
  15564. +    tplhty=12ns    tplhmx=18ns
  15565. +    tphlty=13ns    tphlmx=16ns
  15566. +    )
  15567. .model D_LS191_11 ueff (
  15568. +    tpclkqlhty=1ps    tpclkqlhmx=1ps
  15569. +    tpclkqhlty=8ns    tpclkqhlmx=12ns
  15570. +    tppcqlhty=14ns    tppcqlhmx=26ns
  15571. +    tppcqhlty=21ns    tppcqhlmx=34ns
  15572. +    tsudclkty=6ns    tsudclkmx=24ns
  15573. +    tsupcclkhty=35ns    tsupcclkhmx=43ns
  15574. +    twpclty=35ns    twpclmx=37ns
  15575. +    twclklty=19ns    twclklmx=21ns
  15576. +    twclkhty=31ns    twclkhmx=29ns
  15577. +    )
  15578. *-------------------------------------------------------------------------
  15579. * 74192  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  15580. *
  15581. * The TTL Data Book, Vol 2, 1985, TI
  15582. * tvh    08/29/89    Update interface and model names
  15583.  
  15584. .subckt 74192  UP DOWN CLR LOADBAR A B C D QA QB QC QD BOBAR COBAR
  15585. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  15586. +    params: MNTYMXDLY=0 IO_LEVEL=0
  15587. UIB bufa(4) DPWR DGND
  15588. +    A B C D   ABF BBF CBF DBF 
  15589. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  15590. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  192SUDATA
  15591. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  15592. U1 inva(4) DPWR DGND
  15593. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  15594. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  15595. UN inva(2) DPWR DGND
  15596. +    LOAD CLRBAR   LOADB CLRDE 
  15597. +    D0_GATE IO_STD 
  15598. U2 nanda(3,5) DPWR DGND
  15599. +    ABF    LOAD    CLRBAR
  15600. +    BBF    LOAD    CLRBAR
  15601. +    Q1BAR    Q2BAR    Q3BAR
  15602. +    CBF    LOAD    CLRBAR
  15603. +    DBF    LOAD    CLRBAR
  15604. +    PREA    PREB    B1    PREC    PRED
  15605. +    D0_GATE IO_STD 
  15606. U3 nanda(2,4) DPWR DGND
  15607. +    PREA    LOAD
  15608. +    PREB    LOAD
  15609. +    PREC    LOAD
  15610. +    PRED    LOAD
  15611. +    CLA    CLB    CLC    CLD
  15612. +    D0_GATE IO_STD 
  15613. U4 anda(2,4) DPWR DGND
  15614. +    CLRBAR    CLA
  15615. +    CLRBAR    CLB
  15616. +    CLRBAR    CLC
  15617. +    CLRBAR    CLD
  15618. +    CLRA    CLRB    CLRC    CLRD
  15619. +    D0_GATE IO_STD 
  15620. U5 or(2) DPWR DGND
  15621. +    UPB DOWNB   CLKA 
  15622. +    D0_GATE IO_STD 
  15623. U6 ao(3,2) DPWR DGND
  15624. +    DOWNB Q0BAR B1 Q0 Q3BAR UPB   CLKB 
  15625. +    D0_GATE IO_STD 
  15626. U7 ao(4,2) DPWR DGND
  15627. +    DOWNB Q0BAR B1 Q1BAR $D_HI Q0 Q1 UPB   CLKC 
  15628. +    D0_GATE IO_STD 
  15629. U8 ao(4,3) DPWR DGND
  15630. +    DOWNB    Q0BAR    Q1BAR    Q2BAR
  15631. +    $D_HI    Q0    Q3    UPB
  15632. +    Q0    Q1    Q2    UPB
  15633. +    CLKD
  15634. +    D0_GATE IO_STD 
  15635. U9 nand(5) DPWR DGND
  15636. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   BOBAR 
  15637. +    D_192_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15638. U10 nand(3) DPWR DGND
  15639. +    Q0 Q3 UPB   COBAR 
  15640. +    D_192_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15641. USU dff(4) DPWR DGND
  15642. +    $D_HI    CLRBAR    LOADB
  15643. +    AX    BX    CX    DX
  15644. +    AN    BN    CN    DN    AK    BK    CK    DK
  15645. +    D_192_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  15646. UB1 buf3a(2) DPWR DGND
  15647. +    $D_X $D_X   AN   PA CA 
  15648. +    D0_TGATE IO_STD 
  15649. UB2 buf3a(2) DPWR DGND
  15650. +    $D_X $D_X   BN   PB CB 
  15651. +    D0_TGATE IO_STD 
  15652. UB3 buf3a(2) DPWR DGND
  15653. +    $D_X $D_X   CN   PC CC 
  15654. +    D0_TGATE IO_STD 
  15655. UB4 buf3a(2) DPWR DGND
  15656. +    $D_X $D_X   DN   PD CD 
  15657. +    D0_TGATE IO_STD 
  15658. UB5 buf3a(2) DPWR DGND
  15659. +    PREA CLRA   AK   PA CA 
  15660. +    D0_TGATE IO_STD 
  15661. UB6 buf3a(2) DPWR DGND
  15662. +    PREB CLRB   BK   PB CB 
  15663. +    D0_TGATE IO_STD 
  15664. UB7 buf3a(2) DPWR DGND
  15665. +    PREC CLRC   CK   PC CC 
  15666. +    D0_TGATE IO_STD 
  15667. UB8 buf3a(2) DPWR DGND
  15668. +    PRED CLRD   DK   PD CD 
  15669. +    D0_TGATE IO_STD 
  15670. U11 jkff(1) DPWR DGND
  15671. +    PA CA CLKA   $D_HI $D_HI   Q0 Q0BAR 
  15672. +    D_192_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  15673. U12 jkff(1) DPWR DGND
  15674. +    PB CB CLKB   $D_HI $D_HI   Q1 Q1BAR 
  15675. +    D_192_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  15676. U13 jkff(1) DPWR DGND
  15677. +    PC CC CLKC   $D_HI $D_HI   Q2 Q2BAR 
  15678. +    D_192_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  15679. U14 jkff(1) DPWR DGND
  15680. +    PD CD CLKD   $D_HI $D_HI   Q3 Q3BAR 
  15681. +    D_192_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  15682. U15 buf DPWR DGND
  15683. +    CLRBAR   CLRBD 
  15684. +    D0_GATE IO_STD 
  15685. U16 buf3a(4) DPWR DGND
  15686. +    Q0 Q1 Q2 Q3   CLRBD   QA QB QC QD 
  15687. +    D_192_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15688. U17 buf3a(4) DPWR DGND
  15689. +    Q0 Q1 Q2 Q3   CLRDE   QA QB QC QD 
  15690. +    D_192_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15691. .ends
  15692.  
  15693. .subckt 192SUDATA  A B C D AX BX CX DX DPWR DGND
  15694. +    params: MNTYMXDLY=0 IO_LEVEL=0
  15695. UA bufa(4) DPWR DGND
  15696. +    A B C D   AB BB CB DB 
  15697. +    D_192_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  15698. UB xora(4) DPWR DGND
  15699. +    A    AB
  15700. +    B    BB
  15701. +    C    CB
  15702. +    D    DB
  15703. +    AX    BX    CX    DX
  15704. +    D0_GATE IO_STD 
  15705. .ends
  15706.  
  15707. .model D_192_1 ugate (
  15708. +    TPLHTY=16NS    TPHLTY=16NS
  15709. +    TPLHMX=24NS    TPHLMX=24NS
  15710. +    )
  15711. .model D_192_2 ugate (
  15712. +    TPLHTY=17NS    TPHLTY=16NS
  15713. +    TPLHMX=26NS    TPHLMX=24NS
  15714. +    )
  15715. .model D_192_3 ueff (
  15716. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  15717. +    TWPCLMN=20NS    TPPCQLHTY=3NS
  15718. +    TPPCQLHMX=3NS    TPPCQHLTY=3NS
  15719. +    TPPCQHLMX=3NS    TPCLKQLHTY=1NS
  15720. +    TPCLKQLHMX=1NS    TPCLKQHLTY=5NS
  15721. +    TPCLKQHLMX=10NS
  15722. +    )
  15723. .model D_192_4 utgate (
  15724. +    TPLHTY=24NS    TPHLTY=26NS
  15725. +    TPLHMX=37NS    TPHLMX=37NS
  15726. +    )
  15727. .model D_192_5 utgate (
  15728. +    TPHLTY=19NS    TPHLMX=32NS
  15729. +    )
  15730. .model D_192_6 ugate (
  15731. +    TPLHMN=19.9NS    TPHLMN=19.9NS
  15732. +    )
  15733. .model D_192_7 ueff (
  15734. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  15735. +    TPCLKQLHTY=24NS    TPCLKQLHMX=37NS
  15736. +    TPCLKQHLTY=24NS    TPCLKQHLMX=37NS
  15737. +    )
  15738. *----------
  15739. * 74ALS192  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  15740. *
  15741. * The ALS/AS Data Book, 1986, TI
  15742. * tvh    08/30/89    Update interface and model names
  15743.  
  15744. .subckt 74ALS192  UP DOWN CLR LOADBAR A B C D QA QB QC QD BOBAR COBAR
  15745. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  15746. +    params: MNTYMXDLY=0 IO_LEVEL=0
  15747. UIB bufa(4) DPWR DGND
  15748. +    A B C D   ABF BBF CBF DBF 
  15749. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  15750. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  ALS192SUDATA
  15751. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  15752. U1 inva(4) DPWR DGND
  15753. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  15754. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  15755. UI inva(2) DPWR DGND
  15756. +    LOAD CLRBAR   LOADB CLRDE 
  15757. +    D0_GATE IO_ALS00 
  15758. U2 nanda(3,5) DPWR DGND
  15759. +    ABF    LOAD    CLRBAR
  15760. +    BBF    LOAD    CLRBAR
  15761. +    Q1BAR    Q2BAR    Q3BAR
  15762. +    CBF    LOAD    CLRBAR
  15763. +    DBF    LOAD    CLRBAR
  15764. +    PREA    PREB    B1    PREC    PRED
  15765. +    D0_GATE IO_ALS00 
  15766. U3 nanda(2,4) DPWR DGND
  15767. +    PREA    LOAD
  15768. +    PREB    LOAD
  15769. +    PREC    LOAD
  15770. +    PRED    LOAD
  15771. +    CLA    CLB    CLC    CLD
  15772. +    D0_GATE IO_ALS00 
  15773. U4 anda(2,4) DPWR DGND
  15774. +    CLRBAR    CLA
  15775. +    CLRBAR    CLB
  15776. +    CLRBAR    CLC
  15777. +    CLRBAR    CLD
  15778. +    CLRA    CLRB    CLRC    CLRD
  15779. +    D0_GATE IO_ALS00 
  15780. U5 or(2) DPWR DGND
  15781. +    UPB DOWNB   CLKA 
  15782. +    D0_GATE IO_ALS00 
  15783. U6 ao(3,2) DPWR DGND
  15784. +    DOWNB Q0BAR B1 Q0 Q3BAR UPB   CLKB 
  15785. +    D0_GATE IO_ALS00 
  15786. U7 ao(4,2) DPWR DGND
  15787. +    DOWNB Q0BAR B1 Q1BAR $D_HI Q0 Q1 UPB   CLKC 
  15788. +    D0_GATE IO_ALS00 
  15789. U8 ao(4,3) DPWR DGND
  15790. +    DOWNB    Q0BAR    Q1BAR    Q2BAR
  15791. +    $D_HI    Q0    Q3    UPB
  15792. +    Q0    Q1    Q2    UPB
  15793. +    CLKD
  15794. +    D0_GATE IO_ALS00 
  15795. U9 nand(5) DPWR DGND
  15796. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   BOBAR 
  15797. +    D_ALS192_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15798. U10 nand(3) DPWR DGND
  15799. +    Q0 Q3 UPB   COBAR 
  15800. +    D_ALS192_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15801. USU dff(4) DPWR DGND
  15802. +    $D_HI    CLRBAR    LOADB
  15803. +    AX    BX    CX    DX
  15804. +    AN    BN    CN    DN    AK    BK    CK    DK
  15805. +    D_ALS192_7 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  15806. UB1 buf3a(2) DPWR DGND
  15807. +    $D_X $D_X   AN   PA CA 
  15808. +    D0_TGATE IO_ALS00 
  15809. UB2 buf3a(2) DPWR DGND
  15810. +    $D_X $D_X   BN   PB CB 
  15811. +    D0_TGATE IO_ALS00 
  15812. UB3 buf3a(2) DPWR DGND
  15813. +    $D_X $D_X   CN   PC CC 
  15814. +    D0_TGATE IO_ALS00 
  15815. UB4 buf3a(2) DPWR DGND
  15816. +    $D_X $D_X   DN   PD CD 
  15817. +    D0_TGATE IO_ALS00 
  15818. UB5 buf3a(2) DPWR DGND
  15819. +    PREA CLRA   AK   PA CA 
  15820. +    D0_TGATE IO_ALS00 
  15821. UB6 buf3a(2) DPWR DGND
  15822. +    PREB CLRB   BK   PB CB 
  15823. +    D0_TGATE IO_ALS00 
  15824. UB7 buf3a(2) DPWR DGND
  15825. +    PREC CLRC   CK   PC CC 
  15826. +    D0_TGATE IO_ALS00 
  15827. UB8 buf3a(2) DPWR DGND
  15828. +    PRED CLRD   DK   PD CD 
  15829. +    D0_TGATE IO_ALS00 
  15830. U11 jkff(1) DPWR DGND
  15831. +    PA CA CLKA   $D_HI $D_HI   Q0 Q0BAR 
  15832. +    D_ALS192_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  15833. U12 jkff(1) DPWR DGND
  15834. +    PB CB CLKB   $D_HI $D_HI   Q1 Q1BAR 
  15835. +    D_ALS192_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  15836. U13 jkff(1) DPWR DGND
  15837. +    PC CC CLKC   $D_HI $D_HI   Q2 Q2BAR 
  15838. +    D_ALS192_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  15839. U14 jkff(1) DPWR DGND
  15840. +    PD CD CLKD   $D_HI $D_HI   Q3 Q3BAR 
  15841. +    D_ALS192_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  15842. U15 buf DPWR DGND
  15843. +    LOAD   LOADD 
  15844. +    D0_GATE IO_ALS00 
  15845. U16 buf3a(4) DPWR DGND
  15846. +    Q0 Q1 Q2 Q3   LOADB   QA QB QC QD 
  15847. +    D_ALS192_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15848. U17 buf3a(4) DPWR DGND
  15849. +    Q0 Q1 Q2 Q3   LOADD   QA QB QC QD 
  15850. +    D_ALS192_5 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15851. .ends
  15852.  
  15853. .subckt ALS192SUDATA  A B C D AX BX CX DX DPWR DGND
  15854. +    params: MNTYMXDLY=0 IO_LEVEL=0
  15855. UA bufa(4) DPWR DGND
  15856. +    A B C D   AB BB CB DB 
  15857. +    D_ALS192_6 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  15858. UB xora(4) DPWR DGND
  15859. +    A    AB
  15860. +    B    BB
  15861. +    C    CB
  15862. +    D    DB
  15863. +    AX    BX    CX    DX
  15864. +    D0_GATE IO_ALS00 
  15865. .ends
  15866.  
  15867. .model D_ALS192_1 ugate (
  15868. +    TPLHMN=4NS    TPHLMN=5NS
  15869. +    TPLHMX=16NS    TPHLMX=18NS
  15870. +    )
  15871. .model D_ALS192_2 ugate (
  15872. +    TPLHMN=4NS    TPHLMN=5NS
  15873. +    TPLHMX=16NS    TPHLMX=18NS
  15874. +    )
  15875. .model D_ALS192_3 ueff (
  15876. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  15877. +    TWPCLMN=20NS    TSUPCCLKHMN=20NS
  15878. +    TPPCQLHMN=1NS    TPPCQLHMX=1PS
  15879. +    TPPCQHLMN=1NS    TPPCQHLMX=1PS
  15880. +    TPCLKQLHMN=0NS    TPCLKQLHMX=0NS
  15881. +    TPCLKQHLMN=0NS    TPCLKQHLMX=0NS
  15882. +    )
  15883. .model D_ALS192_4 utgate (
  15884. +    TPLHMN=4NS    TPHLMN=4NS
  15885. +    TPLHMX=19NS    TPHLMX=17NS
  15886. +    )
  15887. .model D_ALS192_5 utgate (
  15888. +    TPLHMN=7NS    TPHLMN=7NS
  15889. +    TPLHMX=30NS    TPHLMX=28NS
  15890. +    )
  15891. .model D_ALS192_6 ugate (
  15892. +    TPLHMN=19.9NS    TPHLMN=19.9NS
  15893. +    )
  15894. .model D_ALS192_7 ueff (
  15895. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  15896. +    TWPCLMN=20NS    TPCLKQLHMN=7NS
  15897. +    TPCLKQLHMX=30NS    TPCLKQHLMN=7NS
  15898. +    TPCLKQHLMX=30NS
  15899. +    )
  15900. *----------
  15901. * 74F192  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  15902. *
  15903. * The FAST Data Book, 1982, Fairchild
  15904. * tvh    08/30/89    Update interface and model names
  15905.  
  15906. .subckt 74F192  CPU CPD MR PLBAR P0 P1 P2 P3 Q0 Q1 Q2 Q3 TCDBAR TCUBAR
  15907. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  15908. +    params: MNTYMXDLY=0 IO_LEVEL=0
  15909. UIB bufa(4) DPWR DGND
  15910. +    P0 P1 P2 P3   ABF BBF CBF DBF 
  15911. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  15912. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  F192SUDATA
  15913. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  15914. U1 inva(4) DPWR DGND
  15915. +    CPU CPD MR PLBAR   UPB DOWNB CLRBAR LOAD 
  15916. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  15917. UI inva(2) DPWR DGND
  15918. +    LOAD CLRBAR   LOADB CLRDE 
  15919. +    D0_GATE IO_F 
  15920. U2 nanda(3,5) DPWR DGND
  15921. +    ABF    LOAD    CLRBAR
  15922. +    BBF    LOAD    CLRBAR
  15923. +    Q1BAR    Q2BAR    Q3BAR
  15924. +    CBF    LOAD    CLRBAR
  15925. +    DBF    LOAD    CLRBAR
  15926. +    PREA    PREB    B1    PREC    PRED
  15927. +    D0_GATE IO_F 
  15928. U3 nanda(2,4) DPWR DGND
  15929. +    PREA    LOAD
  15930. +    PREB    LOAD
  15931. +    PREC    LOAD
  15932. +    PRED    LOAD
  15933. +    CLA    CLB    CLC    CLD
  15934. +    D0_GATE IO_F 
  15935. U4 anda(2,4) DPWR DGND
  15936. +    CLRBAR    CLA
  15937. +    CLRBAR    CLB
  15938. +    CLRBAR    CLC
  15939. +    CLRBAR    CLD
  15940. +    CLRA    CLRB    CLRC    CLRD
  15941. +    D0_GATE IO_F 
  15942. U5 or(2) DPWR DGND
  15943. +    UPB DOWNB   CLKA 
  15944. +    D0_GATE IO_F 
  15945. U6 ao(3,2) DPWR DGND
  15946. +    DOWNB Q0BAR B1 QA Q3BAR UPB   CLKB 
  15947. +    D0_GATE IO_F 
  15948. U7 ao(4,2) DPWR DGND
  15949. +    DOWNB Q0BAR B1 Q1BAR $D_HI QA QB UPB   CLKC 
  15950. +    D0_GATE IO_F 
  15951. U8 ao(4,3) DPWR DGND
  15952. +    DOWNB    Q0BAR    Q1BAR    Q2BAR
  15953. +    $D_HI    QA    QD    UPB
  15954. +    QA    QB    QC    UPB
  15955. +    CLKD
  15956. +    D0_GATE IO_F 
  15957. U9 nand(5) DPWR DGND
  15958. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   TCDBAR 
  15959. +    D_F192_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15960. U10 nand(3) DPWR DGND
  15961. +    QA QD UPB   TCUBAR 
  15962. +    D_F192_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  15963. USU dff(4) DPWR DGND
  15964. +    $D_HI    CLRBAR    LOADB
  15965. +    AX    BX    CX    DX
  15966. +    AN    BN    CN    DN    AK    BK    CK    DK
  15967. +    D_F192_7 IO_F MNTYMXDLY={MNTYMXDLY} 
  15968. UB1 buf3a(2) DPWR DGND
  15969. +    $D_X $D_X   AN   PA CA 
  15970. +    D0_TGATE IO_F 
  15971. UB2 buf3a(2) DPWR DGND
  15972. +    $D_X $D_X   BN   PB CB 
  15973. +    D0_TGATE IO_F 
  15974. UB3 buf3a(2) DPWR DGND
  15975. +    $D_X $D_X   CN   PC CC 
  15976. +    D0_TGATE IO_F 
  15977. UB4 buf3a(2) DPWR DGND
  15978. +    $D_X $D_X   DN   PD CD 
  15979. +    D0_TGATE IO_F 
  15980. UB5 buf3a(2) DPWR DGND
  15981. +    PREA CLRA   AK   PA CA 
  15982. +    D0_TGATE IO_F 
  15983. UB6 buf3a(2) DPWR DGND
  15984. +    PREB CLRB   BK   PB CB 
  15985. +    D0_TGATE IO_F 
  15986. UB7 buf3a(2) DPWR DGND
  15987. +    PREC CLRC   CK   PC CC 
  15988. +    D0_TGATE IO_F 
  15989. UB8 buf3a(2) DPWR DGND
  15990. +    PRED CLRD   DK   PD CD 
  15991. +    D0_TGATE IO_F 
  15992. U11 jkff(1) DPWR DGND
  15993. +    PA CA CLKA   $D_HI $D_HI   QA Q0BAR 
  15994. +    D_F192_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  15995. U12 jkff(1) DPWR DGND
  15996. +    PB CB CLKB   $D_HI $D_HI   QB Q1BAR 
  15997. +    D_F192_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  15998. U13 jkff(1) DPWR DGND
  15999. +    PC CC CLKC   $D_HI $D_HI   QC Q2BAR 
  16000. +    D_F192_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  16001. U14 jkff(1) DPWR DGND
  16002. +    PD CD CLKD   $D_HI $D_HI   QD Q3BAR 
  16003. +    D_F192_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  16004. U15 buf DPWR DGND
  16005. +    CLRBAR   CLRBD 
  16006. +    D0_GATE IO_F 
  16007. U16 buf3a(4) DPWR DGND
  16008. +    QA QB QC QD   CLRBD   Q0 Q1 Q2 Q3 
  16009. +    D_F192_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16010. U17 buf3a(4) DPWR DGND
  16011. +    QA QB QC QD   CLRDE   Q0 Q1 Q2 Q3 
  16012. +    D_F192_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16013. .ends
  16014.  
  16015. .subckt F192SUDATA  A B C D AX BX CX DX DPWR DGND
  16016. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16017. UA bufa(4) DPWR DGND
  16018. +    A B C D   AB BB CB DB 
  16019. +    D_F192_6 IO_F MNTYMXDLY={MNTYMXDLY} 
  16020. UB xora(4) DPWR DGND
  16021. +    A    AB
  16022. +    B    BB
  16023. +    C    CB
  16024. +    D    DB
  16025. +    AX    BX    CX    DX
  16026. +    D0_GATE IO_F 
  16027. .ends
  16028.  
  16029. .model D_F192_1 ugate (
  16030. +    TPLHMN=3NS    TPLHTY=6.5NS
  16031. +    TPLHMX=9NS    TPHLMN=3NS
  16032. +    TPHLTY=6.5NS    TPHLMX=9NS
  16033. +    )
  16034. .model D_F192_2 ugate (
  16035. +    TPLHMN=3NS    TPLHTY=6.5NS
  16036. +    TPLHMX=9NS    TPHLMN=3NS
  16037. +    TPHLTY=6.5NS    TPHLMX=9NS
  16038. +    )
  16039. .model D_F192_3 ueff (
  16040. +    TWCLKHMN=8NS    TWCLKLMN=8NS
  16041. +    TWPCLMN=12NS    TSUPCCLKHMN=10NS
  16042. +    TPPCQLHMN=1NS    TPPCQLHTY=1.5NS
  16043. +    TPPCQLHMX=2NS    TPPCQHLMN=1NS
  16044. +    TPPCQHLTY=1.5NS    TPPCQHLMX=2NS
  16045. +    TPCLKQLHMN=2NS    TPCLKQLHTY=3.5NS
  16046. +    TPCLKQLHMX=5NS    TPCLKQHLMN=0NS
  16047. +    TPCLKQHLTY=0NS    TPCLKQHLMX=0NS
  16048. +    )
  16049. .model D_F192_4 utgate (
  16050. +    TPLHMN=3NS    TPLHTY=5.5NS
  16051. +    TPLHMX=8NS    TPHLMN=3.5NS
  16052. +    TPHLTY=6NS    TPHLMX=8.5NS
  16053. +    )
  16054. .model D_F192_5 utgate (
  16055. +    TPHLMN=4.5NS    TPHLTY=8NS
  16056. +    TPHLMX=11.5NS
  16057. +    )
  16058. .model D_F192_6 ugate (
  16059. +    TPLHMN=4.9NS    TPHLMN=7.9NS
  16060. +    )
  16061. .model D_F192_7 ueff (
  16062. +    TWCLKHMN=12NS    TWCLKLMN=12NS
  16063. +    TWPCLMN=12NS    TPCLKQLHMN=3NS
  16064. +    TPCLKQLHTY=5.5NS    TPCLKQLHMX=8NS
  16065. +    TPCLKQHLMN=3NS    TPCLKQHLTY=5.5NS
  16066. +    TPCLKQHLMX=8NS
  16067. +    )
  16068. *----------
  16069. * 74HC192  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  16070. *
  16071. * The High-speed CMOS Logic Data Book, 1988, TI
  16072. * tvh    08/30/89    Update interface and model names
  16073.  
  16074. .subckt 74HC192  UP DOWN CLR LOADBAR A B C D QA QB QC QD BOBAR COBAR
  16075. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  16076. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16077. UIB bufa(4) DPWR DGND
  16078. +    A B C D   ABF BBF CBF DBF 
  16079. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  16080. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  HC192SUDATA
  16081. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  16082. U1 inva(4) DPWR DGND
  16083. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  16084. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  16085. UI inva(2) DPWR DGND
  16086. +    LOAD CLRBAR   LOADB CLRDE 
  16087. +    D0_GATE IO_HC 
  16088. U2 nanda(3,5) DPWR DGND
  16089. +    ABF    LOAD    CLRBAR
  16090. +    BBF    LOAD    CLRBAR
  16091. +    Q1BAR    Q2BAR    Q3BAR
  16092. +    CBF    LOAD    CLRBAR
  16093. +    DBF    LOAD    CLRBAR
  16094. +    PREA    PREB    B1    PREC    PRED
  16095. +    D0_GATE IO_HC 
  16096. U3 nanda(2,4) DPWR DGND
  16097. +    PREA    LOAD
  16098. +    PREB    LOAD
  16099. +    PREC    LOAD
  16100. +    PRED    LOAD
  16101. +    CLA    CLB    CLC    CLD
  16102. +    D0_GATE IO_HC 
  16103. U4 anda(2,4) DPWR DGND
  16104. +    CLRBAR    CLA
  16105. +    CLRBAR    CLB
  16106. +    CLRBAR    CLC
  16107. +    CLRBAR    CLD
  16108. +    CLRA    CLRB    CLRC    CLRD
  16109. +    D0_GATE IO_HC 
  16110. U5 or(2) DPWR DGND
  16111. +    UPB DOWNB   CLKA 
  16112. +    D0_GATE IO_HC 
  16113. U6 ao(3,2) DPWR DGND
  16114. +    DOWNB Q0BAR B1 Q0 Q3BAR UPB   CLKB 
  16115. +    D0_GATE IO_HC 
  16116. U7 ao(4,2) DPWR DGND
  16117. +    DOWNB Q0BAR B1 Q1BAR $D_HI Q0 Q1 UPB   CLKC 
  16118. +    D0_GATE IO_HC 
  16119. U8 ao(4,3) DPWR DGND
  16120. +    DOWNB    Q0BAR    Q1BAR    Q2BAR
  16121. +    $D_HI    Q0    Q3    UPB
  16122. +    Q0    Q1    Q2    UPB
  16123. +    CLKD
  16124. +    D0_GATE IO_HC 
  16125. U9 nand(5) DPWR DGND
  16126. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   BOBAR 
  16127. +    D_HC192_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16128. U10 nand(3) DPWR DGND
  16129. +    Q0 Q3 UPB   COBAR 
  16130. +    D_HC192_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16131. USU dff(4) DPWR DGND
  16132. +    $D_HI    CLRBAR    LOADB
  16133. +    AX    BX    CX    DX
  16134. +    AN    BN    CN    DN    AK    BK    CK    DK
  16135. +    D_HC192_7 IO_HC MNTYMXDLY={MNTYMXDLY} 
  16136. UB1 buf3a(2) DPWR DGND
  16137. +    $D_X $D_X   AN   PA CA 
  16138. +    D0_TGATE IO_HC 
  16139. UB2 buf3a(2) DPWR DGND
  16140. +    $D_X $D_X   BN   PB CB 
  16141. +    D0_TGATE IO_HC 
  16142. UB3 buf3a(2) DPWR DGND
  16143. +    $D_X $D_X   CN   PC CC 
  16144. +    D0_TGATE IO_HC 
  16145. UB4 buf3a(2) DPWR DGND
  16146. +    $D_X $D_X   DN   PD CD 
  16147. +    D0_TGATE IO_HC 
  16148. UB5 buf3a(2) DPWR DGND
  16149. +    PREA CLRA   AK   PA CA 
  16150. +    D0_TGATE IO_HC 
  16151. UB6 buf3a(2) DPWR DGND
  16152. +    PREB CLRB   BK   PB CB 
  16153. +    D0_TGATE IO_HC 
  16154. UB7 buf3a(2) DPWR DGND
  16155. +    PREC CLRC   CK   PC CC 
  16156. +    D0_TGATE IO_HC 
  16157. UB8 buf3a(2) DPWR DGND
  16158. +    PRED CLRD   DK   PD CD 
  16159. +    D0_TGATE IO_HC 
  16160. U11 jkff(1) DPWR DGND
  16161. +    PA CA CLKA   $D_HI $D_HI   Q0 Q0BAR 
  16162. +    D_HC192_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  16163. U12 jkff(1) DPWR DGND
  16164. +    PB CB CLKB   $D_HI $D_HI   Q1 Q1BAR 
  16165. +    D_HC192_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  16166. U13 jkff(1) DPWR DGND
  16167. +    PC CC CLKC   $D_HI $D_HI   Q2 Q2BAR 
  16168. +    D_HC192_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  16169. U14 jkff(1) DPWR DGND
  16170. +    PD CD CLKD   $D_HI $D_HI   Q3 Q3BAR 
  16171. +    D_HC192_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  16172. U15 buf DPWR DGND
  16173. +    CLRBAR   CLRBD 
  16174. +    D0_GATE IO_HC 
  16175. U16 buf3a(4) DPWR DGND
  16176. +    Q0 Q1 Q2 Q3   CLRBD   QA QB QC QD 
  16177. +    D_HC192_4 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16178. U17 buf3a(4) DPWR DGND
  16179. +    Q0 Q1 Q2 Q3   CLRDE   QA QB QC QD 
  16180. +    D_HC192_5 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16181. .ends
  16182.  
  16183. .subckt HC192SUDATA  A B C D AX BX CX DX DPWR DGND
  16184. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16185. UA bufa(4) DPWR DGND
  16186. +    A B C D   AB BB CB DB 
  16187. +    D_HC192_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  16188. UB xora(4) DPWR DGND
  16189. +    A    AB
  16190. +    B    BB
  16191. +    C    CB
  16192. +    D    DB
  16193. +    AX    BX    CX    DX
  16194. +    D0_GATE IO_HC 
  16195. .ends
  16196.  
  16197. .model D_HC192_1 ugate (
  16198. +    TPLHTY=24NS    TPHLTY=24NS
  16199. +    TPLHMX=41NS    TPHLMX=41NS
  16200. +    )
  16201. .model D_HC192_2 ugate (
  16202. +    TPLHTY=24NS    TPHLTY=24NS
  16203. +    TPLHMX=41NS    TPHLMX=41NS
  16204. +    )
  16205. .model D_HC192_3 ueff (
  16206. +    TWCLKHMN=30NS    TWCLKLMN=30NS
  16207. +    TWPCLMN=30NS    TSUPCCLKHMN=28NS
  16208. +    TPPCQLHTY=1PS    TPPCQLHMX=2NS
  16209. +    TPPCQHLTY=1PS    TPPCQHLMX=2NS
  16210. +    TPCLKQLHTY=0NS    TPCLKQLHMX=0NS
  16211. +    TPCLKQHLTY=0NS    TPCLKQHLMX=0NS
  16212. +    )
  16213. .model D_HC192_4 utgate (
  16214. +    TPLHTY=40NS    TPHLTY=40NS
  16215. +    TPLHMX=63NS    TPHLMX=63NS
  16216. +    )
  16217. .model D_HC192_5 utgate (
  16218. +    TPHLTY=36NS    TPHLMX=58NS
  16219. +    )
  16220. .model D_HC192_6 ugate (
  16221. +    TPLHMN=28NS    TPHLMN=28NS
  16222. +    )
  16223. .model D_HC192_7 ueff (
  16224. +    TWCLKHMN=30NS    TWCLKLMN=30NS
  16225. +    TWPCLMN=30NS    TPCLKQLHTY=40NS
  16226. +    TPCLKQLHMX=63NS    TPCLKQHLTY=40NS
  16227. +    TPCLKQHLMX=63NS
  16228. +    )
  16229. *---------
  16230. * 74HCT192  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  16231. *
  16232. * The High-speed CMOS Logic Data Book, 1988, GOLDSTAR SEMICONDUCTOR, LTD
  16233. * cv    08/30/90    Created from HC
  16234.  
  16235. .subckt 74HCT192  UP DOWN CLR LOADBAR D0 D1 D2 D3 Q0 Q1 Q2 Q3 BOBAR COBAR
  16236. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  16237. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16238. UIB bufa(4) DPWR DGND
  16239. +    D0 D1 D2 D3   ABF BBF CBF DBF 
  16240. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  16241. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  HCT192SUDATA
  16242. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  16243. U1 inva(4) DPWR DGND
  16244. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  16245. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  16246. UI inva(2) DPWR DGND
  16247. +    LOAD CLRBAR   LOADB CLRDE 
  16248. +    D0_GATE IO_HCT 
  16249. U2 nanda(3,5) DPWR DGND
  16250. +    ABF    LOAD    CLRBAR
  16251. +    BBF    LOAD    CLRBAR
  16252. +    QBBAR    QCBAR    QDBAR
  16253. +    CBF    LOAD    CLRBAR
  16254. +    DBF    LOAD    CLRBAR
  16255. +    PREA    PREB    B1    PREC    PRED
  16256. +    D0_GATE IO_HCT 
  16257. U3 nanda(2,4) DPWR DGND
  16258. +    PREA    LOAD
  16259. +    PREB    LOAD
  16260. +    PREC    LOAD
  16261. +    PRED    LOAD
  16262. +    CLA    CLB    CLC    CLD
  16263. +    D0_GATE IO_HCT 
  16264. U4 anda(2,4) DPWR DGND
  16265. +    CLRBAR    CLA
  16266. +    CLRBAR    CLB
  16267. +    CLRBAR    CLC
  16268. +    CLRBAR    CLD
  16269. +    CLRA    CLRB    CLRC    CLRD
  16270. +    D0_GATE IO_HCT 
  16271. U5 or(2) DPWR DGND
  16272. +    UPB DOWNB   CLKA 
  16273. +    D0_GATE IO_HCT 
  16274. U6 ao(3,2) DPWR DGND
  16275. +    DOWNB QABAR B1 QA QDBAR UPB   CLKB 
  16276. +    D0_GATE IO_HCT 
  16277. U7 ao(4,2) DPWR DGND
  16278. +    DOWNB QABAR B1 QBBAR $D_HI QA QB UPB   CLKC 
  16279. +    D0_GATE IO_HCT 
  16280. U8 ao(4,3) DPWR DGND
  16281. +    DOWNB    QABAR    QBBAR    QCBAR
  16282. +    $D_HI    QA    QD    UPB
  16283. +    QA    QB    QC    UPB
  16284. +    CLKD
  16285. +    D0_GATE IO_HCT 
  16286. U9 nand(5) DPWR DGND
  16287. +    DOWNB QABAR QBBAR QCBAR QDBAR   BOBAR 
  16288. +    D_HCT192_1 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16289. U10 nand(3) DPWR DGND
  16290. +    QA QD UPB   COBAR 
  16291. +    D_HCT192_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16292. USU dff(4) DPWR DGND
  16293. +    $D_HI    CLRBAR    LOADB
  16294. +    AX    BX    CX    DX
  16295. +    AN    BN    CN    DN    AK    BK    CK    DK
  16296. +    D_HCT192_7 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  16297. UB1 buf3a(2) DPWR DGND
  16298. +    $D_X $D_X   AN   PA CA 
  16299. +    D0_TGATE IO_HCT 
  16300. UB2 buf3a(2) DPWR DGND
  16301. +    $D_X $D_X   BN   PB CB 
  16302. +    D0_TGATE IO_HCT 
  16303. UB3 buf3a(2) DPWR DGND
  16304. +    $D_X $D_X   CN   PC CC 
  16305. +    D0_TGATE IO_HCT 
  16306. UB4 buf3a(2) DPWR DGND
  16307. +    $D_X $D_X   DN   PD CD 
  16308. +    D0_TGATE IO_HCT 
  16309. UB5 buf3a(2) DPWR DGND
  16310. +    PREA CLRA   AK   PA CA 
  16311. +    D0_TGATE IO_HCT 
  16312. UB6 buf3a(2) DPWR DGND
  16313. +    PREB CLRB   BK   PB CB 
  16314. +    D0_TGATE IO_HCT 
  16315. UB7 buf3a(2) DPWR DGND
  16316. +    PREC CLRC   CK   PC CC 
  16317. +    D0_TGATE IO_HCT 
  16318. UB8 buf3a(2) DPWR DGND
  16319. +    PRED CLRD   DK   PD CD 
  16320. +    D0_TGATE IO_HCT 
  16321. U11 jkff(1) DPWR DGND
  16322. +    PA CA CLKA   $D_HI $D_HI   QA QABAR 
  16323. +    D_HCT192_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  16324. U12 jkff(1) DPWR DGND
  16325. +    PB CB CLKB   $D_HI $D_HI   QB QBBAR 
  16326. +    D_HCT192_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  16327. U13 jkff(1) DPWR DGND
  16328. +    PC CC CLKC   $D_HI $D_HI   QC QCBAR 
  16329. +    D_HCT192_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  16330. U14 jkff(1) DPWR DGND
  16331. +    PD CD CLKD   $D_HI $D_HI   QD QDBAR 
  16332. +    D_HCT192_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  16333. U15 buf DPWR DGND
  16334. +    CLRBAR   CLRBD 
  16335. +    D0_GATE IO_HCT 
  16336. U16 buf3a(4) DPWR DGND
  16337. +    QA QB QC QD   CLRBD   Q0 Q1 Q2 Q3 
  16338. +    D_HCT192_4 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16339. U17 buf3a(4) DPWR DGND
  16340. +    QA QB QC QD   CLRDE   Q0 Q1 Q2 Q3 
  16341. +    D_HCT192_5 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16342. .ends
  16343.  
  16344. .subckt HCT192SUDATA  D0 D1 D2 D3 AX BX CX DX DPWR DGND
  16345. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16346. UA bufa(4) DPWR DGND
  16347. +    D0 D1 D2 D3   AB BB CB DB 
  16348. +    D_HCT192_6 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  16349. UB xora(4) DPWR DGND
  16350. +    D0    AB
  16351. +    D1    BB
  16352. +    D2    CB
  16353. +    D3    DB
  16354. +    AX    BX    CX    DX
  16355. +    D0_GATE IO_HCT 
  16356. .ends
  16357.  
  16358. .model D_HCT192_1 ugate (
  16359. +    TPLHTY=20NS    TPHLTY=20NS
  16360. +    TPLHMX=35NS    TPHLMX=35NS
  16361. +    )
  16362. .model D_HCT192_2 ugate (
  16363. +    TPLHTY=20NS    TPHLTY=20NS
  16364. +    TPLHMX=35NS    TPHLMX=35NS
  16365. +    )
  16366. .model D_HCT192_3 ueff (
  16367. +    TWCLKHMN=32NS    TWCLKLMN=32NS
  16368. +    TWPCLMN=32NS    TSUPCCLKHMN=27NS
  16369. +    TPPCQLHTY=0NS    TPPCQLHMX=2NS
  16370. +    TPPCQHLTY=0NS    TPPCQHLMX=2NS
  16371. +    TPCLKQLHTY=0NS    TPCLKQLHMX=0NS
  16372. +    TPCLKQHLTY=0NS    TPCLKQHLMX=0NS
  16373. +    )
  16374. .model D_HCT192_4 utgate (
  16375. +    TPLHTY=37NS    TPHLTY=37NS
  16376. +    TPLHMX=58NS    TPHLMX=58NS
  16377. +    )
  16378. .model D_HCT192_5 utgate (
  16379. +    TPHLTY=32NS    TPHLMX=52NS
  16380. +    )
  16381. .model D_HCT192_6 ugate (
  16382. +    TPLHMN=27NS    TPHLMN=27NS
  16383. +    )
  16384. .model D_HCT192_7 ueff (
  16385. +    TWCLKHMN=32NS    TWCLKLMN=32NS
  16386. +    TWPCLMN=32NS    TPCLKQLHTY=37NS
  16387. +    TPCLKQLHMX=58NS    TPCLKQHLTY=37NS
  16388. +    TPCLKQHLMX=58NS
  16389. +    )
  16390. *----------
  16391. * 74LS192  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  16392. *
  16393. * The TTL Data Book, Vol 2, 1985, TI
  16394. * tvh    08/29/89    Update interface and model names
  16395.  
  16396. .subckt 74LS192  UP DOWN CLR LOADBAR A B C D QA QB QC QD BOBAR COBAR
  16397. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  16398. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16399. UIB bufa(4) DPWR DGND
  16400. +    A B C D   ABF BBF CBF DBF 
  16401. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  16402. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  LS192SUDATA
  16403. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  16404. U1 inva(4) DPWR DGND
  16405. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  16406. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  16407. UI inva(2) DPWR DGND
  16408. +    LOAD CLRBAR   LOADB CLRDE 
  16409. +    D0_GATE IO_LS 
  16410. U2 nanda(3,5) DPWR DGND
  16411. +    ABF    LOAD    CLRBAR
  16412. +    BBF    LOAD    CLRBAR
  16413. +    Q1BAR    Q2BAR    Q3BAR
  16414. +    CBF    LOAD    CLRBAR
  16415. +    DBF    LOAD    CLRBAR
  16416. +    PREA    PREB    B1    PREC    PRED
  16417. +    D0_GATE IO_LS 
  16418. U3 nanda(2,4) DPWR DGND
  16419. +    PREA    LOAD
  16420. +    PREB    LOAD
  16421. +    PREC    LOAD
  16422. +    PRED    LOAD
  16423. +    CLA    CLB    CLC    CLD
  16424. +    D0_GATE IO_LS 
  16425. U4 anda(2,4) DPWR DGND
  16426. +    CLRBAR    CLA
  16427. +    CLRBAR    CLB
  16428. +    CLRBAR    CLC
  16429. +    CLRBAR    CLD
  16430. +    CLRA    CLRB    CLRC    CLRD
  16431. +    D0_GATE IO_LS 
  16432. U5 or(2) DPWR DGND
  16433. +    UPB DOWNB   CLKA 
  16434. +    D0_GATE IO_LS 
  16435. U6 ao(3,2) DPWR DGND
  16436. +    DOWNB Q0BAR B1 Q0 Q3BAR UPB   CLKB 
  16437. +    D0_GATE IO_LS 
  16438. U7 ao(4,2) DPWR DGND
  16439. +    DOWNB Q0BAR B1 Q1BAR $D_HI Q0 Q1 UPB   CLKC 
  16440. +    D0_GATE IO_LS 
  16441. U8 ao(4,3) DPWR DGND
  16442. +    DOWNB    Q0BAR    Q1BAR    Q2BAR
  16443. +    $D_HI    Q0    Q3    UPB
  16444. +    Q0    Q1    Q2    UPB
  16445. +    CLKD
  16446. +    D0_GATE IO_LS 
  16447. U9 nand(5) DPWR DGND
  16448. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   BOBAR 
  16449. +    D_LS192_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16450. U10 nand(3) DPWR DGND
  16451. +    Q0 Q3 UPB   COBAR 
  16452. +    D_LS192_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16453. USU dff(4) DPWR DGND
  16454. +    $D_HI    CLRBAR    LOADB
  16455. +    AX    BX    CX    DX
  16456. +    AN    BN    CN    DN    AK    BK    CK    DK
  16457. +    D_LS192_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  16458. UB1 buf3a(2) DPWR DGND
  16459. +    $D_X $D_X   AN   PA CA 
  16460. +    D0_TGATE IO_LS 
  16461. UB2 buf3a(2) DPWR DGND
  16462. +    $D_X $D_X   BN   PB CB 
  16463. +    D0_TGATE IO_LS 
  16464. UB3 buf3a(2) DPWR DGND
  16465. +    $D_X $D_X   CN   PC CC 
  16466. +    D0_TGATE IO_LS 
  16467. UB4 buf3a(2) DPWR DGND
  16468. +    $D_X $D_X   DN   PD CD 
  16469. +    D0_TGATE IO_LS 
  16470. UB5 buf3a(2) DPWR DGND
  16471. +    PREA CLRA   AK   PA CA 
  16472. +    D0_TGATE IO_LS 
  16473. UB6 buf3a(2) DPWR DGND
  16474. +    PREB CLRB   BK   PB CB 
  16475. +    D0_TGATE IO_LS 
  16476. UB7 buf3a(2) DPWR DGND
  16477. +    PREC CLRC   CK   PC CC 
  16478. +    D0_TGATE IO_LS 
  16479. UB8 buf3a(2) DPWR DGND
  16480. +    PRED CLRD   DK   PD CD 
  16481. +    D0_TGATE IO_LS 
  16482. U11 jkff(1) DPWR DGND
  16483. +    PA CA CLKA   $D_HI $D_HI   Q0 Q0BAR 
  16484. +    D_LS192_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  16485. U12 jkff(1) DPWR DGND
  16486. +    PB CB CLKB   $D_HI $D_HI   Q1 Q1BAR 
  16487. +    D_LS192_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  16488. U13 jkff(1) DPWR DGND
  16489. +    PC CC CLKC   $D_HI $D_HI   Q2 Q2BAR 
  16490. +    D_LS192_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  16491. U14 jkff(1) DPWR DGND
  16492. +    PD CD CLKD   $D_HI $D_HI   Q3 Q3BAR 
  16493. +    D_LS192_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  16494. U15 buf DPWR DGND
  16495. +    CLRBAR   CLRBD 
  16496. +    D0_GATE IO_LS 
  16497. U16 buf3a(4) DPWR DGND
  16498. +    Q0 Q1 Q2 Q3   CLRBD   QA QB QC QD 
  16499. +    D_LS192_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16500. U17 buf3a(4) DPWR DGND
  16501. +    Q0 Q1 Q2 Q3   CLRDE   QA QB QC QD 
  16502. +    D_LS192_5 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16503. .ends
  16504.  
  16505. .subckt LS192SUDATA  A B C D AX BX CX DX DPWR DGND
  16506. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16507. UA bufa(4) DPWR DGND
  16508. +    A B C D   AB BB CB DB 
  16509. +    D_LS192_6 IO_LS MNTYMXDLY={MNTYMXDLY} 
  16510. UB xora(4) DPWR DGND
  16511. +    A    AB
  16512. +    B    BB
  16513. +    C    CB
  16514. +    D    DB
  16515. +    AX    BX    CX    DX
  16516. +    D0_GATE IO_LS 
  16517. .ends
  16518.  
  16519. .model D_LS192_1 ugate (
  16520. +    TPLHTY=16NS    TPHLTY=15NS
  16521. +    TPLHMX=24NS    TPHLMX=24NS
  16522. +    )
  16523. .model D_LS192_2 ugate (
  16524. +    TPLHTY=17NS    TPHLTY=18NS
  16525. +    TPLHMX=26NS    TPHLMX=24NS
  16526. +    )
  16527. .model D_LS192_3 ueff (
  16528. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  16529. +    TWPCLMN=20NS    TSUPCCLKHMN=15NS
  16530. +    TPPCQLHTY=1NS    TPPCQLHMX=3NS
  16531. +    TPPCQHLTY=1NS    TPPCQHLMX=3NS
  16532. +    TPCLKQLHTY=4NS    TPCLKQLHMX=1NS
  16533. +    TPCLKQHLTY=6NS    TPCLKQHLMX=10NS
  16534. +    )
  16535. .model D_LS192_4 utgate (
  16536. +    TPLHTY=23NS    TPHLTY=24NS
  16537. +    TPLHMX=37NS    TPHLMX=37NS
  16538. +    )
  16539. .model D_LS192_5 utgate (
  16540. +    TPHLTY=22NS    TPHLMX=32NS
  16541. +    )
  16542. .model D_LS192_6 ugate (
  16543. +    TPLHMN=19.9NS    TPHLMN=19.9NS
  16544. +    )
  16545. .model D_LS192_7 ueff (
  16546. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  16547. +    TWPCLMN=20NS    TPCLKQLHTY=23NS
  16548. +    TPCLKQLHMX=37NS    TPCLKQHLTY=23NS
  16549. +    TPCLKQHLMX=37NS
  16550. +    )
  16551. *-------------------------------------------------------------------------
  16552. * 74193  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  16553. *
  16554. * The TTL Data Book, Vol 2, 1985, TI
  16555. * tvh    08/29/89    Update interface and model names
  16556.  
  16557. .subckt 74193  UP DOWN CLR LOADBAR A B C D QA QB QC QD BOBAR COBAR
  16558. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  16559. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16560. UIB bufa(4) DPWR DGND
  16561. +    A B C D   ABF BBF CBF DBF 
  16562. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  16563. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  193SUDATA
  16564. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  16565. U1 inva(4) DPWR DGND
  16566. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  16567. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  16568. UI inva(2) DPWR DGND
  16569. +    LOAD CLRBAR   LOADB CLRDE 
  16570. +    D0_GATE IO_STD 
  16571. U2 nanda(3,4) DPWR DGND
  16572. +    ABF    LOAD    CLRBAR
  16573. +    BBF    LOAD    CLRBAR
  16574. +    CBF    LOAD    CLRBAR
  16575. +    DBF    LOAD    CLRBAR
  16576. +    PREA    PREB    PREC    PRED
  16577. +    D0_GATE IO_STD 
  16578. U3 nanda(2,4) DPWR DGND
  16579. +    PREA    LOAD
  16580. +    PREB    LOAD
  16581. +    PREC    LOAD
  16582. +    PRED    LOAD
  16583. +    CLA    CLB    CLC    CLD
  16584. +    D0_GATE IO_STD 
  16585. U4 anda(2,4) DPWR DGND
  16586. +    CLRBAR    CLA
  16587. +    CLRBAR    CLB
  16588. +    CLRBAR    CLC
  16589. +    CLRBAR    CLD
  16590. +    CLRA    CLRB    CLRC    CLRD
  16591. +    D0_GATE IO_STD 
  16592. U5 or(2) DPWR DGND
  16593. +    UPB DOWNB   CLKA 
  16594. +    D0_GATE IO_STD 
  16595. U6 ao(2,2) DPWR DGND
  16596. +    DOWNB Q0BAR Q0 UPB   CLKB 
  16597. +    D0_GATE IO_STD 
  16598. U7 ao(3,2) DPWR DGND
  16599. +    DOWNB Q0BAR Q1BAR Q0 Q1 UPB   CLKC 
  16600. +    D0_GATE IO_STD 
  16601. U8 ao(4,2) DPWR DGND
  16602. +    DOWNB Q0BAR Q1BAR Q2BAR Q0 Q1 Q2 UPB   CLKD 
  16603. +    D0_GATE IO_STD 
  16604. U9 nand(5) DPWR DGND
  16605. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   BOBAR 
  16606. +    D_193_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16607. U10 nand(5) DPWR DGND
  16608. +    Q0 Q1 Q2 Q3 UPB   COBAR 
  16609. +    D_193_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16610. USU dff(4) DPWR DGND
  16611. +    $D_HI    CLRBAR    LOADB
  16612. +    AX    BX    CX    DX
  16613. +    AN    BN    CN    DN    AK    BK    CK    DK
  16614. +    D_193_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  16615. UB1 buf3a(2) DPWR DGND
  16616. +    $D_X $D_X   AN   PA CA 
  16617. +    D0_TGATE IO_STD 
  16618. UB2 buf3a(2) DPWR DGND
  16619. +    $D_X $D_X   BN   PB CB 
  16620. +    D0_TGATE IO_STD 
  16621. UB3 buf3a(2) DPWR DGND
  16622. +    $D_X $D_X   CN   PC CC 
  16623. +    D0_TGATE IO_STD 
  16624. UB4 buf3a(2) DPWR DGND
  16625. +    $D_X $D_X   DN   PD CD 
  16626. +    D0_TGATE IO_STD 
  16627. UB5 buf3a(2) DPWR DGND
  16628. +    PREA CLRA   AK   PA CA 
  16629. +    D0_TGATE IO_STD 
  16630. UB6 buf3a(2) DPWR DGND
  16631. +    PREB CLRB   BK   PB CB 
  16632. +    D0_TGATE IO_STD 
  16633. UB7 buf3a(2) DPWR DGND
  16634. +    PREC CLRC   CK   PC CC 
  16635. +    D0_TGATE IO_STD 
  16636. UB8 buf3a(2) DPWR DGND
  16637. +    PRED CLRD   DK   PD CD 
  16638. +    D0_TGATE IO_STD 
  16639. U11 jkff(1) DPWR DGND
  16640. +    PA CA CLKA   $D_HI $D_HI   Q0 Q0BAR 
  16641. +    D_193_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  16642. U12 jkff(1) DPWR DGND
  16643. +    PB CB CLKB   $D_HI $D_HI   Q1 Q1BAR 
  16644. +    D_193_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  16645. U13 jkff(1) DPWR DGND
  16646. +    PC CC CLKC   $D_HI $D_HI   Q2 Q2BAR 
  16647. +    D_193_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  16648. U14 jkff(1) DPWR DGND
  16649. +    PD CD CLKD   $D_HI $D_HI   Q3 Q3BAR 
  16650. +    D_193_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  16651. U15 buf DPWR DGND
  16652. +    CLRBAR   CLRBD 
  16653. +    D0_GATE IO_STD 
  16654. U16 buf3a(4) DPWR DGND
  16655. +    Q0 Q1 Q2 Q3   CLRBD   QA QB QC QD 
  16656. +    D_193_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16657. U17 buf3a(4) DPWR DGND
  16658. +    Q0 Q1 Q2 Q3   CLRDE   QA QB QC QD 
  16659. +    D_193_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16660. .ends
  16661.  
  16662. .subckt 193SUDATA  A B C D AX BX CX DX DPWR DGND
  16663. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16664. UA bufa(4) DPWR DGND
  16665. +    A B C D   AB BB CB DB 
  16666. +    D_193_6 IO_STD MNTYMXDLY={MNTYMXDLY} 
  16667. UB xora(4) DPWR DGND
  16668. +    A    AB
  16669. +    B    BB
  16670. +    C    CB
  16671. +    D    DB
  16672. +    AX    BX    CX    DX
  16673. +    D0_GATE IO_STD 
  16674. .ends
  16675.  
  16676. .model D_193_1 ugate (
  16677. +    TPLHTY=16NS    TPHLTY=16NS
  16678. +    TPLHMX=24NS    TPHLMX=24NS
  16679. +    )
  16680. .model D_193_2 ugate (
  16681. +    TPLHTY=17NS    TPHLTY=16NS
  16682. +    TPLHMX=26NS    TPHLMX=24NS
  16683. +    )
  16684. .model D_193_3 ueff (
  16685. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  16686. +    TWPCLMN=20NS    TPPCQLHTY=3NS
  16687. +    TPPCQLHMX=3NS    TPPCQHLTY=3NS
  16688. +    TPPCQHLMX=3NS    TPCLKQLHTY=1NS
  16689. +    TPCLKQLHMX=1NS    TPCLKQHLTY=5NS
  16690. +    TPCLKQHLMX=10NS
  16691. +    )
  16692. .model D_193_4 utgate (
  16693. +    TPLHTY=24NS    TPHLTY=26NS
  16694. +    TPLHMX=37NS    TPHLMX=37NS
  16695. +    )
  16696. .model D_193_5 utgate (
  16697. +    TPHLTY=19NS    TPHLMX=32NS
  16698. +    )
  16699. .model D_193_6 ugate (
  16700. +    TPLHMN=19.9NS    TPHLMN=19.9NS
  16701. +    )
  16702. .model D_193_7 ueff (
  16703. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  16704. +    TPCLKQLHTY=24NS    TPCLKQLHMX=37NS
  16705. +    TPCLKQHLTY=24NS    TPCLKQHLMX=37NS
  16706. +    )
  16707. *---------
  16708. * 74AC193  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  16709. *
  16710. * (c) 1988 RCA/GE Corporation, Advanced CMOS Logic IC's
  16711. * cv  updated 7/26/1990
  16712.  
  16713. * Note:  Due to the complexity of the logic diagram, the delay for MR
  16714. *        to Qn is actually 4.0 ns as opposed to 4.1 ns as the given minimum 
  16715. *     in the databook.
  16716. *
  16717.  
  16718. .subckt 74AC193  CPU CPD MR PLBAR P0 P1 P2 P3 Q0 Q1 Q2 Q3 TCBARU TCBARD
  16719. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  16720. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16721. U1 bufa(4) DPWR DGND
  16722. +    P0 P1 P2 P3   P0BUF P1BUF P2BUF P3BUF 
  16723. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  16724. X1  P0BUF P1BUF P2BUF P3BUF P0X P1X P2X P3X  DPWR DGND  AC193SUDATA
  16725. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  16726. U2 inva(4) DPWR DGND
  16727. +    CPU CPD MR PLBAR   CPUBAR CPDBAR MRBAR PL 
  16728. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  16729. U3 inva(2) DPWR DGND
  16730. +    PL MRBAR   PLB MRB 
  16731. +    D0_GATE IO_AC 
  16732. U4 nanda(3,4) DPWR DGND
  16733. +    P0BUF    PL    MRBAR
  16734. +    P1BUF    PL    MRBAR
  16735. +    P2BUF    PL    MRBAR
  16736. +    P3BUF    PL    MRBAR
  16737. +    SD0    SD1    SD2    SD3
  16738. +    D0_GATE IO_AC 
  16739. U5 nanda(2,4) DPWR DGND
  16740. +    SD0    PL
  16741. +    SD1    PL
  16742. +    SD2    PL
  16743. +    SD3    PL
  16744. +    CLA    CLB    CLC    CLD
  16745. +    D0_GATE IO_AC 
  16746. U6 anda(2,4) DPWR DGND
  16747. +    MRBAR    CLA
  16748. +    MRBAR    CLB
  16749. +    MRBAR    CLC
  16750. +    MRBAR    CLD
  16751. +    CD0    CD1    CD2    CD3
  16752. +    D0_GATE IO_AC 
  16753. U7 or(2) DPWR DGND
  16754. +    CPUBAR CPDBAR   CP 
  16755. +    D0_GATE IO_AC 
  16756. U8 ao(2,2) DPWR DGND
  16757. +    Q0BAR CPDBAR QA CPUBAR   JK1 
  16758. +    D0_GATE IO_AC 
  16759. U9 ao(3,2) DPWR DGND
  16760. +    Q0BAR Q1BAR CPDBAR QA QB CPUBAR   JK2 
  16761. +    D0_GATE IO_AC 
  16762. U10 ao(4,2) DPWR DGND
  16763. +    Q0BAR Q1BAR Q2BAR CPDBAR QA QB QC CPUBAR   JK3 
  16764. +    D0_GATE IO_AC 
  16765. U11 nand(5) DPWR DGND
  16766. +    CPUBAR QA QB QC QD   TCBARU 
  16767. +    D_AC193_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16768. U12 nand(5) DPWR DGND
  16769. +    CPDBAR Q0BAR Q1BAR Q2BAR Q3BAR   TCBARD 
  16770. +    D_AC193_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16771. U13A jkff(1) DPWR DGND
  16772. +    SD0 CD0 CP   $D_HI $D_HI   QA Q0BAR 
  16773. +    D_AC193_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  16774. U13B jkff(1) DPWR DGND
  16775. +    SD1 CD1 CP   JK1 JK1   QB Q1BAR 
  16776. +    D_AC193_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  16777. U13C jkff(1) DPWR DGND
  16778. +    SD2 CD2 CP   JK2 JK2   QC Q2BAR 
  16779. +    D_AC193_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  16780. U13D jkff(1) DPWR DGND
  16781. +    SD3 CD3 CP   JK3 JK3   QD Q3BAR 
  16782. +    D_AC193_3 IO_AC MNTYMXDLY={MNTYMXDLY} 
  16783. U14 inva(4) DPWR DGND
  16784. +    Q0BAR Q1BAR Q2BAR Q3BAR   Q0 Q1 Q2 Q3 
  16785. +    D_AC193_4 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16786. .ends
  16787.  
  16788. .subckt AC193SUDATA  P0 P1 P2 P3 P0X P1X P2X P3X DPWR DGND
  16789. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16790. UA bufa(4) DPWR DGND
  16791. +    P0 P1 P2 P3   P0A P1A P2A P3A 
  16792. +    D_AC193_5 IO_AC MNTYMXDLY={MNTYMXDLY} 
  16793. UB xora(4) DPWR DGND
  16794. +    P0    P0A
  16795. +    P1    P1A
  16796. +    P2    P2A
  16797. +    P3    P3A
  16798. +    P0X    P1X    P2X    P3X
  16799. +    D0_GATE IO_AC 
  16800. .ends
  16801.  
  16802. .model D_AC193_1 ugate (
  16803. +    tplhmn=2.9ns    tplhmx=10.2ns
  16804. +    tphlmn=2.9ns    tphlmx=10.2ns
  16805. +    )
  16806. .model D_AC193_3 ueff (
  16807. +    tsupcclkhmn=1ns    tsudclkmn=5.5ns
  16808. +    thdclkmn=0ns    tppcqlhmn=3.1ns
  16809. +    tppcqlhmx=12.5ns    tppcqhlmn=3.1ns
  16810. +    tppcqhlmx=12.5ns    tpclkqlhmn=2.6ns
  16811. +    tpclkqlhmx=10.7ns    tpclkqhlmn=2.6ns
  16812. +    tpclkqhlmx=10.7ns    twclkhmn=5.1ns
  16813. +    twclklmn=5.8ns    twpclmn=4.4ns
  16814. +    )
  16815. .model D_AC193_4 ugate (
  16816. +    tplhmn=1ns    tplhmx=2ns
  16817. +    tphlmn=1ns    tphlmx=2ns
  16818. +    )
  16819. .model D_AC193_5 ugate (
  16820. +    tplhmn=3.2ns    tplhmx=13ns
  16821. +    tphlmn=3.2ns    tphlmx=13ns
  16822. +    )
  16823. *---------
  16824. * 74ACT193  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  16825. *
  16826. * (c) 1988 RCA/GE Corporation, Advanced CMOS Logic IC's
  16827. * cv  updated 7/26/1990
  16828.  
  16829. * Note:  Due to the complexity of the logic diagram, the delay for MR
  16830. *        to Qn is ACTtually 4.0 ns as opposed to 4.1 ns as the given minimum 
  16831. *     in the databook.
  16832. *
  16833.  
  16834. .subckt 74ACT193  CPU CPD MR PLBAR P0 P1 P2 P3 Q0 Q1 Q2 Q3 TCBARU TCBARD
  16835. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  16836. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16837. U1 bufa(4) DPWR DGND
  16838. +    P0 P1 P2 P3   P0BUF P1BUF P2BUF P3BUF 
  16839. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  16840. X1  P0BUF P1BUF P2BUF P3BUF P0X P1X P2X P3X  DPWR DGND  ACT193SUDATA
  16841. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  16842. U2 inva(4) DPWR DGND
  16843. +    CPU CPD MR PLBAR   CPUBAR CPDBAR MRBAR PL 
  16844. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  16845. U3 inva(2) DPWR DGND
  16846. +    PL MRBAR   PLB MRB 
  16847. +    D0_GATE IO_ACT 
  16848. U4 nanda(3,4) DPWR DGND
  16849. +    P0BUF    PL    MRBAR
  16850. +    P1BUF    PL    MRBAR
  16851. +    P2BUF    PL    MRBAR
  16852. +    P3BUF    PL    MRBAR
  16853. +    SD0    SD1    SD2    SD3
  16854. +    D0_GATE IO_ACT 
  16855. U5 nanda(2,4) DPWR DGND
  16856. +    SD0    PL
  16857. +    SD1    PL
  16858. +    SD2    PL
  16859. +    SD3    PL
  16860. +    CLA    CLB    CLC    CLD
  16861. +    D0_GATE IO_ACT 
  16862. U6 anda(2,4) DPWR DGND
  16863. +    MRBAR    CLA
  16864. +    MRBAR    CLB
  16865. +    MRBAR    CLC
  16866. +    MRBAR    CLD
  16867. +    CD0    CD1    CD2    CD3
  16868. +    D0_GATE IO_ACT 
  16869. U7 or(2) DPWR DGND
  16870. +    CPUBAR CPDBAR   CP 
  16871. +    D0_GATE IO_ACT 
  16872. U8 ao(2,2) DPWR DGND
  16873. +    Q0BAR CPDBAR QA CPUBAR   JK1 
  16874. +    D0_GATE IO_ACT 
  16875. U9 ao(3,2) DPWR DGND
  16876. +    Q0BAR Q1BAR CPDBAR QA QB CPUBAR   JK2 
  16877. +    D0_GATE IO_ACT 
  16878. U10 ao(4,2) DPWR DGND
  16879. +    Q0BAR Q1BAR Q2BAR CPDBAR QA QB QC CPUBAR   JK3 
  16880. +    D0_GATE IO_ACT 
  16881. U11 nand(5) DPWR DGND
  16882. +    CPUBAR QA QB QC QD   TCBARU 
  16883. +    D_ACT193_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16884. U12 nand(5) DPWR DGND
  16885. +    CPDBAR Q0BAR Q1BAR Q2BAR Q3BAR   TCBARD 
  16886. +    D_ACT193_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16887. U13A jkff(1) DPWR DGND
  16888. +    SD0 CD0 CP   $D_HI $D_HI   QA Q0BAR 
  16889. +    D_ACT193_3 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  16890. U13B jkff(1) DPWR DGND
  16891. +    SD1 CD1 CP   JK1 JK1   QB Q1BAR 
  16892. +    D_ACT193_3 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  16893. U13C jkff(1) DPWR DGND
  16894. +    SD2 CD2 CP   JK2 JK2   QC Q2BAR 
  16895. +    D_ACT193_3 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  16896. U13D jkff(1) DPWR DGND
  16897. +    SD3 CD3 CP   JK3 JK3   QD Q3BAR 
  16898. +    D_ACT193_3 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  16899. U14 inva(4) DPWR DGND
  16900. +    Q0BAR Q1BAR Q2BAR Q3BAR   Q0 Q1 Q2 Q3 
  16901. +    D_ACT193_4 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16902. .ends
  16903.  
  16904. .subckt ACT193SUDATA  P0 P1 P2 P3 P0X P1X P2X P3X DPWR DGND
  16905. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16906. UA bufa(4) DPWR DGND
  16907. +    P0 P1 P2 P3   P0A P1A P2A P3A 
  16908. +    D_ACT193_5 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  16909. UB xora(4) DPWR DGND
  16910. +    P0    P0A
  16911. +    P1    P1A
  16912. +    P2    P2A
  16913. +    P3    P3A
  16914. +    P0X    P1X    P2X    P3X
  16915. +    D0_GATE IO_ACT 
  16916. .ends
  16917.  
  16918. .model D_ACT193_1 ugate (
  16919. +    tplhmn=2.9ns    tplhmx=10.2ns
  16920. +    tphlmn=2.9ns    tphlmx=10.2ns
  16921. +    )
  16922. .model D_ACT193_3 ueff (
  16923. +    tsupcclkhmn=1ns    tsudclkmn=6.7ns
  16924. +    thdclkmn=0ns    tppcqlhmn=3.1ns
  16925. +    tppcqlhmx=12.5ns    tppcqhlmn=3.1ns
  16926. +    tppcqhlmx=12.5ns    tpclkqlhmn=2.6ns
  16927. +    tpclkqlhmx=10.7ns    tpclkqhlmn=2.6ns
  16928. +    tpclkqhlmx=10.7ns    twclkhmn=5.8ns
  16929. +    twclklmn=6.8ns    twpclmn=4.4ns
  16930. +    )
  16931. .model D_ACT193_4 ugate (
  16932. +    tplhmn=1ns    tplhmx=2ns
  16933. +    tphlmn=1ns    tphlmx=2ns
  16934. +    )
  16935. .model D_ACT193_5 ugate (
  16936. +    tplhmn=3.2ns    tplhmx=13ns
  16937. +    tphlmn=3.2ns    tphlmx=13ns
  16938. +    )
  16939. *----------
  16940. * 74ALS193  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  16941. *
  16942. * The ALS/AS Data Book, 1986, TI
  16943. * tvh    08/30/89    Update interface and model names
  16944.  
  16945. .subckt 74ALS193  UP DOWN CLR LOADBAR A B C D QA QB QC QD BOBAR COBAR
  16946. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  16947. +    params: MNTYMXDLY=0 IO_LEVEL=0
  16948. UIB bufa(4) DPWR DGND
  16949. +    A B C D   ABF BBF CBF DBF 
  16950. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  16951. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  ALS193SUDATA
  16952. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  16953. U1 inva(4) DPWR DGND
  16954. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  16955. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  16956. UI inva(2) DPWR DGND
  16957. +    LOAD CLRBAR   LOADB CLRDE 
  16958. +    D0_GATE IO_ALS00 
  16959. U2 nanda(3,4) DPWR DGND
  16960. +    ABF    LOAD    CLRBAR
  16961. +    BBF    LOAD    CLRBAR
  16962. +    CBF    LOAD    CLRBAR
  16963. +    DBF    LOAD    CLRBAR
  16964. +    PREA    PREB    PREC    PRED
  16965. +    D0_GATE IO_ALS00 
  16966. U3 nanda(2,4) DPWR DGND
  16967. +    PREA    LOAD
  16968. +    PREB    LOAD
  16969. +    PREC    LOAD
  16970. +    PRED    LOAD
  16971. +    CLA    CLB    CLC    CLD
  16972. +    D0_GATE IO_ALS00 
  16973. U4 anda(2,4) DPWR DGND
  16974. +    CLRBAR    CLA
  16975. +    CLRBAR    CLB
  16976. +    CLRBAR    CLC
  16977. +    CLRBAR    CLD
  16978. +    CLRA    CLRB    CLRC    CLRD
  16979. +    D0_GATE IO_ALS00 
  16980. U5 or(2) DPWR DGND
  16981. +    UPB DOWNB   CLKA 
  16982. +    D0_GATE IO_ALS00 
  16983. U6 ao(2,2) DPWR DGND
  16984. +    DOWNB Q0BAR Q0 UPB   CLKB 
  16985. +    D0_GATE IO_ALS00 
  16986. U7 ao(3,2) DPWR DGND
  16987. +    DOWNB Q0BAR Q1BAR Q0 Q1 UPB   CLKC 
  16988. +    D0_GATE IO_ALS00 
  16989. U8 ao(4,2) DPWR DGND
  16990. +    DOWNB Q0BAR Q1BAR Q2BAR Q0 Q1 Q2 UPB   CLKD 
  16991. +    D0_GATE IO_ALS00 
  16992. U9 nand(5) DPWR DGND
  16993. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   BOBAR 
  16994. +    D_ALS193_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16995. U10 nand(5) DPWR DGND
  16996. +    Q0 Q1 Q2 Q3 UPB   COBAR 
  16997. +    D_ALS193_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  16998. USU dff(4) DPWR DGND
  16999. +    $D_HI    CLRBAR    LOADB
  17000. +    AX    BX    CX    DX
  17001. +    AN    BN    CN    DN    AK    BK    CK    DK
  17002. +    D_ALS193_7 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  17003. UB1 buf3a(2) DPWR DGND
  17004. +    $D_X $D_X   AN   PA CA 
  17005. +    D0_TGATE IO_ALS00 
  17006. UB2 buf3a(2) DPWR DGND
  17007. +    $D_X $D_X   BN   PB CB 
  17008. +    D0_TGATE IO_ALS00 
  17009. UB3 buf3a(2) DPWR DGND
  17010. +    $D_X $D_X   CN   PC CC 
  17011. +    D0_TGATE IO_ALS00 
  17012. UB4 buf3a(2) DPWR DGND
  17013. +    $D_X $D_X   DN   PD CD 
  17014. +    D0_TGATE IO_ALS00 
  17015. UB5 buf3a(2) DPWR DGND
  17016. +    PREA CLRA   AK   PA CA 
  17017. +    D0_TGATE IO_ALS00 
  17018. UB6 buf3a(2) DPWR DGND
  17019. +    PREB CLRB   BK   PB CB 
  17020. +    D0_TGATE IO_ALS00 
  17021. UB7 buf3a(2) DPWR DGND
  17022. +    PREC CLRC   CK   PC CC 
  17023. +    D0_TGATE IO_ALS00 
  17024. UB8 buf3a(2) DPWR DGND
  17025. +    PRED CLRD   DK   PD CD 
  17026. +    D0_TGATE IO_ALS00 
  17027. U11 jkff(1) DPWR DGND
  17028. +    PA CA CLKA   $D_HI $D_HI   Q0 Q0BAR 
  17029. +    D_ALS193_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  17030. U12 jkff(1) DPWR DGND
  17031. +    PB CB CLKB   $D_HI $D_HI   Q1 Q1BAR 
  17032. +    D_ALS193_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  17033. U13 jkff(1) DPWR DGND
  17034. +    PC CC CLKC   $D_HI $D_HI   Q2 Q2BAR 
  17035. +    D_ALS193_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  17036. U14 jkff(1) DPWR DGND
  17037. +    PD CD CLKD   $D_HI $D_HI   Q3 Q3BAR 
  17038. +    D_ALS193_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  17039. U15 buf DPWR DGND
  17040. +    LOAD   LOADD 
  17041. +    D0_GATE IO_ALS00 
  17042. U16 buf3a(4) DPWR DGND
  17043. +    Q0 Q1 Q2 Q3   LOADB   QA QB QC QD 
  17044. +    D_ALS193_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17045. U17 buf3a(4) DPWR DGND
  17046. +    Q0 Q1 Q2 Q3   LOADD   QA QB QC QD 
  17047. +    D_ALS193_5 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17048. .ends
  17049.  
  17050. .subckt ALS193SUDATA  A B C D AX BX CX DX DPWR DGND
  17051. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17052. UA bufa(4) DPWR DGND
  17053. +    A B C D   AB BB CB DB 
  17054. +    D_ALS193_6 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  17055. UB xora(4) DPWR DGND
  17056. +    A    AB
  17057. +    B    BB
  17058. +    C    CB
  17059. +    D    DB
  17060. +    AX    BX    CX    DX
  17061. +    D0_GATE IO_ALS00 
  17062. .ends
  17063.  
  17064. .model D_ALS193_1 ugate (
  17065. +    TPLHMN=4NS    TPHLMN=5NS
  17066. +    TPLHMX=16NS    TPHLMX=18NS
  17067. +    )
  17068. .model D_ALS193_2 ugate (
  17069. +    TPLHMN=4NS    TPHLMN=5NS
  17070. +    TPLHMX=16NS    TPHLMX=18NS
  17071. +    )
  17072. .model D_ALS193_3 ueff (
  17073. +    TWCLKHMN=16.5NS    TWCLKLMN=16.5NS
  17074. +    TWPCLMN=20NS    TSUPCCLKHMN=20NS
  17075. +    TPPCQLHMN=1NS    TPPCQLHMX=1PS
  17076. +    TPPCQHLMN=1NS    TPPCQHLMX=1PS
  17077. +    TPCLKQLHMN=0NS    TPCLKQLHMX=0NS
  17078. +    TPCLKQHLMN=0NS    TPCLKQHLMX=0NS
  17079. +    )
  17080. .model D_ALS193_4 utgate (
  17081. +    TPLHMN=4NS    TPHLMN=4NS
  17082. +    TPLHMX=19NS    TPHLMX=17NS
  17083. +    )
  17084. .model D_ALS193_5 utgate (
  17085. +    TPLHMN=7NS    TPHLMN=7NS
  17086. +    TPLHMX=30NS    TPHLMX=28NS
  17087. +    )
  17088. .model D_ALS193_6 ugate (
  17089. +    TPLHMN=19.9NS    TPHLMN=19.9NS
  17090. +    )
  17091. .model D_ALS193_7 ueff (
  17092. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  17093. +    TWPCLMN=20NS    TPCLKQLHMN=7NS
  17094. +    TPCLKQLHMX=30NS    TPCLKQHLMN=7NS
  17095. +    TPCLKQHLMX=30NS
  17096. +    )
  17097. *----------
  17098. * 74F193  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  17099. *
  17100. * The FAST Data Book, 1982, Fairchild
  17101. * tvh    08/30/89    Update interface and model names
  17102.  
  17103. .subckt 74F193  CPU CPD MR PLBAR P0 P1 P2 P3 Q0 Q1 Q2 Q3 TCDBAR TCUBAR
  17104. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  17105. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17106. UIB bufa(4) DPWR DGND
  17107. +    P0 P1 P2 P3   ABF BBF CBF DBF 
  17108. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  17109. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  F193SUDATA
  17110. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17111. U1 inva(4) DPWR DGND
  17112. +    CPU CPD MR PLBAR   UPB DOWNB CLRBAR LOAD 
  17113. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  17114. UI inva(2) DPWR DGND
  17115. +    LOAD CLRBAR   LOADB CLRDE 
  17116. +    D0_GATE IO_F 
  17117. U2 nanda(3,4) DPWR DGND
  17118. +    ABF    LOAD    CLRBAR
  17119. +    BBF    LOAD    CLRBAR
  17120. +    CBF    LOAD    CLRBAR
  17121. +    DBF    LOAD    CLRBAR
  17122. +    PREA    PREB    PREC    PRED
  17123. +    D0_GATE IO_F 
  17124. U3 nanda(2,4) DPWR DGND
  17125. +    PREA    LOAD
  17126. +    PREB    LOAD
  17127. +    PREC    LOAD
  17128. +    PRED    LOAD
  17129. +    CLA    CLB    CLC    CLD
  17130. +    D0_GATE IO_F 
  17131. U4 anda(2,4) DPWR DGND
  17132. +    CLRBAR    CLA
  17133. +    CLRBAR    CLB
  17134. +    CLRBAR    CLC
  17135. +    CLRBAR    CLD
  17136. +    CLRA    CLRB    CLRC    CLRD
  17137. +    D0_GATE IO_F 
  17138. U5 or(2) DPWR DGND
  17139. +    UPB DOWNB   CLKA 
  17140. +    D0_GATE IO_F 
  17141. U6 ao(2,2) DPWR DGND
  17142. +    DOWNB Q0BAR QA UPB   CLKB 
  17143. +    D0_GATE IO_F 
  17144. U7 ao(3,2) DPWR DGND
  17145. +    DOWNB Q0BAR Q1BAR QA QB UPB   CLKC 
  17146. +    D0_GATE IO_F 
  17147. U8 ao(4,2) DPWR DGND
  17148. +    DOWNB Q0BAR Q1BAR Q2BAR QA QB QC UPB   CLKD 
  17149. +    D0_GATE IO_F 
  17150. U9 nand(5) DPWR DGND
  17151. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   TCDBAR 
  17152. +    D_F193_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17153. U10 nand(5) DPWR DGND
  17154. +    QA QB QC QD UPB   TCUBAR 
  17155. +    D_F193_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17156. USU dff(4) DPWR DGND
  17157. +    $D_HI    CLRBAR    LOADB
  17158. +    AX    BX    CX    DX
  17159. +    AN    BN    CN    DN    AK    BK    CK    DK
  17160. +    D_F193_7 IO_F MNTYMXDLY={MNTYMXDLY} 
  17161. UB1 buf3a(2) DPWR DGND
  17162. +    $D_X $D_X   AN   PA CA 
  17163. +    D0_TGATE IO_F 
  17164. UB2 buf3a(2) DPWR DGND
  17165. +    $D_X $D_X   BN   PB CB 
  17166. +    D0_TGATE IO_F 
  17167. UB3 buf3a(2) DPWR DGND
  17168. +    $D_X $D_X   CN   PC CC 
  17169. +    D0_TGATE IO_F 
  17170. UB4 buf3a(2) DPWR DGND
  17171. +    $D_X $D_X   DN   PD CD 
  17172. +    D0_TGATE IO_F 
  17173. UB5 buf3a(2) DPWR DGND
  17174. +    PREA CLRA   AK   PA CA 
  17175. +    D0_TGATE IO_F 
  17176. UB6 buf3a(2) DPWR DGND
  17177. +    PREB CLRB   BK   PB CB 
  17178. +    D0_TGATE IO_F 
  17179. UB7 buf3a(2) DPWR DGND
  17180. +    PREC CLRC   CK   PC CC 
  17181. +    D0_TGATE IO_F 
  17182. UB8 buf3a(2) DPWR DGND
  17183. +    PRED CLRD   DK   PD CD 
  17184. +    D0_TGATE IO_F 
  17185. U11 jkff(1) DPWR DGND
  17186. +    PA CA CLKA   $D_HI $D_HI   QA Q0BAR 
  17187. +    D_F193_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  17188. U12 jkff(1) DPWR DGND
  17189. +    PB CB CLKB   $D_HI $D_HI   QB Q1BAR 
  17190. +    D_F193_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  17191. U13 jkff(1) DPWR DGND
  17192. +    PC CC CLKC   $D_HI $D_HI   QC Q2BAR 
  17193. +    D_F193_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  17194. U14 jkff(1) DPWR DGND
  17195. +    PD CD CLKD   $D_HI $D_HI   QD Q3BAR 
  17196. +    D_F193_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  17197. U15 buf DPWR DGND
  17198. +    CLRBAR   CLRBD 
  17199. +    D0_GATE IO_F 
  17200. U16 buf3a(4) DPWR DGND
  17201. +    QA QB QC QD   CLRBD   Q0 Q1 Q2 Q3 
  17202. +    D_F193_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17203. U17 buf3a(4) DPWR DGND
  17204. +    QA QB QC QD   CLRDE   Q0 Q1 Q2 Q3 
  17205. +    D_F193_5 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17206. .ends
  17207.  
  17208. .subckt F193SUDATA  A B C D AX BX CX DX DPWR DGND
  17209. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17210. UA bufa(4) DPWR DGND
  17211. +    A B C D   AB BB CB DB 
  17212. +    D_F193_6 IO_F MNTYMXDLY={MNTYMXDLY} 
  17213. UB xora(4) DPWR DGND
  17214. +    A    AB
  17215. +    B    BB
  17216. +    C    CB
  17217. +    D    DB
  17218. +    AX    BX    CX    DX
  17219. +    D0_GATE IO_F 
  17220. .ends
  17221.  
  17222. .model D_F193_1 ugate (
  17223. +    TPLHMN=5.0NS    TPLHTY=9NS
  17224. +    TPLHMX=12.5NS    TPHLMN=3.5NS
  17225. +    TPHLTY=6NS    TPHLMX=9NS
  17226. +    )
  17227. .model D_F193_2 ugate (
  17228. +    TPLHMN=5.0NS    TPLHTY=9NS
  17229. +    TPLHMX=12.5NS    TPHLMN=3.5NS
  17230. +    TPHLTY=6NS    TPHLMX=9NS
  17231. +    )
  17232. .model D_F193_3 ueff (
  17233. +    TWCLKHMN=8NS    TWCLKLMN=8NS
  17234. +    TWPCLMN=12NS    TSUPCCLKHMN=10NS
  17235. +    TPPCQLHMN=1NS    TPPCQLHTY=1.5NS
  17236. +    TPPCQLHMX=2NS    TPPCQHLMN=1.5NS
  17237. +    TPPCQHLTY=1.5NS    TPPCQHLMX=2NS
  17238. +    TPCLKQLHMN=0NS    TPCLKQLHTY=1NS
  17239. +    TPCLKQLHMX=2NS    TPCLKQHLMN=0NS
  17240. +    TPCLKQHLTY=0.5NS    TPCLKQHLMX=1.5NS
  17241. +    )
  17242. .model D_F193_4 utgate (
  17243. +    TPLHMN=3NS    TPLHTY=5.5NS
  17244. +    TPLHMX=8.5NS    TPHLMN=3NS
  17245. +    TPHLTY=6NS    TPHLMX=9NS
  17246. +    )
  17247. .model D_F193_5 utgate (
  17248. +    TPHLMN=4NS    TPHLTY=8NS
  17249. +    TPHLMX=11NS
  17250. +    )
  17251. .model D_F193_6 ugate (
  17252. +    TPLHMN=4.9NS    TPHLMN=7.9NS
  17253. +    )
  17254. .model D_F193_7 ueff (
  17255. +    TWCLKHMN=12NS    TWCLKLMN=12NS
  17256. +    TWPCLMN=12NS    TPCLKQLHMN=3NS
  17257. +    TPCLKQLHTY=5.5NS    TPCLKQLHMX=8.5NS
  17258. +    TPCLKQHLMN=3NS    TPCLKQHLTY=5.5NS
  17259. +    TPCLKQHLMX=8.5NS
  17260. +    )
  17261. *----------
  17262. * 74HC193  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  17263. *
  17264. * The High-speed CMOS Logic Data Book, 1988, TI
  17265. * tvh    08/30/89    Update interface and model names
  17266.  
  17267. .subckt 74HC193  UP DOWN CLR LOADBAR A B C D QA QB QC QD BOBAR COBAR
  17268. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  17269. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17270. UIB bufa(4) DPWR DGND
  17271. +    A B C D   ABF BBF CBF DBF 
  17272. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  17273. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  HC193SUDATA
  17274. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17275. U1 inva(4) DPWR DGND
  17276. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  17277. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  17278. UI inva(2) DPWR DGND
  17279. +    LOAD CLRBAR   LOADB CLRDE 
  17280. +    D0_GATE IO_HC 
  17281. U2 nanda(3,4) DPWR DGND
  17282. +    ABF    LOAD    CLRBAR
  17283. +    BBF    LOAD    CLRBAR
  17284. +    CBF    LOAD    CLRBAR
  17285. +    DBF    LOAD    CLRBAR
  17286. +    PREA    PREB    PREC    PRED
  17287. +    D0_GATE IO_HC 
  17288. U3 nanda(2,4) DPWR DGND
  17289. +    PREA    LOAD
  17290. +    PREB    LOAD
  17291. +    PREC    LOAD
  17292. +    PRED    LOAD
  17293. +    CLA    CLB    CLC    CLD
  17294. +    D0_GATE IO_HC 
  17295. U4 anda(2,4) DPWR DGND
  17296. +    CLRBAR    CLA
  17297. +    CLRBAR    CLB
  17298. +    CLRBAR    CLC
  17299. +    CLRBAR    CLD
  17300. +    CLRA    CLRB    CLRC    CLRD
  17301. +    D0_GATE IO_HC 
  17302. U5 or(2) DPWR DGND
  17303. +    UPB DOWNB   CLKA 
  17304. +    D0_GATE IO_HC 
  17305. U6 ao(2,2) DPWR DGND
  17306. +    DOWNB Q0BAR Q0 UPB   CLKB 
  17307. +    D0_GATE IO_HC 
  17308. U7 ao(3,2) DPWR DGND
  17309. +    DOWNB Q0BAR Q1BAR Q0 Q1 UPB   CLKC 
  17310. +    D0_GATE IO_HC 
  17311. U8 ao(4,2) DPWR DGND
  17312. +    DOWNB Q0BAR Q1BAR Q2BAR Q0 Q1 Q2 UPB   CLKD 
  17313. +    D0_GATE IO_HC 
  17314. U9 nand(5) DPWR DGND
  17315. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   BOBAR 
  17316. +    D_HC193_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17317. U10 nand(5) DPWR DGND
  17318. +    Q0 Q1 Q2 Q3 UPB   COBAR 
  17319. +    D_HC193_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17320. USU dff(4) DPWR DGND
  17321. +    $D_HI    CLRBAR    LOADB
  17322. +    AX    BX    CX    DX
  17323. +    AN    BN    CN    DN    AK    BK    CK    DK
  17324. +    D_HC193_7 IO_HC MNTYMXDLY={MNTYMXDLY} 
  17325. UB1 buf3a(2) DPWR DGND
  17326. +    $D_X $D_X   AN   PA CA 
  17327. +    D0_TGATE IO_HC 
  17328. UB2 buf3a(2) DPWR DGND
  17329. +    $D_X $D_X   BN   PB CB 
  17330. +    D0_TGATE IO_HC 
  17331. UB3 buf3a(2) DPWR DGND
  17332. +    $D_X $D_X   CN   PC CC 
  17333. +    D0_TGATE IO_HC 
  17334. UB4 buf3a(2) DPWR DGND
  17335. +    $D_X $D_X   DN   PD CD 
  17336. +    D0_TGATE IO_HC 
  17337. UB5 buf3a(2) DPWR DGND
  17338. +    PREA CLRA   AK   PA CA 
  17339. +    D0_TGATE IO_HC 
  17340. UB6 buf3a(2) DPWR DGND
  17341. +    PREB CLRB   BK   PB CB 
  17342. +    D0_TGATE IO_HC 
  17343. UB7 buf3a(2) DPWR DGND
  17344. +    PREC CLRC   CK   PC CC 
  17345. +    D0_TGATE IO_HC 
  17346. UB8 buf3a(2) DPWR DGND
  17347. +    PRED CLRD   DK   PD CD 
  17348. +    D0_TGATE IO_HC 
  17349. U11 jkff(1) DPWR DGND
  17350. +    PA CA CLKA   $D_HI $D_HI   Q0 Q0BAR 
  17351. +    D_HC193_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  17352. U12 jkff(1) DPWR DGND
  17353. +    PB CB CLKB   $D_HI $D_HI   Q1 Q1BAR 
  17354. +    D_HC193_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  17355. U13 jkff(1) DPWR DGND
  17356. +    PC CC CLKC   $D_HI $D_HI   Q2 Q2BAR 
  17357. +    D_HC193_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  17358. U14 jkff(1) DPWR DGND
  17359. +    PD CD CLKD   $D_HI $D_HI   Q3 Q3BAR 
  17360. +    D_HC193_3 IO_HC MNTYMXDLY={MNTYMXDLY} 
  17361. U15 buf DPWR DGND
  17362. +    CLRBAR   CLRBD 
  17363. +    D0_GATE IO_HC 
  17364. U16 buf3a(4) DPWR DGND
  17365. +    Q0 Q1 Q2 Q3   CLRBD   QA QB QC QD 
  17366. +    D_HC193_4 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17367. U17 buf3a(4) DPWR DGND
  17368. +    Q0 Q1 Q2 Q3   CLRDE   QA QB QC QD 
  17369. +    D_HC193_5 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17370. .ends
  17371.  
  17372. .subckt HC193SUDATA  A B C D AX BX CX DX DPWR DGND
  17373. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17374. UA bufa(4) DPWR DGND
  17375. +    A B C D   AB BB CB DB 
  17376. +    D_HC193_6 IO_HC MNTYMXDLY={MNTYMXDLY} 
  17377. UB xora(4) DPWR DGND
  17378. +    A    AB
  17379. +    B    BB
  17380. +    C    CB
  17381. +    D    DB
  17382. +    AX    BX    CX    DX
  17383. +    D0_GATE IO_HC 
  17384. .ends
  17385.  
  17386. .model D_HC193_1 ugate (
  17387. +    TPLHTY=24NS    TPHLTY=24NS
  17388. +    TPLHMX=41NS    TPHLMX=41NS
  17389. +    )
  17390. .model D_HC193_2 ugate (
  17391. +    TPLHTY=24NS    TPHLTY=24NS
  17392. +    TPLHMX=41NS    TPHLMX=41NS
  17393. +    )
  17394. .model D_HC193_3 ueff (
  17395. +    TWCLKHMN=30NS    TWCLKLMN=30NS
  17396. +    TWPCLMN=30NS    TSUPCCLKHMN=28NS
  17397. +    TPPCQLHTY=1PS    TPPCQLHMX=2NS
  17398. +    TPPCQHLTY=1PS    TPPCQHLMX=2NS
  17399. +    TPCLKQLHTY=0NS    TPCLKQLHMX=0NS
  17400. +    TPCLKQHLTY=0NS    TPCLKQHLMX=0NS
  17401. +    )
  17402. .model D_HC193_4 utgate (
  17403. +    TPLHTY=40NS    TPHLTY=40NS
  17404. +    TPLHMX=63NS    TPHLMX=63NS
  17405. +    )
  17406. .model D_HC193_5 utgate (
  17407. +    TPHLTY=36NS    TPHLMX=58NS
  17408. +    )
  17409. .model D_HC193_6 ugate (
  17410. +    TPLHMN=28NS    TPHLMN=28NS
  17411. +    )
  17412. .model D_HC193_7 ueff (
  17413. +    TWCLKHMN=30NS    TWCLKLMN=30NS
  17414. +    TWPCLMN=30NS    TPCLKQLHTY=40NS
  17415. +    TPCLKQLHMX=63NS    TPCLKQHLTY=40NS
  17416. +    TPCLKQHLMX=63NS
  17417. +    )
  17418. *---------
  17419. * 74HCT193  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  17420. *
  17421. * The High-speed CMOS Logic Data Book, 1988, GOLDSTAR SEMICONDUCTOR, LTD
  17422. * cv    08/30/90    Created from HC
  17423.  
  17424. .subckt 74HCT193  UP DOWN CLR LOADBAR D0 D1 D2 D3 Q0 Q1 Q2 Q3 BOBAR COBAR
  17425. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  17426. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17427. UIB bufa(4) DPWR DGND
  17428. +    D0 D1 D2 D3   ABF BBF CBF DBF 
  17429. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  17430. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  HCT193SUDATA
  17431. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17432. U1 inva(4) DPWR DGND
  17433. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  17434. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  17435. UI inva(2) DPWR DGND
  17436. +    LOAD CLRBAR   LOADB CLRDE 
  17437. +    D0_GATE IO_HCT 
  17438. U2 nanda(3,4) DPWR DGND
  17439. +    ABF    LOAD    CLRBAR
  17440. +    BBF    LOAD    CLRBAR
  17441. +    CBF    LOAD    CLRBAR
  17442. +    DBF    LOAD    CLRBAR
  17443. +    PREA    PREB    PREC    PRED
  17444. +    D0_GATE IO_HCT 
  17445. U3 nanda(2,4) DPWR DGND
  17446. +    PREA    LOAD
  17447. +    PREB    LOAD
  17448. +    PREC    LOAD
  17449. +    PRED    LOAD
  17450. +    CLA    CLB    CLC    CLD
  17451. +    D0_GATE IO_HCT 
  17452. U4 anda(2,4) DPWR DGND
  17453. +    CLRBAR    CLA
  17454. +    CLRBAR    CLB
  17455. +    CLRBAR    CLC
  17456. +    CLRBAR    CLD
  17457. +    CLRA    CLRB    CLRC    CLRD
  17458. +    D0_GATE IO_HCT 
  17459. U5 or(2) DPWR DGND
  17460. +    UPB DOWNB   CLKA 
  17461. +    D0_GATE IO_HCT 
  17462. U6 ao(2,2) DPWR DGND
  17463. +    DOWNB QABAR QA UPB   CLKB 
  17464. +    D0_GATE IO_HCT 
  17465. U7 ao(3,2) DPWR DGND
  17466. +    DOWNB QABAR QBBAR QA QB UPB   CLKC 
  17467. +    D0_GATE IO_HCT 
  17468. U8 ao(4,2) DPWR DGND
  17469. +    DOWNB QABAR QBBAR QCBAR QA QB QC UPB   CLKD 
  17470. +    D0_GATE IO_HCT 
  17471. U9 nand(5) DPWR DGND
  17472. +    DOWNB QABAR QBBAR QCBAR QDBAR   BOBAR 
  17473. +    D_HCT193_1 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17474. U10 nand(5) DPWR DGND
  17475. +    QA QB QC QD UPB   COBAR 
  17476. +    D_HCT193_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17477. USU dff(4) DPWR DGND
  17478. +    $D_HI    CLRBAR    LOADB
  17479. +    AX    BX    CX    DX
  17480. +    AN    BN    CN    DN    AK    BK    CK    DK
  17481. +    D_HCT193_7 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  17482. UB1 buf3a(2) DPWR DGND
  17483. +    $D_X $D_X   AN   PA CA 
  17484. +    D0_TGATE IO_HCT 
  17485. UB2 buf3a(2) DPWR DGND
  17486. +    $D_X $D_X   BN   PB CB 
  17487. +    D0_TGATE IO_HCT 
  17488. UB3 buf3a(2) DPWR DGND
  17489. +    $D_X $D_X   CN   PC CC 
  17490. +    D0_TGATE IO_HCT 
  17491. UB4 buf3a(2) DPWR DGND
  17492. +    $D_X $D_X   DN   PD CD 
  17493. +    D0_TGATE IO_HCT 
  17494. UB5 buf3a(2) DPWR DGND
  17495. +    PREA CLRA   AK   PA CA 
  17496. +    D0_TGATE IO_HCT 
  17497. UB6 buf3a(2) DPWR DGND
  17498. +    PREB CLRB   BK   PB CB 
  17499. +    D0_TGATE IO_HCT 
  17500. UB7 buf3a(2) DPWR DGND
  17501. +    PREC CLRC   CK   PC CC 
  17502. +    D0_TGATE IO_HCT 
  17503. UB8 buf3a(2) DPWR DGND
  17504. +    PRED CLRD   DK   PD CD 
  17505. +    D0_TGATE IO_HCT 
  17506. U11 jkff(1) DPWR DGND
  17507. +    PA CA CLKA   $D_HI $D_HI   QA QABAR 
  17508. +    D_HCT193_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  17509. U12 jkff(1) DPWR DGND
  17510. +    PB CB CLKB   $D_HI $D_HI   QB QBBAR 
  17511. +    D_HCT193_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  17512. U13 jkff(1) DPWR DGND
  17513. +    PC CC CLKC   $D_HI $D_HI   QC QCBAR 
  17514. +    D_HCT193_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  17515. U14 jkff(1) DPWR DGND
  17516. +    PD CD CLKD   $D_HI $D_HI   QD QDBAR 
  17517. +    D_HCT193_3 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  17518. U15 buf DPWR DGND
  17519. +    CLRBAR   CLRBD 
  17520. +    D0_GATE IO_HCT 
  17521. U16 buf3a(4) DPWR DGND
  17522. +    QA QB QC QD   CLRBD   Q0 Q1 Q2 Q3 
  17523. +    D_HCT193_4 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17524. U17 buf3a(4) DPWR DGND
  17525. +    QA QB QC QD   CLRDE   Q0 Q1 Q2 Q3 
  17526. +    D_HCT193_5 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17527. .ends
  17528.  
  17529. .subckt HCT193SUDATA  D0 D1 D2 D3 AX BX CX DX DPWR DGND
  17530. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17531. UA bufa(4) DPWR DGND
  17532. +    D0 D1 D2 D3   AB BB CB DB 
  17533. +    D_HCT193_6 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  17534. UB xora(4) DPWR DGND
  17535. +    D0    AB
  17536. +    D1    BB
  17537. +    D2    CB
  17538. +    D3    DB
  17539. +    AX    BX    CX    DX
  17540. +    D0_GATE IO_HCT 
  17541. .ends
  17542.  
  17543. .model D_HCT193_1 ugate (
  17544. +    TPLHTY=20NS    TPHLTY=20NS
  17545. +    TPLHMX=35NS    TPHLMX=35NS
  17546. +    )
  17547. .model D_HCT193_2 ugate (
  17548. +    TPLHTY=20NS    TPHLTY=20NS
  17549. +    TPLHMX=35NS    TPHLMX=35NS
  17550. +    )
  17551. .model D_HCT193_3 ueff (
  17552. +    TWCLKHMN=32NS    TWCLKLMN=32NS
  17553. +    TWPCLMN=32NS    TSUPCCLKHMN=27NS
  17554. +    TPPCQLHTY=1PS    TPPCQLHMX=2NS
  17555. +    TPPCQHLTY=1PS    TPPCQHLMX=2NS
  17556. +    TPCLKQLHTY=0NS    TPCLKQLHMX=0NS
  17557. +    TPCLKQHLTY=0NS    TPCLKQHLMX=0NS
  17558. +    )
  17559. .model D_HCT193_4 utgate (
  17560. +    TPLHTY=37NS    TPHLTY=37NS
  17561. +    TPLHMX=58NS    TPHLMX=58NS
  17562. +    )
  17563. .model D_HCT193_5 utgate (
  17564. +    TPHLTY=32NS    TPHLMX=52NS
  17565. +    )
  17566. .model D_HCT193_6 ugate (
  17567. +    TPLHMN=27NS    TPHLMN=27NS
  17568. +    )
  17569. .model D_HCT193_7 ueff (
  17570. +    TWCLKHMN=32NS    TWCLKLMN=32NS
  17571. +    TWPCLMN=32NS    TPCLKQLHTY=37NS
  17572. +    TPCLKQLHMX=58NS    TPCLKQHLTY=37NS
  17573. +    TPCLKQHLMX=58NS
  17574. +    )
  17575. *----------
  17576. * 74LS193  SYNCHRONOUS 4-BIT UP/DOWN COUNTER (DUAL CLOCK WITH CLEAR)
  17577. *
  17578. * The TTL Data Book, Vol 2, 1985, TI
  17579. * tvh    08/29/89    Update interface and model names
  17580.  
  17581. .subckt 74LS193  UP DOWN CLR LOADBAR A B C D QA QB QC QD BOBAR COBAR
  17582. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  17583. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17584. UIB bufa(4) DPWR DGND
  17585. +    A B C D   ABF BBF CBF DBF 
  17586. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  17587. X1  ABF BBF CBF DBF AX BX CX DX  DPWR DGND  LS193SUDATA
  17588. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17589. U1 inva(4) DPWR DGND
  17590. +    UP DOWN CLR LOADBAR   UPB DOWNB CLRBAR LOAD 
  17591. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  17592. UI inva(2) DPWR DGND
  17593. +    LOAD CLRBAR   LOADB CLRDE 
  17594. +    D0_GATE IO_LS 
  17595. U2 nanda(3,4) DPWR DGND
  17596. +    ABF    LOAD    CLRBAR
  17597. +    BBF    LOAD    CLRBAR
  17598. +    CBF    LOAD    CLRBAR
  17599. +    DBF    LOAD    CLRBAR
  17600. +    PREA    PREB    PREC    PRED
  17601. +    D0_GATE IO_LS 
  17602. U3 nanda(2,4) DPWR DGND
  17603. +    PREA    LOAD
  17604. +    PREB    LOAD
  17605. +    PREC    LOAD
  17606. +    PRED    LOAD
  17607. +    CLA    CLB    CLC    CLD
  17608. +    D0_GATE IO_LS 
  17609. U4 anda(2,4) DPWR DGND
  17610. +    CLRBAR    CLA
  17611. +    CLRBAR    CLB
  17612. +    CLRBAR    CLC
  17613. +    CLRBAR    CLD
  17614. +    CLRA    CLRB    CLRC    CLRD
  17615. +    D0_GATE IO_LS 
  17616. U5 or(2) DPWR DGND
  17617. +    UPB DOWNB   CLKA 
  17618. +    D0_GATE IO_LS 
  17619. U6 ao(2,2) DPWR DGND
  17620. +    DOWNB Q0BAR Q0 UPB   CLKB 
  17621. +    D0_GATE IO_LS 
  17622. U7 ao(3,2) DPWR DGND
  17623. +    DOWNB Q0BAR Q1BAR Q0 Q1 UPB   CLKC 
  17624. +    D0_GATE IO_LS 
  17625. U8 ao(4,2) DPWR DGND
  17626. +    DOWNB Q0BAR Q1BAR Q2BAR Q0 Q1 Q2 UPB   CLKD 
  17627. +    D0_GATE IO_LS 
  17628. U9 nand(5) DPWR DGND
  17629. +    DOWNB Q0BAR Q1BAR Q2BAR Q3BAR   BOBAR 
  17630. +    D_LS193_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17631. U10 nand(5) DPWR DGND
  17632. +    Q0 Q1 Q2 Q3 UPB   COBAR 
  17633. +    D_LS193_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17634. USU dff(4) DPWR DGND
  17635. +    $D_HI    CLRBAR    LOADB
  17636. +    AX    BX    CX    DX
  17637. +    AN    BN    CN    DN    AK    BK    CK    DK
  17638. +    D_LS193_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  17639. UB1 buf3a(2) DPWR DGND
  17640. +    $D_X $D_X   AN   PA CA 
  17641. +    D0_TGATE IO_LS 
  17642. UB2 buf3a(2) DPWR DGND
  17643. +    $D_X $D_X   BN   PB CB 
  17644. +    D0_TGATE IO_LS 
  17645. UB3 buf3a(2) DPWR DGND
  17646. +    $D_X $D_X   CN   PC CC 
  17647. +    D0_TGATE IO_LS 
  17648. UB4 buf3a(2) DPWR DGND
  17649. +    $D_X $D_X   DN   PD CD 
  17650. +    D0_TGATE IO_LS 
  17651. UB5 buf3a(2) DPWR DGND
  17652. +    PREA CLRA   AK   PA CA 
  17653. +    D0_TGATE IO_LS 
  17654. UB6 buf3a(2) DPWR DGND
  17655. +    PREB CLRB   BK   PB CB 
  17656. +    D0_TGATE IO_LS 
  17657. UB7 buf3a(2) DPWR DGND
  17658. +    PREC CLRC   CK   PC CC 
  17659. +    D0_TGATE IO_LS 
  17660. UB8 buf3a(2) DPWR DGND
  17661. +    PRED CLRD   DK   PD CD 
  17662. +    D0_TGATE IO_LS 
  17663. U11 jkff(1) DPWR DGND
  17664. +    PA CA CLKA   $D_HI $D_HI   Q0 Q0BAR 
  17665. +    D_LS193_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  17666. U12 jkff(1) DPWR DGND
  17667. +    PB CB CLKB   $D_HI $D_HI   Q1 Q1BAR 
  17668. +    D_LS193_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  17669. U13 jkff(1) DPWR DGND
  17670. +    PC CC CLKC   $D_HI $D_HI   Q2 Q2BAR 
  17671. +    D_LS193_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  17672. U14 jkff(1) DPWR DGND
  17673. +    PD CD CLKD   $D_HI $D_HI   Q3 Q3BAR 
  17674. +    D_LS193_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  17675. U15 buf DPWR DGND
  17676. +    CLRBAR   CLRBD 
  17677. +    D0_GATE IO_LS 
  17678. U16 buf3a(4) DPWR DGND
  17679. +    Q0 Q1 Q2 Q3   CLRBD   QA QB QC QD 
  17680. +    D_LS193_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17681. U17 buf3a(4) DPWR DGND
  17682. +    Q0 Q1 Q2 Q3   CLRDE   QA QB QC QD 
  17683. +    D_LS193_5 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17684. .ends
  17685.  
  17686. .subckt LS193SUDATA  A B C D AX BX CX DX DPWR DGND
  17687. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17688. UA bufa(4) DPWR DGND
  17689. +    A B C D   AB BB CB DB 
  17690. +    D_LS193_6 IO_LS MNTYMXDLY={MNTYMXDLY} 
  17691. UB xora(4) DPWR DGND
  17692. +    A    AB
  17693. +    B    BB
  17694. +    C    CB
  17695. +    D    DB
  17696. +    AX    BX    CX    DX
  17697. +    D0_GATE IO_LS 
  17698. .ends
  17699.  
  17700. .model D_LS193_1 ugate (
  17701. +    TPLHTY=16NS    TPHLTY=15NS
  17702. +    TPLHMX=24NS    TPHLMX=24NS
  17703. +    )
  17704. .model D_LS193_2 ugate (
  17705. +    TPLHTY=17NS    TPHLTY=18NS
  17706. +    TPLHMX=26NS    TPHLMX=24NS
  17707. +    )
  17708. .model D_LS193_3 ueff (
  17709. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  17710. +    TWPCLMN=20NS    TSUPCCLKHMN=15NS
  17711. +    TPPCQLHTY=1NS    TPPCQLHMX=3NS
  17712. +    TPPCQHLTY=1NS    TPPCQHLMX=3NS
  17713. +    TPCLKQLHTY=4NS    TPCLKQLHMX=1NS
  17714. +    TPCLKQHLTY=6NS    TPCLKQHLMX=10NS
  17715. +    )
  17716. .model D_LS193_4 utgate (
  17717. +    TPLHTY=23NS    TPHLTY=24NS
  17718. +    TPLHMX=37NS    TPHLMX=37NS
  17719. +    )
  17720. .model D_LS193_5 utgate (
  17721. +    TPHLTY=22NS    TPHLMX=32NS
  17722. +    )
  17723. .model D_LS193_6 ugate (
  17724. +    TPLHMN=19.9NS    TPHLMN=19.9NS
  17725. +    )
  17726. .model D_LS193_7 ueff (
  17727. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  17728. +    TWPCLMN=20NS    TPCLKQLHTY=23NS
  17729. +    TPCLKQLHMX=37NS    TPCLKQHLTY=23NS
  17730. +    TPCLKQHLMX=37NS
  17731. +    )
  17732. *--------------------------------------------------------------------------
  17733. * 74194  4-BIT BIDIRECTION UNIVERSAL SHIFT REGISTERS
  17734. *
  17735. * The TTL Data Book, Vol 2, 1985, TI
  17736. * tvh    09/01/89    Update interface and model names
  17737.  
  17738. .subckt 74194  CLK CLRBAR S1 S0 SL SR A B C D QA QB QC QD
  17739. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  17740. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17741. U1 inva(2) DPWR DGND
  17742. +    S1 S0   S1B S0B 
  17743. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  17744. X1  S1B S1X  DPWR DGND  194SUSEL
  17745. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17746. X2  S0B S0X  DPWR DGND  194SUSEL
  17747. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17748. U2 and(2) DPWR DGND
  17749. +    S0X S1X   SEL1 
  17750. +    D0_GATE IO_STD 
  17751. U3 nora(2,2) DPWR DGND
  17752. +    S0X S1X SEL1 CLK   SEL2 CK 
  17753. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  17754. U4 aoi(2,3) DPWR DGND
  17755. +    SR S1B SEL2 A S0B Q1   K0 
  17756. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  17757. U5 aoi(2,3) DPWR DGND
  17758. +    Q0 S1B SEL2 B S0B Q2   K1 
  17759. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  17760. U6 aoi(2,3) DPWR DGND
  17761. +    Q1 S1B SEL2 C S0B Q3   K2 
  17762. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  17763. U7 aoi(2,3) DPWR DGND
  17764. +    Q2 S1B SEL2 D S0B SL   K3 
  17765. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  17766. U8 inva(4) DPWR DGND
  17767. +    K0 K1 K2 K3   J0 J1 J2 J3 
  17768. +    D0_GATE IO_STD 
  17769. U9 jkff(4) DPWR DGND
  17770. +    $D_HI    CLRBAR    CK
  17771. +    J0    J1    J2    J3    K0    K1    K2    K3
  17772. +    Q0    Q1    Q2    Q3    $D_NC    $D_NC    $D_NC    $D_NC
  17773. +    D_194_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  17774. U10 bufa(4) DPWR DGND
  17775. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  17776. +    D_194_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17777. .ends
  17778.  
  17779. .subckt 194SUSEL  DATA DATAX DPWR DGND
  17780. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17781. UA buf DPWR DGND
  17782. +    DATA   DATAD 
  17783. +    D_194_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  17784. UB xor DPWR DGND
  17785. +    DATA DATAD   EN 
  17786. +    D0_GATE IO_STD 
  17787. UC and(2) DPWR DGND
  17788. +    $D_X EN   PX 
  17789. +    D0_GATE IO_STD 
  17790. UD buf DPWR DGND
  17791. +    DATA   DATAB 
  17792. +    D_194_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  17793. UE or(2) DPWR DGND
  17794. +    DATAB PX   DATAX 
  17795. +    D0_GATE IO_STD 
  17796. .ends
  17797.  
  17798. .model D_194_1 ueff (
  17799. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  17800. +    TWPCLMN=20NS    TSUPCCLKHMN=25NS
  17801. +    TSUDCLKMN=20NS    TPPCQHLTY=3NS
  17802. +    TPPCQHLMX=5NS    TPCLKQLHTY=1NS
  17803. +    TPCLKQLHMX=1NS    TPCLKQHLTY=1NS
  17804. +    TPCLKQHLMX=1NS
  17805. +    )
  17806. .model D_194_2 ugate (
  17807. +    TPLHTY=13NS    TPHLTY=16NS
  17808. +    TPLHMX=21NS    TPHLMX=25NS
  17809. +    )
  17810. .model D_194_3 ugate (
  17811. +    TPLHMN=10NS    TPHLMN=10NS
  17812. +    )
  17813. .model D_194_4 ugate (
  17814. +    TPLHMN=10NS
  17815. +    )
  17816. *---------
  17817. * 74AC194  4-BIT BIDIRECTION UNIVERSAL SHIFT REGISTERS
  17818. *
  17819. * (c) PHILIPS COMPONENTS, 1990
  17820. * cv       08/14/90    Update interface and model names
  17821.  
  17822. .subckt 74AC194  CP MRBAR S1 S0 SL SR D0 D1 D2 D3 Q0 Q1 Q2 Q3
  17823. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  17824. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17825. U1 inva(2) DPWR DGND
  17826. +    S1 S0   S1B S0B 
  17827. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  17828. X1  S1B S1X  DPWR DGND  AC194SUSEL
  17829. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17830. X2  S0B S0X  DPWR DGND  AC194SUSEL
  17831. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17832. U2 and(2) DPWR DGND
  17833. +    S0X S1X   SEL1 
  17834. +    D0_GATE IO_AC 
  17835. U3 nora(2,2) DPWR DGND
  17836. +    S0X S1X SEL1 CP   SEL2 CK 
  17837. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  17838. U4 aoi(2,3) DPWR DGND
  17839. +    SR S1B SEL2 D0 S0B QB   K0 
  17840. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  17841. U5 aoi(2,3) DPWR DGND
  17842. +    QA S1B SEL2 D1 S0B QC   K1 
  17843. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  17844. U6 aoi(2,3) DPWR DGND
  17845. +    QB S1B SEL2 D2 S0B QD   K2 
  17846. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  17847. U7 aoi(2,3) DPWR DGND
  17848. +    QC S1B SEL2 D3 S0B SL   K3 
  17849. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  17850. U8 inva(4) DPWR DGND
  17851. +    K0 K1 K2 K3   J0 J1 J2 J3 
  17852. +    D0_GATE IO_AC 
  17853. U9 jkff(4) DPWR DGND
  17854. +    $D_HI    MRBAR    CK
  17855. +    J0    J1    J2    J3    K0    K1    K2    K3
  17856. +    QA    QB    QC    QD    $D_NC    $D_NC    $D_NC    $D_NC
  17857. +    D_AC194_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  17858. U10 bufa(4) DPWR DGND
  17859. +    QA QB QC QD   Q0 Q1 Q2 Q3 
  17860. +    D_AC194_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17861. .ends
  17862.  
  17863. .subckt AC194SUSEL  DATA DATAX DPWR DGND
  17864. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17865. UA buf DPWR DGND
  17866. +    DATA   DATAD 
  17867. +    D0_GATE IO_AC 
  17868. UB xor DPWR DGND
  17869. +    DATA DATAD   EN 
  17870. +    D0_GATE IO_AC 
  17871. UC and(2) DPWR DGND
  17872. +    $D_X EN   PX 
  17873. +    D0_GATE IO_AC 
  17874. UD buf DPWR DGND
  17875. +    DATA   DATAB 
  17876. +    D0_GATE IO_AC 
  17877. UE or(2) DPWR DGND
  17878. +    DATAB PX   DATAX 
  17879. +    D0_GATE IO_AC 
  17880. .ends
  17881.  
  17882. .model D_AC194_1 ueff (
  17883. +    TWCLKHMN=4NS    TWCLKLMN=4NS
  17884. +    TWPCLMN=4NS    TSUPCCLKHMN=1NS
  17885. +    TSUDCLKMN=1.5NS    TPCLKQHLMN=1NS
  17886. +    TPPCQHLTY=1.4NS    TPPCQHLMX=1.4NS
  17887. +    TPCLKQLHMN=1NS    TPCLKQLHTY=1NS
  17888. +    TPCLKQLHMX=1NS    TPCLKQHLMN=1NS
  17889. +    TPCLKQHLTY=1NS    TPCLKQHLMX=1NS
  17890. +    )
  17891. .model D_AC194_2 ugate (
  17892. +    TPLHMN=0.5NS    TPLHTY=3.5NS
  17893. +    TPLHMX=6.1NS    TPHLMN=0.5NS
  17894. +    TPHLTY=4NS    TPHLMX=6.7NS
  17895. +    )
  17896. *---------
  17897. * 74ACT194  4-BIT BIDIRECTION UNIVERSAL SHIFT REGISTERS
  17898. *
  17899. * (c) PHILIPS COMPONENTS, 1990
  17900. * cv       08/14/90    Update interface and model names
  17901.  
  17902. .subckt 74ACT194  CP MRBAR S1 S0 SL SR D0 D1 D2 D3 Q0 Q1 Q2 Q3
  17903. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  17904. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17905. U1 inva(2) DPWR DGND
  17906. +    S1 S0   S1B S0B 
  17907. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  17908. X1  S1B S1X  DPWR DGND  ACT194SUSEL
  17909. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17910. X2  S0B S0X  DPWR DGND  ACT194SUSEL
  17911. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17912. U2 and(2) DPWR DGND
  17913. +    S0X S1X   SEL1 
  17914. +    D0_GATE IO_ACT 
  17915. U3 nora(2,2) DPWR DGND
  17916. +    S0X S1X SEL1 CP   SEL2 CK 
  17917. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  17918. U4 aoi(2,3) DPWR DGND
  17919. +    SR S1B SEL2 D0 S0B QB   K0 
  17920. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  17921. U5 aoi(2,3) DPWR DGND
  17922. +    QA S1B SEL2 D1 S0B QC   K1 
  17923. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  17924. U6 aoi(2,3) DPWR DGND
  17925. +    QB S1B SEL2 D2 S0B QD   K2 
  17926. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  17927. U7 aoi(2,3) DPWR DGND
  17928. +    QC S1B SEL2 D3 S0B SL   K3 
  17929. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  17930. U8 inva(4) DPWR DGND
  17931. +    K0 K1 K2 K3   J0 J1 J2 J3 
  17932. +    D0_GATE IO_ACT 
  17933. U9 jkff(4) DPWR DGND
  17934. +    $D_HI    MRBAR    CK
  17935. +    J0    J1    J2    J3    K0    K1    K2    K3
  17936. +    QA    QB    QC    QD    $D_NC    $D_NC    $D_NC    $D_NC
  17937. +    D_ACT194_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  17938. U10 bufa(4) DPWR DGND
  17939. +    QA QB QC QD   Q0 Q1 Q2 Q3 
  17940. +    D_ACT194_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  17941. .ends
  17942.  
  17943. .subckt ACT194SUSEL  DATA DATAX DPWR DGND
  17944. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17945. UA buf DPWR DGND
  17946. +    DATA   DATAD 
  17947. +    D0_GATE IO_ACT 
  17948. UB xor DPWR DGND
  17949. +    DATA DATAD   EN 
  17950. +    D0_GATE IO_ACT 
  17951. UC and(2) DPWR DGND
  17952. +    $D_X EN   PX 
  17953. +    D0_GATE IO_ACT 
  17954. UD buf DPWR DGND
  17955. +    DATA   DATAB 
  17956. +    D0_GATE IO_ACT 
  17957. UE or(2) DPWR DGND
  17958. +    DATAB PX   DATAX 
  17959. +    D0_GATE IO_ACT 
  17960. .ends
  17961.  
  17962. .model D_ACT194_1 ueff (
  17963. +    TWCLKHMN=5NS    TWCLKLMN=5NS
  17964. +    TWPCLMN=4.5NS    TSUPCCLKHMN=1NS
  17965. +    TSUDCLKMN=4.5NS    THDCLKMN=1NS
  17966. +    TPCLKQHLMN=1NS    TPPCQHLTY=2.4NS
  17967. +    TPPCQHLMX=2.5NS    TPCLKQLHMN=1NS
  17968. +    TPCLKQLHTY=1NS    TPCLKQLHMX=1NS
  17969. +    TPCLKQHLMN=1NS    TPCLKQHLTY=1NS
  17970. +    TPCLKQHLMX=1NS
  17971. +    )
  17972. .model D_ACT194_2 ugate (
  17973. +    TPLHMN=0.5NS    TPLHTY=4.5NS
  17974. +    TPLHMX=6.3NS    TPHLMN=0.5NS
  17975. +    TPHLTY=5.1NS    TPHLMX=7.3NS
  17976. +    )
  17977. *----------
  17978. * 74AS194  4-BIT BIDIRECTION UNIVERSAL SHIFT REGISTERS
  17979. *
  17980. * The ALS/AS Logic Data Book, 1986, TI
  17981. * tvh    09/01/89    Update interface and model names
  17982.  
  17983. .subckt 74AS194  CLK CLRBAR S1 S0 SL SR A B C D QA QB QC QD
  17984. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  17985. +    params: MNTYMXDLY=0 IO_LEVEL=0
  17986. U1 inva(2) DPWR DGND
  17987. +    S1 S0   S1B S0B 
  17988. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  17989. X1  S1B S1X  DPWR DGND  AS194SUSEL
  17990. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17991. X2  S0B S0X  DPWR DGND  AS194SUSEL
  17992. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  17993. U2 and(2) DPWR DGND
  17994. +    S0X S1X   SEL1 
  17995. +    D0_GATE IO_AS00 
  17996. U3 nora(2,2) DPWR DGND
  17997. +    S0X S1X SEL1 CLK   SEL2 CK 
  17998. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  17999. U4 aoi(2,3) DPWR DGND
  18000. +    SR S1B SEL2 A S0B Q1   K0 
  18001. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  18002. U5 aoi(2,3) DPWR DGND
  18003. +    Q0 S1B SEL2 B S0B Q2   K1 
  18004. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  18005. U6 aoi(2,3) DPWR DGND
  18006. +    Q1 S1B SEL2 C S0B Q3   K2 
  18007. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  18008. U7 aoi(2,3) DPWR DGND
  18009. +    Q2 S1B SEL2 D S0B SL   K3 
  18010. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  18011. U8 inva(4) DPWR DGND
  18012. +    K0 K1 K2 K3   J0 J1 J2 J3 
  18013. +    D0_GATE IO_AS00 
  18014. U9 jkff(4) DPWR DGND
  18015. +    $D_HI    CLRBAR    CK
  18016. +    J0    J1    J2    J3    K0    K1    K2    K3
  18017. +    Q0    Q1    Q2    Q3    $D_NC    $D_NC    $D_NC    $D_NC
  18018. +    D_AS194_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  18019. U10 bufa(4) DPWR DGND
  18020. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  18021. +    D_AS194_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18022. .ends
  18023.  
  18024. .subckt AS194SUSEL  DATA DATAX DPWR DGND
  18025. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18026. UA buf DPWR DGND
  18027. +    DATA   DATAD 
  18028. +    D_AS194_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  18029. UB xor DPWR DGND
  18030. +    DATA DATAD   EN 
  18031. +    D0_GATE IO_AS00 
  18032. UC and(2) DPWR DGND
  18033. +    $D_X EN   PX 
  18034. +    D0_GATE IO_AS00 
  18035. UD buf DPWR DGND
  18036. +    DATA   DATAB 
  18037. +    D_AS194_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  18038. UE or(2) DPWR DGND
  18039. +    DATAB PX   DATAX 
  18040. +    D0_GATE IO_AS00 
  18041. .ends
  18042.  
  18043. .model D_AS194_1 ueff (
  18044. +    TWCLKHMN=2NS    TWCLKLMN=6NS
  18045. +    TWPCLMN=4NS    TSUPCCLKHMN=6NS
  18046. +    TSUDCLKMN=3NS    TPPCQHLMN=1NS
  18047. +    TPPCQHLMX=6NS    TPCLKQLHMN=0NS
  18048. +    TPCLKQLHMX=1NS    TPCLKQHLMN=0NS
  18049. +    TPCLKQHLMX=1NS
  18050. +    )
  18051. .model D_AS194_2 ugate (
  18052. +    TPLHMN=3NS    TPHLMN=3NS
  18053. +    TPLHMX=6NS    TPHLMX=6NS
  18054. +    )
  18055. .model D_AS194_3 ugate (
  18056. +    TPLHMN=5NS    TPHLMN=5NS
  18057. +    )
  18058. .model D_AS194_4 ugate (
  18059. +    TPLHMN=5NS
  18060. +    )
  18061. *----------
  18062. * 74F194  4-BIT BIDIRECTION UNIVERSAL SHIFT REGISTERS
  18063. *
  18064. * The FAST Data Book, 1982, Fairchild
  18065. * tvh    09/01/89    Update interface and model names
  18066.  
  18067. .subckt 74F194  CP MRBAR S1 S0 DSL DSR P0 P1 P2 P3 Q0 Q1 Q2 Q3
  18068. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18069. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18070. U1 inva(2) DPWR DGND
  18071. +    S1 S0   S1B S0B 
  18072. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  18073. X1  S1B S1X  DPWR DGND  F194SUSEL
  18074. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18075. X2  S0B S0X  DPWR DGND  F194SUSEL
  18076. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18077. U2 and(2) DPWR DGND
  18078. +    S0X S1X   SEL1 
  18079. +    D0_GATE IO_F 
  18080. U3 nora(2,2) DPWR DGND
  18081. +    S0X S1X SEL1 CP   SEL2 CK 
  18082. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  18083. U4 aoi(2,3) DPWR DGND
  18084. +    DSR S1B SEL2 P0 S0B QB   K0 
  18085. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  18086. U5 aoi(2,3) DPWR DGND
  18087. +    QA S1B SEL2 P1 S0B QC   K1 
  18088. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  18089. U6 aoi(2,3) DPWR DGND
  18090. +    QB S1B SEL2 P2 S0B QD   K2 
  18091. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  18092. U7 aoi(2,3) DPWR DGND
  18093. +    QC S1B SEL2 P3 S0B DSL   K3 
  18094. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  18095. U8 inva(4) DPWR DGND
  18096. +    K0 K1 K2 K3   J0 J1 J2 J3 
  18097. +    D0_GATE IO_F 
  18098. U9 jkff(4) DPWR DGND
  18099. +    $D_HI    MRBAR    CK
  18100. +    J0    J1    J2    J3    K0    K1    K2    K3
  18101. +    QA    QB    QC    QD    $D_NC    $D_NC    $D_NC    $D_NC
  18102. +    D_F194_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  18103. U10 bufa(4) DPWR DGND
  18104. +    QA QB QC QD   Q0 Q1 Q2 Q3 
  18105. +    D_F194_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18106. .ends
  18107.  
  18108. .subckt F194SUSEL  DATA DATAX DPWR DGND
  18109. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18110. UA buf DPWR DGND
  18111. +    DATA   DATAD 
  18112. +    D_F194_3 IO_F MNTYMXDLY={MNTYMXDLY} 
  18113. UB xor DPWR DGND
  18114. +    DATA DATAD   EN 
  18115. +    D0_GATE IO_F 
  18116. UC and(2) DPWR DGND
  18117. +    $D_X EN   PX 
  18118. +    D0_GATE IO_F 
  18119. UD buf DPWR DGND
  18120. +    DATA   DATAB 
  18121. +    D_F194_4 IO_F MNTYMXDLY={MNTYMXDLY} 
  18122. UE or(2) DPWR DGND
  18123. +    DATAB PX   DATAX 
  18124. +    D0_GATE IO_F 
  18125. .ends
  18126.  
  18127. .model D_F194_1 ueff (
  18128. +    TWCLKHMN=5.5NS    TWCLKLMN=5.5NS
  18129. +    TWPCLMN=5NS    TSUPCCLKHMN=8NS
  18130. +    TSUDCLKMN=4NS    TPPCQHLMN=1.5NS
  18131. +    TPPCQHLTY=3.6NS    TPPCQHLMX=7NS
  18132. +    TPCLKQLHMN=0.5NS    TPCLKQLHTY=0.2NS
  18133. +    TPCLKQLHMX=1NS    TPCLKQHLMN=0.5NS
  18134. +    TPCLKQHLTY=0.5NS    TPCLKQHLMX=1NS
  18135. +    )
  18136. .model D_F194_2 ugate (
  18137. +    TPLHMN=3NS    TPLHTY=5NS
  18138. +    TPLHMX=7NS    TPHLMN=3NS
  18139. +    TPHLTY=5NS    TPHLMX=7NS
  18140. +    )
  18141. .model D_F194_3 ugate (
  18142. +    TPLHMN=4NS    TPHLMN=5NS
  18143. +    )
  18144. .model D_F194_4 ugate (
  18145. +    TPLHMN=4NS
  18146. +    )
  18147. *----------
  18148. * 74HC194  4-BIT BIDIRECTION UNIVERSAL SHIFT REGISTERS
  18149. *
  18150. * The High-speed CMOS Logic Data Book, 1988, TI
  18151. * tvh    09/01/89    Update interface and model names
  18152.  
  18153. .subckt 74HC194  CLK CLRBAR S1 S0 SL SR A B C D QA QB QC QD
  18154. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18155. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18156. U1 inva(2) DPWR DGND
  18157. +    S1 S0   S1B S0B 
  18158. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18159. U2 and(2) DPWR DGND
  18160. +    S0B S1B   SEL1 
  18161. +    D0_GATE IO_HC 
  18162. U3 nora(2,2) DPWR DGND
  18163. +    S0B S1B SEL1 CLK   SEL2 CK 
  18164. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18165. U4 aoi(2,3) DPWR DGND
  18166. +    SR S1B SEL2 A S0B Q1   K0 
  18167. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18168. U5 aoi(2,3) DPWR DGND
  18169. +    Q0 S1B SEL2 B S0B Q2   K1 
  18170. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18171. U6 aoi(2,3) DPWR DGND
  18172. +    Q1 S1B SEL2 C S0B Q3   K2 
  18173. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18174. U7 aoi(2,3) DPWR DGND
  18175. +    Q2 S1B SEL2 D S0B SL   K3 
  18176. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18177. U8 inva(4) DPWR DGND
  18178. +    K0 K1 K2 K3   J0 J1 J2 J3 
  18179. +    D0_GATE IO_HC 
  18180. U9 jkff(4) DPWR DGND
  18181. +    $D_HI    CLRBAR    CK
  18182. +    J0    J1    J2    J3    K0    K1    K2    K3
  18183. +    Q0    Q1    Q2    Q3    $D_NC    $D_NC    $D_NC    $D_NC
  18184. +    D_HC194_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  18185. U10 bufa(4) DPWR DGND
  18186. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  18187. +    D_HC194_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18188. .ends
  18189.  
  18190. .model D_HC194_1 ueff (
  18191. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  18192. +    TWPCLMN=20NS    TSUPCCLKHMN=25NS
  18193. +    TSUDCLKMN=25NS    TPPCQHLTY=1NS
  18194. +    TPPCQHLMX=3NS    TPCLKQLHTY=1NS
  18195. +    TPCLKQLHMX=1NS    TPCLKQHLTY=1NS
  18196. +    TPCLKQHLMX=1NS
  18197. +    )
  18198. .model D_HC194_2 ugate (
  18199. +    TPLHTY=16NS    TPHLTY=16NS
  18200. +    TPLHMX=35NS    TPHLMX=35NS
  18201. +    )
  18202. *---------
  18203. * 74HCT194  4-Bit Bidirectional Universal Shift Register
  18204. *
  18205. * (c) 1989 Harris Semiconductor, Updated 8-24-90
  18206.  
  18207. .subckt 74HCT194  CLK CLRBAR S1 S0 SL SR A B C D QA QB QC QD
  18208. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18209. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18210. U1 inva(2) DPWR DGND
  18211. +    S1 S0   S1B S0B 
  18212. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  18213. U2 and(2) DPWR DGND
  18214. +    S0B S1B   SEL1 
  18215. +    D0_GATE IO_HCT 
  18216. U3 nora(2,2) DPWR DGND
  18217. +    S0B S1B SEL1 CLK   SEL2 CK 
  18218. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  18219. U4 aoi(2,3) DPWR DGND
  18220. +    SR S1B SEL2 A S0B Q1   K0 
  18221. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  18222. U5 aoi(2,3) DPWR DGND
  18223. +    Q0 S1B SEL2 B S0B Q2   K1 
  18224. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  18225. U6 aoi(2,3) DPWR DGND
  18226. +    Q1 S1B SEL2 C S0B Q3   K2 
  18227. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  18228. U7 aoi(2,3) DPWR DGND
  18229. +    Q2 S1B SEL2 D S0B SL   K3 
  18230. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  18231. U8 inva(4) DPWR DGND
  18232. +    K0 K1 K2 K3   J0 J1 J2 J3 
  18233. +    D0_GATE IO_HCT 
  18234. U9 jkff(4) DPWR DGND
  18235. +    $D_HI    CLRBAR    CK
  18236. +    J0    J1    J2    J3    K0    K1    K2    K3
  18237. +    Q0    Q1    Q2    Q3    $D_NC    $D_NC    $D_NC    $D_NC
  18238. +    D_HCT194_1 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  18239. U10 bufa(4) DPWR DGND
  18240. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  18241. +    D_HCT194_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18242. .ends
  18243.  
  18244. .model D_HCT194_1 ueff (
  18245. +    twclkhmn=16ns    tsudclkmn=14ns
  18246. +    tsupcclkhmn=12ns    thdclkmn=0ns
  18247. +    tpclkqlhty=14ns    tpclkqhlty=14ns
  18248. +    twpclmn=16ns    tppcqhlmx=40ns
  18249. +    tpclkqlhmx=37ns    tpclkqhlmx=37ns
  18250. +    )
  18251. .model D_HCT194_2 ugate (
  18252. +    tplhmn=6ns    tphlmn=6ns
  18253. +    )
  18254. *---------
  18255. * 74LS194A  4-BIT BIDIRECTION UNIVERSAL SHIFT REGISTERS
  18256. *
  18257. * The TTL Data Book, Vol 2, 1985, TI
  18258. * tvh    09/01/89    Update interface and model names
  18259.  
  18260. .subckt 74LS194A  CLK CLRBAR S1 S0 SL SR A B C D QA QB QC QD
  18261. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18262. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18263. U1 inva(2) DPWR DGND
  18264. +    S1 S0   S1B S0B 
  18265. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  18266. X1  S1B S1X  DPWR DGND  LS194ASUSEL
  18267. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18268. X2  S0B S0X  DPWR DGND  LS194ASUSEL
  18269. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18270. U2 and(2) DPWR DGND
  18271. +    S0X S1X   SEL1 
  18272. +    D0_GATE IO_LS 
  18273. U3 nora(2,2) DPWR DGND
  18274. +    S0X S1X SEL1 CLK   SEL2 CK 
  18275. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  18276. U4 aoi(2,3) DPWR DGND
  18277. +    SR S1B SEL2 A S0B Q1   K0 
  18278. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  18279. U5 aoi(2,3) DPWR DGND
  18280. +    Q0 S1B SEL2 B S0B Q2   K1 
  18281. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  18282. U6 aoi(2,3) DPWR DGND
  18283. +    Q1 S1B SEL2 C S0B Q3   K2 
  18284. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  18285. U7 aoi(2,3) DPWR DGND
  18286. +    Q2 S1B SEL2 D S0B SL   K3 
  18287. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  18288. U8 inva(4) DPWR DGND
  18289. +    K0 K1 K2 K3   J0 J1 J2 J3 
  18290. +    D0_GATE IO_LS 
  18291. U9 jkff(4) DPWR DGND
  18292. +    $D_HI    CLRBAR    CK
  18293. +    J0    J1    J2    J3    K0    K1    K2    K3
  18294. +    Q0    Q1    Q2    Q3    $D_NC    $D_NC    $D_NC    $D_NC
  18295. +    D_LS194A_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  18296. U10 bufa(4) DPWR DGND
  18297. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  18298. +    D_LS194A_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18299. .ends
  18300.  
  18301. .subckt LS194ASUSEL  DATA DATAX DPWR DGND
  18302. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18303. UA buf DPWR DGND
  18304. +    DATA   DATAD 
  18305. +    D_LS194A_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  18306. UB xor DPWR DGND
  18307. +    DATA DATAD   EN 
  18308. +    D0_GATE IO_LS 
  18309. UC and(2) DPWR DGND
  18310. +    $D_X EN   PX 
  18311. +    D0_GATE IO_LS 
  18312. UD buf DPWR DGND
  18313. +    DATA   DATAB 
  18314. +    D_LS194A_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  18315. UE or(2) DPWR DGND
  18316. +    DATAB PX   DATAX 
  18317. +    D0_GATE IO_LS 
  18318. .ends
  18319.  
  18320. .model D_LS194A_1 ueff (
  18321. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  18322. +    TWPCLMN=20NS    TSUPCCLKHMN=25NS
  18323. +    TSUDCLKMN=20NS    TPPCQHLTY=3NS
  18324. +    TPPCQHLMX=5NS    TPCLKQLHTY=1NS
  18325. +    TPCLKQLHMX=1NS    TPCLKQHLTY=1NS
  18326. +    TPCLKQHLMX=1NS
  18327. +    )
  18328. .model D_LS194A_2 ugate (
  18329. +    TPLHTY=13NS    TPHLTY=16NS
  18330. +    TPLHMX=21NS    TPHLMX=25NS
  18331. +    )
  18332. .model D_LS194A_3 ugate (
  18333. +    TPLHMN=10NS    TPHLMN=10NS
  18334. +    )
  18335. .model D_LS194A_4 ugate (
  18336. +    TPLHMN=10NS
  18337. +    )
  18338. *----------
  18339. * 74S194  4-BIT BIDIRECTION UNIVERSAL SHIFT REGISTERS
  18340. *
  18341. * The TTL Data Book, Vol 2, 1985, TI
  18342. * tvh    09/01/89    Update interface and model names
  18343.  
  18344. .subckt 74S194  CLK CLRBAR S1 S0 SL SR A B C D QA QB QC QD
  18345. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18346. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18347. U1 inva(2) DPWR DGND
  18348. +    S1 S0   S1B S0B 
  18349. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  18350. X1  S1B S1X  DPWR DGND  S194SUSEL
  18351. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18352. X2  S0B S0X  DPWR DGND  S194SUSEL
  18353. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18354. U2 and(2) DPWR DGND
  18355. +    S0X S1X   SEL1 
  18356. +    D0_GATE IO_S 
  18357. U3 nora(2,2) DPWR DGND
  18358. +    S0X S1X SEL1 CLK   SEL2 CK 
  18359. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  18360. U4 aoi(2,3) DPWR DGND
  18361. +    SR S1B SEL2 A S0B Q1   K0 
  18362. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  18363. U5 aoi(2,3) DPWR DGND
  18364. +    Q0 S1B SEL2 B S0B Q2   K1 
  18365. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  18366. U6 aoi(2,3) DPWR DGND
  18367. +    Q1 S1B SEL2 C S0B Q3   K2 
  18368. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  18369. U7 aoi(2,3) DPWR DGND
  18370. +    Q2 S1B SEL2 D S0B SL   K3 
  18371. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  18372. U8 inva(4) DPWR DGND
  18373. +    K0 K1 K2 K3   J0 J1 J2 J3 
  18374. +    D0_GATE IO_S 
  18375. U9 jkff(4) DPWR DGND
  18376. +    $D_HI    CLRBAR    CK
  18377. +    J0    J1    J2    J3    K0    K1    K2    K3
  18378. +    Q0    Q1    Q2    Q3    $D_NC    $D_NC    $D_NC    $D_NC
  18379. +    D_S194_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  18380. U10 bufa(4) DPWR DGND
  18381. +    Q0 Q1 Q2 Q3   QA QB QC QD 
  18382. +    D_S194_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18383. .ends
  18384.  
  18385. .subckt S194SUSEL  DATA DATAX DPWR DGND
  18386. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18387. UA buf DPWR DGND
  18388. +    DATA   DATAD 
  18389. +    D_S194_3 IO_S MNTYMXDLY={MNTYMXDLY} 
  18390. UB xor DPWR DGND
  18391. +    DATA DATAD   EN 
  18392. +    D0_GATE IO_S 
  18393. UC and(2) DPWR DGND
  18394. +    $D_X EN   PX 
  18395. +    D0_GATE IO_S 
  18396. UD buf DPWR DGND
  18397. +    DATA   DATAB 
  18398. +    D_S194_4 IO_S MNTYMXDLY={MNTYMXDLY} 
  18399. UE or(2) DPWR DGND
  18400. +    DATAB PX   DATAX 
  18401. +    D0_GATE IO_S 
  18402. .ends
  18403.  
  18404. .model D_S194_1 ueff (
  18405. +    TWCLKHMN=7NS    TWCLKLMN=7NS
  18406. +    TWPCLMN=12NS    TSUPCCLKHMN=9NS
  18407. +    TSUDCLKMN=5NS    TPCLKQHLMN=3.5NS
  18408. +    TPPCQHLTY=2.5NS    TPPCQHLMX=3NS
  18409. +    TPCLKQLHMN=1NS    TPCLKQLHTY=1NS
  18410. +    TPCLKQLHMX=1NS    TPCLKQHLMN=1NS
  18411. +    TPCLKQHLTY=1NS    TPCLKQHLMX=1NS
  18412. +    )
  18413. .model D_S194_2 ugate (
  18414. +    TPLHMN=3NS    TPLHTY=7NS
  18415. +    TPLHMX=11NS    TPHLMN=3NS
  18416. +    TPHLTY=10NS    TPHLMX=15.5NS
  18417. +    )
  18418. .model D_S194_3 ugate (
  18419. +    TPLHMN=6NS    TPHLMN=6NS
  18420. +    )
  18421. .model D_S194_4 ugate (
  18422. +    TPLHMN=6NS
  18423. +    )
  18424. *---------------------------------------------------------------------------
  18425. * 74195  4-BIT PARALLEL-ACCESS SHIFT REGISTERS
  18426. *
  18427. * The TTL Data Book, Vol 2, 1985, TI
  18428. * tvh    06/29/89    Update interface and model names
  18429.  
  18430. .subckt 74195  CLK SH/LDBAR CLRBAR J KBAR A B C D QA QB QC QD QDBAR
  18431. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18432. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18433. * the purpose of 195TSUsel and 195TSUdat is to create
  18434. * the different setup time before clk ^ for SHIFT/LOADBAR amd data  
  18435.  
  18436. UIBUF bufa(7) DPWR DGND
  18437. +    CLRBAR    J    KBAR    A    B    C    D
  18438. +    CLRBAR_BUF    J_BUF    KBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  18439. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  18440. USHLD inv DPWR DGND
  18441. +    SH_LDBAR   SHBAR_LD 
  18442. +    D0_GATE IO_STD 
  18443. XSHLD  SH/LDBAR SH_LDBAR  DPWR DGND  195TSUSEL
  18444. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18445. XJX  J_BUF JX  DPWR DGND  195TSUDAT
  18446. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18447. XKBARX  KBAR_BUF KBARX  DPWR DGND  195TSUDAT
  18448. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18449. UCK nand(2) DPWR DGND
  18450. +    CLK CLRBAR_BUF   CK 
  18451. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  18452. XA  JX KBARX SH_LDBAR SHBAR_LD A_BUF CLRBAR_BUF CK SQA QA  DPWR DGND  195CHLA
  18453. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18454. XB  SH_LDBAR SHBAR_LD B_BUF CLRBAR_BUF CK SQA SQB QB  DPWR DGND  195CHLB2D
  18455. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18456. XC  SH_LDBAR SHBAR_LD C_BUF CLRBAR_BUF CK SQB SQC QC  DPWR DGND  195CHLB2D
  18457. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18458. XD  SH_LDBAR SHBAR_LD D_BUF CLRBAR_BUF CK SQC SQD QD  DPWR DGND  195CHLB2D
  18459. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18460. UQ inv DPWR DGND
  18461. +    SQD   QDBAR 
  18462. +    D_195_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18463. .ends
  18464.  
  18465. .subckt 195TSUSEL  S SX DPWR DGND
  18466. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18467. UBR buf DPWR DGND
  18468. +    S   SR 
  18469. +    D_195_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18470. UB inv DPWR DGND
  18471. +    SR   SB 
  18472. +    D_195_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  18473. UEN nxor DPWR DGND
  18474. +    SR SB   SEN 
  18475. +    D0_GATE IO_STD 
  18476. UBF buf DPWR DGND
  18477. +    SR   SX 
  18478. +    D0_GATE IO_STD 
  18479. UQD buf3 DPWR DGND
  18480. +    $D_X   SEN   SX 
  18481. +    D0_TGATE IO_STD 
  18482. .ends
  18483.  
  18484. .subckt 195TSUDAT  DAT DATX DPWR DGND
  18485. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18486. UB inv DPWR DGND
  18487. +    DAT   DATB 
  18488. +    D_195_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  18489. UEN nxor DPWR DGND
  18490. +    DAT DATB   DATEN 
  18491. +    D0_GATE IO_STD 
  18492. UBF buf DPWR DGND
  18493. +    DAT   DATX 
  18494. +    D0_GATE IO_STD 
  18495. UQD buf3 DPWR DGND
  18496. +    $D_X   DATEN   DATX 
  18497. +    D0_TGATE IO_STD 
  18498. .ends
  18499.  
  18500. .subckt 195CHLA  J KBAR SH_LDBAR SHBAR_LD DAT CLRBAR CK SQ Q DPWR DGND
  18501. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18502. UR aoi(3,3) DPWR DGND
  18503. +    J    SH_LDBAR    SQBARX
  18504. +    SHBAR_LD    DATX    DATX
  18505. +    KBAR    SH_LDBAR    SQX
  18506. +    R
  18507. +    D0_GATE IO_STD 
  18508. US inv DPWR DGND
  18509. +    R   S 
  18510. +    D0_GATE IO_STD 
  18511. XDAT  DAT DATX  DPWR DGND  195TSUDAT
  18512. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18513. XSQX  SQ SQX  DPWR DGND  195TSUDAT
  18514. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18515. XSQBX  SQBAR SQBARX  DPWR DGND  195TSUDAT
  18516. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18517. URS jkff(1) DPWR DGND
  18518. +    $D_HI CLRBAR CK   S R   SQ SQBAR 
  18519. +    D_195_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  18520. UQ buf DPWR DGND
  18521. +    SQ   Q 
  18522. +    D_195_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18523. .ends
  18524.  
  18525. .subckt 195CHLB2D  SH_LDBAR SHBAR_LD DAT CLRBAR CK SH SQ Q DPWR DGND
  18526. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18527. UR aoi(2,2) DPWR DGND
  18528. +    SHX SH_LDBAR SHBAR_LD DATX   R 
  18529. +    D0_GATE IO_STD 
  18530. US inv DPWR DGND
  18531. +    R   S 
  18532. +    D0_GATE IO_STD 
  18533. XDAT  DAT DATX  DPWR DGND  195TSUDAT
  18534. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18535. XSH  SH SHX  DPWR DGND  195TSUDAT
  18536. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18537. URS jkff(1) DPWR DGND
  18538. +    $D_HI CLRBAR CK   S R   SQ SQB 
  18539. +    D_195_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  18540. UQ buf DPWR DGND
  18541. +    SQ   Q 
  18542. +    D_195_5 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18543. .ends
  18544.  
  18545. .model D_195_1 ugate (
  18546. +    TPLHMX=10NS    TPHLMX=0NS
  18547. +    )
  18548. .model D_195_2 ugate (
  18549. +    TPLHMX=5NS    TPHLMX=15NS
  18550. +    )
  18551. .model D_195_3 ugate (
  18552. +    TPLHMX=10NS    TPHLMX=10NS
  18553. +    )
  18554. .model D_195_4 ueff (
  18555. +    TWCLKHMX=16NS    TWCLKLMX=16NS
  18556. +    TWPCLMX=12NS    TSUDCLKMX=10NS
  18557. +    TSUPCCLKHMX=25NS    THDCLKMN=0NS
  18558. +    THDCLKMX=0NS    TPPCQHLTY=13NS
  18559. +    TPPCQHLMX=24NS    TPCLKQLHTY=8NS
  18560. +    TPCLKQLHMX=16NS    TPCLKQHLTY=11NS
  18561. +    TPCLKQHLMX=20NS
  18562. +    )
  18563. .model D_195_5 ugate (
  18564. +    TPLHTY=6NS    TPLHMX=6NS
  18565. +    TPHLTY=6NS    TPHLMX=6NS
  18566. +    )
  18567. *----------
  18568. * 74AS195  4-BIT PARALLEL-ACCESS SHIFT REGISTERS
  18569. *
  18570. * The ALS/AS Logic Data Book, 1986, TI
  18571. * tvh    06/29/89    Update interface and model names
  18572.  
  18573. .subckt 74AS195  CLK SH/LDBAR CLRBAR J KBAR A B C D QA QB QC QD QDBAR
  18574. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18575. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18576. * the purpose of AS195TSUsel is to create
  18577. * the different setup time before clk ^ for SHIFT/LOADBAR  
  18578.  
  18579. UIBUF bufa(3) DPWR DGND
  18580. +    SH/LDBAR CLRBAR A   SH/LDBAR_BUF CLRBAR_BUF A_BUF 
  18581. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  18582. USHLD inv DPWR DGND
  18583. +    SH_LDBAR   SHBAR_LD 
  18584. +    D0_GATE IO_AS00 
  18585. XSHLD  SH/LDBAR_BUF SH_LDBAR  DPWR DGND  AS195TSUSEL
  18586. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18587. UCK inv DPWR DGND
  18588. +    CLK   CK 
  18589. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  18590. XA  J KBAR SH_LDBAR SHBAR_LD A_BUF CLRBAR_BUF CK SQA QA  DPWR DGND  AS195CHLA
  18591. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18592. XB  SH_LDBAR SHBAR_LD B CLRBAR_BUF CK SQA SQB QB $D_NC  DPWR DGND  AS195CHLB2D
  18593. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18594. XC  SH_LDBAR SHBAR_LD C CLRBAR_BUF CK SQB SQC QC $D_NC  DPWR DGND  AS195CHLB2D
  18595. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18596. XD  SH_LDBAR SHBAR_LD D CLRBAR_BUF CK SQC SQD QD QDBAR  DPWR DGND  AS195CHLB2D
  18597. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18598. .ends
  18599.  
  18600. .subckt AS195TSUSEL  S SX DPWR DGND
  18601. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18602. UB inv DPWR DGND
  18603. +    S   SB 
  18604. +    D_AS195_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  18605. UEN nxor DPWR DGND
  18606. +    S SB   SEN 
  18607. +    D0_GATE IO_AS00 
  18608. UBF buf DPWR DGND
  18609. +    S   SX 
  18610. +    D0_GATE IO_AS00 
  18611. UQD buf3 DPWR DGND
  18612. +    $D_X   SEN   SX 
  18613. +    D0_TGATE IO_AS00 
  18614. .ends
  18615.  
  18616. .subckt AS195CHLA  J KBAR SH_LDBAR SHBAR_LD DAT CLRBAR CK SQ Q DPWR DGND
  18617. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18618. UR aoi(3,3) DPWR DGND
  18619. +    J    SH_LDBAR    SQBAR
  18620. +    SHBAR_LD    DAT    DAT
  18621. +    KBAR    SH_LDBAR    SQ
  18622. +    R
  18623. +    D0_GATE IO_AS00 
  18624. US inv DPWR DGND
  18625. +    R   S 
  18626. +    D0_GATE IO_AS00 
  18627. URS jkff(1) DPWR DGND
  18628. +    $D_HI CLRBAR CK   S R   SQ SQBAR 
  18629. +    D_AS195_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  18630. UQ buf DPWR DGND
  18631. +    SQ   Q 
  18632. +    D_AS195_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18633. .ends
  18634.  
  18635. .subckt AS195CHLB2D  SH_LDBAR SHBAR_LD DAT CLRBAR CK SH SQ Q QB DPWR DGND
  18636. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18637. UR aoi(2,2) DPWR DGND
  18638. +    SH SH_LDBAR SHBAR_LD DAT   R 
  18639. +    D0_GATE IO_AS00 
  18640. US inv DPWR DGND
  18641. +    R   S 
  18642. +    D0_GATE IO_AS00 
  18643. URS jkff(1) DPWR DGND
  18644. +    $D_HI CLRBAR CK   S R   SQ SQB 
  18645. +    D_AS195_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  18646. UQB bufa(2) DPWR DGND
  18647. +    SQ SQB   Q QB 
  18648. +    D_AS195_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18649. .ends
  18650.  
  18651. .model D_AS195_1 ugate (
  18652. +    TPLHMX=4.5NS    TPHLMX=4.5NS
  18653. +    )
  18654. .model D_AS195_2 ueff (
  18655. +    TWCLKHMX=4NS    TWCLKLMX=4NS
  18656. +    TWCLKHMN=4NS    TWCLKLMN=4NS
  18657. +    TWPCLMX=4NS    TWPCLMN=4NS
  18658. +    TSUDCLKMX=3.5NS    TSUPCCLKHMX=6NS
  18659. +    THDCLKMN=0NS    THDCLKMX=0NS
  18660. +    TPPCQHLMN=3NS    TPPCQHLMX=9.5NS
  18661. +    TPPCQLHMN=2NS    TPPCQLHMX=6NS
  18662. +    TPCLKQLHTY=1NS    TPCLKQLHMX=6.5NS
  18663. +    TPCLKQHLTY=0.5NS    TPCLKQHLMX=8.5NS
  18664. +    )
  18665. .model D_AS195_3 ugate (
  18666. +    TPLHMN=3NS    TPLHMX=2NS
  18667. +    TPHLMN=2.5NS    TPHLMX=2NS
  18668. +    TPLHTY=2NS    TPHLTY=2NS
  18669. +    )
  18670. *----------
  18671. * 74HC195  4-BIT PARALLEL-ACCESS SHIFT REGISTERS
  18672. *
  18673. * The High-speed CMOS Logic Data Book, 1988, TI
  18674. * tvh    09/01/89    Update interface and model names
  18675.  
  18676. .subckt 74HC195  CLK SH/LDBAR CLRBAR J KBAR A B C D QA QB QC QD QDBAR
  18677. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18678. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18679. U1 inva(3) DPWR DGND
  18680. +    CLK SH/LDBAR SHBARLD   CLKBAR SHBARLD SHLDBAR 
  18681. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18682. U2 aoi(3,3) DPWR DGND
  18683. +    Q0BAR    J    SHLDBAR
  18684. +    SHLDBAR    KBAR    Q0
  18685. +    $D_HI    SHBARLD    A
  18686. +    K0
  18687. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18688. U3 aoi(2,2) DPWR DGND
  18689. +    Q0 SHLDBAR SHBARLD B   K1 
  18690. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18691. U4 aoi(2,2) DPWR DGND
  18692. +    Q1 SHLDBAR SHBARLD C   K2 
  18693. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18694. U5 aoi(2,2) DPWR DGND
  18695. +    Q2 SHLDBAR SHBARLD D   K3 
  18696. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  18697. U6 inva(4) DPWR DGND
  18698. +    K0 K1 K2 K3   J0 J1 J2 J3 
  18699. +    D0_GATE IO_HC 
  18700. U7 jkff(4) DPWR DGND
  18701. +    $D_HI    CLRBAR    CLKBAR
  18702. +    J0    J1    J2    J3    K0    K1    K2    K3
  18703. +    Q0    Q1    Q2    Q3    Q0BAR    $D_HI    $D_HI    Q3BAR
  18704. +    D_HC195_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18705. U8 bufa(5) DPWR DGND
  18706. +    Q0    Q1    Q2    Q3    Q3BAR
  18707. +    QA    QB    QC    QD    QDBAR
  18708. +    D_HC195_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18709. .ends
  18710.  
  18711. .model D_HC195_1 ueff (
  18712. +    TWCLKHMN=20NS    TWCLKLMN=20NS
  18713. +    TWPCLMN=20NS    TSUPCCLKHMN=25NS
  18714. +    TSUDCLKMN=25NS    TPPCQLHTY=1NS
  18715. +    TPPCQLHMX=3NS    TPPCQHLTY=1NS
  18716. +    TPPCQHLMX=3NS    TPCLKQLHTY=1NS
  18717. +    TPCLKQLHMX=1NS    TPCLKQHLTY=1NS
  18718. +    TPCLKQHLMX=1NS
  18719. +    )
  18720. .model D_HC195_2 ugate (
  18721. +    TPLHTY=16NS    TPHLTY=16NS
  18722. +    TPLHMX=35NS    TPHLMX=35NS
  18723. +    )
  18724. *----------
  18725. * 74LS195A  4-BIT PARALLEL-ACCESS SHIFT REGISTERS
  18726. *
  18727. * The TTL Data Book, Vol 2, 1985, TI
  18728. * tvh    06/29/89    Update interface and model names
  18729.  
  18730. .subckt 74LS195A  CLK SH/LDBAR CLRBAR J KBAR A B C D QA QB QC QD QDBAR
  18731. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18732. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18733. * the purpose of LS195ATSUsel is to create
  18734. * the different setup time before clk ^ for SHIFT/LOADBAR  
  18735.  
  18736. UIBUF bufa(2) DPWR DGND
  18737. +    CLRBAR A   CLRBAR_BUF A_BUF 
  18738. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  18739. USHLD inv DPWR DGND
  18740. +    SH_LDBAR   SHBAR_LD 
  18741. +    D0_GATE IO_LS 
  18742. XSHLD  SH/LDBAR SH_LDBAR  DPWR DGND  LS195ATSUSEL
  18743. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18744. UCK inv DPWR DGND
  18745. +    CLK   CK 
  18746. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  18747. XA  J KBAR SH_LDBAR SHBAR_LD A_BUF CLRBAR_BUF CK SQA QA  DPWR DGND  LS195ACHLA
  18748. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18749. XB  SH_LDBAR SHBAR_LD B CLRBAR_BUF CK SQA SQB QB  DPWR DGND  LS195ACHLB2D
  18750. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18751. XC  SH_LDBAR SHBAR_LD C CLRBAR_BUF CK SQB SQC QC  DPWR DGND  LS195ACHLB2D
  18752. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18753. XD  SH_LDBAR SHBAR_LD D CLRBAR_BUF CK SQC SQD QD  DPWR DGND  LS195ACHLB2D
  18754. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18755. UQ inv DPWR DGND
  18756. +    SQD   QDBAR 
  18757. +    D_LS195A_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18758. .ends
  18759.  
  18760. .subckt LS195ATSUSEL  S SX DPWR DGND
  18761. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18762. UBR buf DPWR DGND
  18763. +    S   SR 
  18764. +    D_LS195A_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18765. UB inv DPWR DGND
  18766. +    SR   SB 
  18767. +    D_LS195A_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  18768. UEN nxor DPWR DGND
  18769. +    SR SB   SEN 
  18770. +    D0_GATE IO_LS 
  18771. UBF buf DPWR DGND
  18772. +    SR   SX 
  18773. +    D0_GATE IO_LS 
  18774. UQD buf3 DPWR DGND
  18775. +    $D_X   SEN   SX 
  18776. +    D0_TGATE IO_LS 
  18777. .ends
  18778.  
  18779. .subckt LS195ACHLA  J KBAR SH_LDBAR SHBAR_LD DAT CLRBAR CK SQ Q DPWR DGND
  18780. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18781. UR aoi(3,3) DPWR DGND
  18782. +    J    SH_LDBAR    SQBAR
  18783. +    SHBAR_LD    DAT    DAT
  18784. +    KBAR    SH_LDBAR    SQ
  18785. +    R
  18786. +    D0_GATE IO_LS 
  18787. US inv DPWR DGND
  18788. +    R   S 
  18789. +    D0_GATE IO_LS 
  18790. URS jkff(1) DPWR DGND
  18791. +    $D_HI CLRBAR CK   S R   SQ SQBAR 
  18792. +    D_LS195A_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  18793. UQ buf DPWR DGND
  18794. +    SQ   Q 
  18795. +    D_LS195A_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18796. .ends
  18797.  
  18798. .subckt LS195ACHLB2D  SH_LDBAR SHBAR_LD DAT CLRBAR CK SH SQ Q DPWR DGND
  18799. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18800. UR aoi(2,2) DPWR DGND
  18801. +    SH SH_LDBAR SHBAR_LD DAT   R 
  18802. +    D0_GATE IO_LS 
  18803. US inv DPWR DGND
  18804. +    R   S 
  18805. +    D0_GATE IO_LS 
  18806. URS jkff(1) DPWR DGND
  18807. +    $D_HI CLRBAR CK   S R   SQ SQB 
  18808. +    D_LS195A_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  18809. UQ buf DPWR DGND
  18810. +    SQ   Q 
  18811. +    D_LS195A_4 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18812. .ends
  18813.  
  18814. .model D_LS195A_1 ugate (
  18815. +    TPLHMX=20NS    TPHLMX=0NS
  18816. +    )
  18817. .model D_LS195A_2 ugate (
  18818. +    TPLHMX=10NS    TPHLMX=10NS
  18819. +    )
  18820. .model D_LS195A_3 ueff (
  18821. +    TWCLKHMX=16NS    TWCLKLMX=16NS
  18822. +    TWPCLMX=12NS    TSUDCLKMX=15NS
  18823. +    TSUPCCLKHMX=25NS    THDCLKMN=0NS
  18824. +    THDCLKMX=0NS    TPPCQHLTY=13NS
  18825. +    TPPCQHLMX=24NS    TPCLKQLHTY=8NS
  18826. +    TPCLKQLHMX=16NS    TPCLKQHLTY=11NS
  18827. +    TPCLKQHLMX=20NS
  18828. +    )
  18829. .model D_LS195A_4 ugate (
  18830. +    TPLHTY=6NS    TPLHMX=6NS
  18831. +    TPHLTY=6NS    TPHLMX=6NS
  18832. +    )
  18833. *----------
  18834. * 74S195  4-BIT PARALLEL-ACCESS SHIFT REGISTERS
  18835. *
  18836. * The TTL Data Book, Vol 2, 1985, TI
  18837. * tvh    06/29/89    Update interface and model names
  18838.  
  18839. .subckt 74S195  CLK SH/LDBAR CLRBAR J KBAR A B C D QA QB QC QD QDBAR
  18840. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18841. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18842. * the purpose of S195TSUsel is to create
  18843. * the different setup time before clk ^ for SHIFT/LOADBAR  
  18844.  
  18845. UIBUF bufa(2) DPWR DGND
  18846. +    CLRBAR A   CLRBAR_BUF A_BUF 
  18847. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  18848. USHLD inv DPWR DGND
  18849. +    SH_LDBAR   SHBAR_LD 
  18850. +    D0_GATE IO_S 
  18851. XSHLD  SH/LDBAR SH_LDBAR  DPWR DGND  S195TSUSEL
  18852. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18853. XA  J KBAR SH_LDBAR SHBAR_LD A_BUF CLRBAR_BUF CK SQA QA  DPWR DGND  S195CHLA
  18854. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18855. XB  SH_LDBAR SHBAR_LD B CLRBAR_BUF CK SQA SQB QB  DPWR DGND  S195CHLB2D
  18856. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18857. XC  SH_LDBAR SHBAR_LD C CLRBAR_BUF CK SQB SQC QC  DPWR DGND  S195CHLB2D
  18858. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18859. XD  SH_LDBAR SHBAR_LD D CLRBAR_BUF CK SQC SQD QD  DPWR DGND  S195CHLB2D
  18860. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  18861. UCK inv DPWR DGND
  18862. +    CLK   CK 
  18863. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  18864. UQ inv DPWR DGND
  18865. +    SQD   QDBAR 
  18866. +    D_S195_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18867. .ends
  18868.  
  18869. .subckt S195TSUSEL  S SX DPWR DGND
  18870. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18871. UBR buf DPWR DGND
  18872. +    S   SR 
  18873. +    D_S195_1 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18874. UB inv DPWR DGND
  18875. +    SR   SB 
  18876. +    D_S195_2 IO_S MNTYMXDLY={MNTYMXDLY} 
  18877. UEN nxor DPWR DGND
  18878. +    SR SB   SEN 
  18879. +    D0_GATE IO_S 
  18880. UBF buf DPWR DGND
  18881. +    SR   SX 
  18882. +    D0_GATE IO_S 
  18883. UQD buf3 DPWR DGND
  18884. +    $D_X   SEN   SX 
  18885. +    D0_TGATE IO_S 
  18886. .ends
  18887.  
  18888. .subckt S195CHLA  J KBAR SH_LDBAR SHBAR_LD DAT CLRBAR CK SQ Q DPWR DGND
  18889. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18890. UR aoi(3,3) DPWR DGND
  18891. +    J    SH_LDBAR    SQBAR
  18892. +    SHBAR_LD    DAT    DAT
  18893. +    KBAR    SH_LDBAR    SQ
  18894. +    R
  18895. +    D0_GATE IO_S 
  18896. US inv DPWR DGND
  18897. +    R   S 
  18898. +    D0_GATE IO_S 
  18899. URS jkff(1) DPWR DGND
  18900. +    $D_HI CLRBAR CK   S R   SQ SQBAR 
  18901. +    D_S195_3 IO_S MNTYMXDLY={MNTYMXDLY} 
  18902. UQ buf DPWR DGND
  18903. +    SQ   Q 
  18904. +    D_S195_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18905. .ends
  18906.  
  18907. .subckt S195CHLB2D  SH_LDBAR SHBAR_LD DAT CLRBAR CK SH SQ Q DPWR DGND
  18908. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18909. UR aoi(2,2) DPWR DGND
  18910. +    SH SH_LDBAR SHBAR_LD DAT   R 
  18911. +    D0_GATE IO_S 
  18912. US inv DPWR DGND
  18913. +    R   S 
  18914. +    D0_GATE IO_S 
  18915. URS jkff(1) DPWR DGND
  18916. +    $D_HI CLRBAR CK   S R   SQ SQB 
  18917. +    D_S195_3 IO_S MNTYMXDLY={MNTYMXDLY} 
  18918. UQ buf DPWR DGND
  18919. +    SQ   Q 
  18920. +    D_S195_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  18921. .ends
  18922.  
  18923. .model D_S195_1 ugate (
  18924. +    TPLHMX=6NS    TPHLMX=0NS
  18925. +    )
  18926. .model D_S195_2 ugate (
  18927. +    TPLHMX=0NS    TPHLMX=6NS
  18928. +    )
  18929. .model D_S195_3 ueff (
  18930. +    TWCLKHMX=7NS    TWCLKLMX=7NS
  18931. +    TWPCLMX=12NS    TSUDCLKMX=5NS
  18932. +    TSUPCCLKHMX=9NS    THDCLKMN=0NS
  18933. +    THDCLKMX=3NS    TPPCQHLTY=10.5NS
  18934. +    TPPCQHLMX=16.5NS    TPCLKQLHTY=6NS
  18935. +    TPCLKQLHMX=10NS    TPCLKQHLTY=9NS
  18936. +    TPCLKQHLMX=14.5NS
  18937. +    )
  18938. .model D_S195_4 ugate (
  18939. +    TPLHTY=2NS    TPLHMX=2NS
  18940. +    TPHLTY=2NS    TPHLMX=2NS
  18941. +    )
  18942. *------------------------------------------------------------------------
  18943. * 74196  50-MHZ PRESETTABLE DECADE COUNTERS/LATCHES
  18944. *
  18945. * The TTL Data Book, Vol 2, 1985, TI
  18946. * tvh    09/04/89    Update interface and model names
  18947. * muw   12/04/90        Corrected timing and setup/hold/width circuits
  18948.  
  18949. .subckt 74196  LOADBAR CLRBAR CLK1 CLK2 A B C D QA QB QC QD
  18950. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  18951. +    params: MNTYMXDLY=0 IO_LEVEL=0
  18952. UIBUF bufa(6) DPWR DGND
  18953. +    LOADBAR    CLRBAR    A    B    C    D
  18954. +    LOADBAR_BUF    CLRBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  18955. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  18956. *TIMING CHECKERS
  18957. UTWCLR wdthck(1) DPWR DGND
  18958. +    CLRBAR_BUF   $D_NC TWCL 
  18959. +    D_196_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  18960. UWC1 INV DPWR DGND CLRBAR_BUF CLR_DLY D_196_11 IO_STD
  18961. UWC2 AND(3) DPWR DGND TWCL CLR_DLY CLRBAR_BUF TWCLR_ERR D0_GATE IO_STD
  18962. UTWLD wdthck(1) DPWR DGND
  18963. +    LOADBAR_BUF   $D_NC TWDL 
  18964. +    D_196_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  18965. ULD1 INV DPWR DGND LOADBAR_BUF LOAD_DLY D_196_11 IO_STD
  18966. ULD2 AND(3) DPWR DGND TWDL LOAD_DLY LOADBAR_BUF TWLD_ERR D0_GATE IO_STD
  18967. USUHDAT suhdck(4) DPWR DGND
  18968. +    LD
  18969. +    A_BUF    B_BUF    C_BUF    D_BUF
  18970. +    TSUA    TSUB    TSUC    TSUD $D_NC $D_NC $D_NC $D_NC
  18971. +    D_196_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  18972. USUA AND(3) DPWR DGND TSUA LOAD_DLY LOADBAR_BUF TSUA_ERR D0_GATE IO_STD
  18973. USUB AND(3) DPWR DGND TSUB LOAD_DLY LOADBAR_BUF TSUB_ERR D0_GATE IO_STD
  18974. USUC AND(3) DPWR DGND TSUC LOAD_DLY LOADBAR_BUF TSUC_ERR D0_GATE IO_STD
  18975. USUD AND(3) DPWR DGND TSUD LOAD_DLY LOADBAR_BUF TSUD_ERR D0_GATE IO_STD
  18976. UERA OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUA_ERR A_ERR D0_GATE IO_STD
  18977. UERB OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUB_ERR B_ERR D0_GATE IO_STD
  18978. UERC OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUC_ERR C_ERR D0_GATE IO_STD
  18979. UERD OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUD_ERR D_ERR D0_GATE IO_STD
  18980. UTSUA buf3A(2) DPWR DGND
  18981. +    $D_X $D_X  A_ERR   PA CA
  18982. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  18983. UTSUB buf3a(2) DPWR DGND
  18984. +    $D_X $D_X  B_ERR   PB CB
  18985. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  18986. UTSUC buf3a(2) DPWR DGND
  18987. +    $D_X $D_X  C_ERR   PC CC
  18988. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  18989. UTSUD buf3a(2) DPWR DGND
  18990. +    $D_X $D_X  D_ERR   PD CD
  18991. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  18992.  
  18993. * Additional delay for Tplh load delay
  18994. ULDX inv DPWR DGND
  18995. +    LOADBAR_BUF   LDX 
  18996. +    D_196_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  18997.  
  18998. * Additional delay for Tphl load delay
  18999. ULDHL buf DPWR DGND LOADBAR_BUF LOADBARX2 D_196_12 IO_STD MNTYMXDLY={MNTYMXDLY}
  19000.  
  19001. * Additional delay for Tphl clear delay
  19002. UCLRX buf DPWR DGND
  19003. +    CLRBAR_BUF   CLRBARX 
  19004. +    D_196_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19005. ULD inva(2) DPWR DGND
  19006. +    LOADBAR_BUF CLRBAR_BUF  LD CLR
  19007. +    D0_GATE IO_STD 
  19008. ULD_CLR nand(2) DPWR DGND
  19009. +    LOADBARX2 CLRBARX   LD_CLR 
  19010. +    D0_GATE IO_STD 
  19011. UPRE nanda(3,4) DPWR DGND
  19012. +    LDX    CLRBAR_BUF    A_BUF
  19013. +    LDX    CLRBAR_BUF    B_BUF
  19014. +    LDX    CLRBAR_BUF    C_BUF
  19015. +    LDX    CLRBAR_BUF    D_BUF
  19016. +    PA    PB    PC    PD
  19017. +    D_196_13 IO_STD 
  19018. UDINV inva(4)   DPWR DGND
  19019. +       A_BUF B_BUF C_BUF D_BUF
  19020. +       A_BAR B_BAR C_BAR D_BAR
  19021. +       D0_GATE IO_STD
  19022. UCLRD ora(2,4)  DPWR DGND
  19023. +       A_BAR   CLR
  19024. +       B_BAR   CLR
  19025. +       C_BAR   CLR
  19026. +       D_BAR   CLR
  19027. +       A_CLR   B_CLR   C_CLR   D_CLR
  19028. +       D0_GATE IO_STD
  19029. UCLR nanda(2,4) DPWR DGND
  19030. +    LD_CLR    A_CLR
  19031. +    LD_CLR    B_CLR
  19032. +    LD_CLR    C_CLR
  19033. +    LD_CLR    D_CLR
  19034. +    CA    CB    CC    CD
  19035. +    D_196_13 IO_STD 
  19036. UCNT and(2)  DPWR DGND
  19037. +       LOADBAR_BUF CLRBAR_BUF CNT
  19038. +       D_196_14 IO_STD
  19039. UJKA jkff(1) DPWR DGND
  19040. +    PA CA CLK1   CNT CNT   QA $D_NC 
  19041. +    D_196_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19042. UJKB jkff(1) DPWR DGND
  19043. +    PB CB CLK2   QDBAR QDBAR   QBS $D_NC 
  19044. +    D_196_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19045. UJKC jkff(1) DPWR DGND
  19046. +    PC CC QBS   CNT CNT   QCS $D_NC 
  19047. +    D_196_8 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19048. UJD  and(2)  DPWR DGND
  19049. +       QBS QCS JD
  19050. +       D0_GATE IO_STD
  19051. UJKD jkff(1) DPWR DGND
  19052. +    PD CD CLK2   JD QDS   QDS QDBAR 
  19053. +    D_196_9 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19054. UQS bufa(3) DPWR DGND
  19055. +    QBS QCS QDS   QB QC QD 
  19056. +    D_196_10 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19057. .ends
  19058.  
  19059. .model D_196_1 uwdth ( ; clr width
  19060. +    TWLMN=15NS
  19061. +    )
  19062. .model D_196_2 uwdth ( ; load width
  19063. +    TWLMN=20NS
  19064. +    )
  19065. .model D_196_3 usuhd ( ; input to load setup time
  19066. +    TSUMN=15NS
  19067. +    )
  19068. .model D_196_4 ugate ( ; additional ld  tplh
  19069. +    TPLHTY=6NS    TPLHMX=9NS
  19070. +    )
  19071. .model D_196_5 ugate ( ; additional clr tphl
  19072. +    TPHLTY=0NS    TPHLMX=0NS
  19073. +    )
  19074. .model D_196_6 ueff ( ; A
  19075. +    TWCLKLMX=10NS    TWCLKHMX=10NS
  19076. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 7NS ; spec less extension of load/clr
  19077. +    TPPCQLHTY=14NS    TPPCQLHMX=22NS ; data prop times less 2ns
  19078. +    TPPCQHLTY=23NS    TPPCQHLMX=36NS
  19079. +    TPCLKQLHTY=7NS    TPCLKQLHMX=12NS ; clk prop times
  19080. +    TPCLKQHLTY=10NS    TPCLKQHLMX=15NS
  19081. +    )
  19082. .model D_196_7 ueff ( ; B - output buffered: 6ns additional delay
  19083. +    TWCLKLMX=20NS    TWCLKHMX=20NS
  19084. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 7NS ; spec less extension of load/clr
  19085. +    TPPCQLHTY= 8NS    TPPCQLHMX=16NS ; data prop times, less 6ns + 2ns
  19086. +    TPPCQHLTY=17NS    TPPCQHLMX=30NS
  19087. +    TPCLKQLHTY=6NS    TPCLKQLHMX=12NS ; clk prop times, less 6ns
  19088. +    TPCLKQHLTY=8NS    TPCLKQHLMX=15NS
  19089. +    )
  19090. .model D_196_8 ueff ( ; C - output buffered: 6ns additional delay
  19091. +    TWCLKLMX=20NS    TWCLKHMX=20NS
  19092. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 7NS ; spec less extension of load/clr
  19093. +    TPPCQLHTY= 8NS    TPPCQLHMX=16NS ; data prop times, less 6ns + 2ns
  19094. +    TPPCQHLTY=17NS    TPPCQHLMX=30NS
  19095. +    TPCLKQLHTY=10NS    TPCLKQLHMX=15NS ; clk prop times, less 6ns
  19096. +    TPCLKQHLTY=14NS    TPCLKQHLMX=21NS
  19097. +    )
  19098. .model D_196_9 ueff ( ; D - output buffered: 6ns additional delay
  19099. +    TWCLKLMX=20NS    TWCLKHMX=20NS
  19100. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 7NS ; spec less extension of load/clr
  19101. +    TPPCQLHTY= 8NS    TPPCQLHMX=16NS ; data prop times, less 6ns + 2ns
  19102. +    TPPCQHLTY=17NS    TPPCQHLMX=30NS
  19103. +    TPCLKQLHTY= 8NS    TPCLKQLHMX=15NS ; clk prop times, less 6ns
  19104. +    TPCLKQHLTY= 6NS    TPCLKQHLMX=12NS
  19105. +    )
  19106. .model D_196_10 ugate ( ; output buffer
  19107. +    TPLHTY=6NS    TPLHMX=6NS
  19108. +    TPHLTY=6NS    TPHLMX=6NS
  19109. +    )
  19110. .model D_196_11 ugate ( ; pulse width of setup/clr error signal
  19111. +    TPHLMN=2NS TPHLTY=2NS    TPHLMX=15NS
  19112. +    )
  19113. .model D_196_12 ugate (
  19114. +       TPHLTY= 0NS TPHLMX= 0NS ; additional load tphl delay
  19115. +       )
  19116. .model D_196_13 ugate (
  19117. +       TPHLTY= 2NS     TPHLMX= 2NS ; Don't allow zero width glitch
  19118. +       )
  19119. .model D_196_14 ugate (
  19120. +       TPLHTY= 1NS     TPLHMX=13NS ; Don't allow counting until clr/load is done.
  19121. +       )
  19122. *----------
  19123. * 74LS196  30-MHZ PRESETTABLE DECADE COUNTERS/LATCHES
  19124. *
  19125. * The TTL Data Book, Vol 2, 1985, TI
  19126. * tvh    09/04/89    Update interface and model names
  19127. * muw   12/04/90        Corrected timing and setup/hold/width circuits
  19128.  
  19129. .subckt 74LS196  LOADBAR CLRBAR CLK1 CLK2 A B C D QA QB QC QD
  19130. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  19131. +    params: MNTYMXDLY=0 IO_LEVEL=0
  19132. UIBUF bufa(6) DPWR DGND
  19133. +    LOADBAR    CLRBAR    A    B    C    D
  19134. +    LOADBAR_BUF    CLRBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  19135. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  19136. *TIMING CHECKERS
  19137. UTWCLR wdthck(1) DPWR DGND
  19138. +    CLRBAR_BUF   $D_NC TWCL 
  19139. +    D_LS196_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19140. UWC1 INV DPWR DGND CLRBAR_BUF CLR_DLY D_LS196_11 IO_LS
  19141. UWC2 AND(3) DPWR DGND TWCL CLR_DLY CLRBAR_BUF TWCLR_ERR D0_GATE IO_LS
  19142. UTWLD wdthck(1) DPWR DGND
  19143. +    LOADBAR_BUF   $D_NC TWDL 
  19144. +    D_LS196_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19145. ULD1 INV DPWR DGND LOADBAR_BUF LOAD_DLY D_LS196_11 IO_LS
  19146. ULD2 AND(3) DPWR DGND TWDL LOAD_DLY LOADBAR_BUF TWLD_ERR D0_GATE IO_LS
  19147. USUHDAT suhdck(4) DPWR DGND
  19148. +    LD
  19149. +    A_BUF    B_BUF    C_BUF    D_BUF
  19150. +    TSUA    TSUB    TSUC    TSUD $D_NC $D_NC $D_NC $D_NC
  19151. +    D_LS196_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19152. USUA AND(3) DPWR DGND TSUA LOAD_DLY LOADBAR_BUF TSUA_ERR D0_GATE IO_LS
  19153. USUB AND(3) DPWR DGND TSUB LOAD_DLY LOADBAR_BUF TSUB_ERR D0_GATE IO_LS
  19154. USUC AND(3) DPWR DGND TSUC LOAD_DLY LOADBAR_BUF TSUC_ERR D0_GATE IO_LS
  19155. USUD AND(3) DPWR DGND TSUD LOAD_DLY LOADBAR_BUF TSUD_ERR D0_GATE IO_LS
  19156. UERA OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUA_ERR A_ERR D0_GATE IO_LS
  19157. UERB OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUB_ERR B_ERR D0_GATE IO_LS
  19158. UERC OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUC_ERR C_ERR D0_GATE IO_LS
  19159. UERD OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUD_ERR D_ERR D0_GATE IO_LS
  19160. UTSUA buf3A(2) DPWR DGND
  19161. +    $D_X $D_X  A_ERR   PA CA
  19162. +    D0_TGATE IO_LS IO_LEVEL={IO_LEVEL} 
  19163. UTSUB buf3a(2) DPWR DGND
  19164. +    $D_X $D_X  B_ERR   PB CB
  19165. +    D0_TGATE IO_LS IO_LEVEL={IO_LEVEL} 
  19166. UTSUC buf3a(2) DPWR DGND
  19167. +    $D_X $D_X  C_ERR   PC CC
  19168. +    D0_TGATE IO_LS IO_LEVEL={IO_LEVEL} 
  19169. UTSUD buf3a(2) DPWR DGND
  19170. +    $D_X $D_X  D_ERR   PD CD
  19171. +    D0_TGATE IO_LS IO_LEVEL={IO_LEVEL} 
  19172.  
  19173. * Additional delay for Tplh load delay
  19174. ULDX inv DPWR DGND
  19175. +    LOADBAR_BUF   LDX 
  19176. +    D_LS196_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19177.  
  19178. * Additional delay for Tphl load delay
  19179. ULDHL buf DPWR DGND LOADBAR_BUF LOADBARX2 D_LS196_12 IO_LS MNTYMXDLY={MNTYMXDLY}
  19180.  
  19181. * Additional delay for Tphl clear delay
  19182. UCLRX buf DPWR DGND
  19183. +    CLRBAR_BUF   CLRBARX 
  19184. +    D_LS196_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19185. ULD inva(2) DPWR DGND
  19186. +    LOADBAR_BUF CLRBAR_BUF  LD CLR
  19187. +    D0_GATE IO_LS 
  19188. ULD_CLR nand(2) DPWR DGND
  19189. +    LOADBARX2 CLRBARX   LD_CLR 
  19190. +    D0_GATE IO_LS 
  19191. UPRE nanda(3,4) DPWR DGND
  19192. +    LDX    CLRBAR_BUF    A_BUF
  19193. +    LDX    CLRBAR_BUF    B_BUF
  19194. +    LDX    CLRBAR_BUF    C_BUF
  19195. +    LDX    CLRBAR_BUF    D_BUF
  19196. +    PA    PB    PC    PD
  19197. +    D_LS196_13 IO_LS 
  19198. UDINV inva(4)   DPWR DGND
  19199. +       A_BUF B_BUF C_BUF D_BUF
  19200. +       A_BAR B_BAR C_BAR D_BAR
  19201. +       D0_GATE IO_STD
  19202. UCLRD ora(2,4)  DPWR DGND
  19203. +       A_BAR   CLR
  19204. +       B_BAR   CLR
  19205. +       C_BAR   CLR
  19206. +       D_BAR   CLR
  19207. +       A_CLR   B_CLR   C_CLR   D_CLR
  19208. +       D0_GATE IO_STD
  19209. UCLR nanda(2,4) DPWR DGND
  19210. +    LD_CLR    A_CLR
  19211. +    LD_CLR    B_CLR
  19212. +    LD_CLR    C_CLR
  19213. +    LD_CLR    D_CLR
  19214. +    CA    CB    CC    CD
  19215. +    D_LS196_13 IO_STD 
  19216. UCNT and(2)  DPWR DGND
  19217. +       LOADBAR_BUF CLRBAR_BUF CNT
  19218. +       D_LS196_14 IO_STD
  19219. UJKA jkff(1) DPWR DGND
  19220. +    PA CA CLK1   CNT CNT   QA $D_NC 
  19221. +    D_LS196_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19222. UJKB jkff(1) DPWR DGND
  19223. +    PB CB CLK2   QDBAR QDBAR   QBS $D_NC 
  19224. +    D_LS196_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19225. UJKC jkff(1) DPWR DGND
  19226. +    PC CC QBS   CNT CNT   QCS $D_NC 
  19227. +    D_LS196_8 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19228. UJD  and(2)  DPWR DGND
  19229. +       QBS QCS JD
  19230. +       D0_GATE IO_LS
  19231. UJKD jkff(1) DPWR DGND
  19232. +    PD CD CLK2   JD QDS   QDS QDBAR 
  19233. +    D_LS196_9 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19234. UQS bufa(3) DPWR DGND
  19235. +    QBS QCS QDS   QB QC QD 
  19236. +    D_LS196_10 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19237. .ends
  19238.  
  19239. .model D_LS196_1 uwdth ( ; clr width
  19240. +    TWLMN=15NS
  19241. +    )
  19242. .model D_LS196_2 uwdth ( ; load width
  19243. +    TWLMN=20NS
  19244. +    )
  19245. .model D_LS196_3 usuhd ( ; input to load setup time
  19246. +    TSUMN=15NS
  19247. +    )
  19248. .model D_LS196_4 ugate ( ; additional ld  tplh
  19249. +    TPLHTY= 7NS    TPLHMX=11NS
  19250. +    )
  19251. .model D_LS196_5 ugate ( ; additional clr tphl
  19252. +    TPHLTY=5NS    TPHLMX=7NS
  19253. +    )
  19254. .model D_LS196_6 ueff ( ; A
  19255. +    TWCLKLMX=20NS    TWCLKHMX=20NS
  19256. +    TSUPCCLKHTY=21NS TSUPCCLKHMX=4NS ; adj for lengthened ld/clr
  19257. +    TPPCQLHTY=18NS    TPPCQLHMX=28NS ; data prop times less 2ns
  19258. +    TPPCQHLTY=27NS    TPPCQHLMX=42NS
  19259. +    TPCLKQLHTY=8NS    TPCLKQLHMX=15NS ; clk prop times
  19260. +    TPCLKQHLTY=14NS    TPCLKQHLMX=21NS
  19261. +    )
  19262. .model D_LS196_7 ueff ( ; B - output buffered: 6ns additional delay
  19263. +    TWCLKLMX=30NS    TWCLKHMX=30NS
  19264. +    TSUPCCLKHTY=41NS TSUPCCLKHMX=24NS ; adj for lengthened ld/clr
  19265. +    TPPCQLHTY=12NS    TPPCQLHMX=22NS ; data prop times, less 6ns + 2ns
  19266. +    TPPCQHLTY=21NS    TPPCQHLMX=36NS
  19267. +    TPCLKQLHTY=6NS    TPCLKQLHMX=13NS ; clk prop times, less 6ns
  19268. +    TPCLKQHLTY=17NS    TPCLKQHLMX=29NS
  19269. +    )
  19270. .model D_LS196_8 ueff ( ; C - output buffered: 6ns additional delay
  19271. +    TWCLKLMX=30NS    TWCLKHMX=30NS
  19272. +    TSUPCCLKHTY=41NS TSUPCCLKHMX=24NS ; adj for lengthened ld/clr
  19273. +    TPPCQLHTY=12NS    TPPCQLHMX=22NS ; data prop times, less 6ns + 2ns
  19274. +    TPPCQHLTY=21NS    TPPCQHLMX=36NS
  19275. +    TPCLKQLHTY=11NS    TPCLKQLHMX=16NS ; clk prop times, less 6ns
  19276. +    TPCLKQHLTY=19NS    TPCLKQHLMX=28NS
  19277. +    )
  19278. .model D_LS196_9 ueff ( ; D - output buffered: 6ns additional delay
  19279. +    TWCLKLMX=30NS    TWCLKHMX=30NS
  19280. +    TSUPCCLKHTY=41NS TSUPCCLKHMX=24NS ; adj for lengthened ld/clr
  19281. +    TPPCQLHTY=12NS    TPPCQLHMX=22NS ; data prop times, less 6ns + 2ns
  19282. +    TPPCQHLTY=21NS    TPPCQHLMX=36NS
  19283. +    TPCLKQLHTY= 6NS    TPCLKQLHMX=12NS ; clk prop times, less 6ns
  19284. +    TPCLKQHLTY=24NS    TPCLKQHLMX=39NS
  19285. +    )
  19286. .model D_LS196_10 ugate ( ; output buffer
  19287. +    TPLHTY=6NS    TPLHMX=6NS
  19288. +    TPHLTY=6NS    TPHLMX=6NS
  19289. +    )
  19290. .model D_LS196_11 ugate ( ; pulse width of setup/clr error signal
  19291. +    TPHLMN=2NS      TPHLTY=10NS    TPHLMX=27NS
  19292. +    )
  19293. .model D_LS196_12 ugate (
  19294. +       TPHLTY= 1NS     TPHLMX= 1NS ; additional load tphl delay
  19295. +       )
  19296. .model D_LS196_13 ugate (
  19297. +       TPHLTY= 2NS     TPHLMX= 2NS ; Don't allow zero width glitch
  19298. +       )
  19299. .model D_LS196_14 ugate (
  19300. +       TPLHTY= 9NS     TPLHMX=26NS ; Don't allow counting until clr/load is done.
  19301. +       )
  19302. *----------
  19303. * 74S196  100-MHZ PRESETTABLE DECADE COUNTERS/LATCHES
  19304. *
  19305. * The TTL Data Book, Vol 2, 1985, TI
  19306. * tvh    09/04/89    Update interface and model names
  19307. * muw   12/04/90        Corrected timing and setup/hold/width circuits
  19308.  
  19309. .subckt 74S196  LOADBAR CLRBAR CLK1 CLK2 A B C D QA QB QC QD
  19310. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  19311. +    params: MNTYMXDLY=0 IO_LEVEL=0
  19312. UIBUF bufa(6) DPWR DGND
  19313. +    LOADBAR    CLRBAR    A    B    C    D
  19314. +    LOADBAR_BUF    CLRBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  19315. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  19316. *TIMING CHECKERS
  19317. UTWCLR wdthck(1) DPWR DGND
  19318. +    CLRBAR_BUF   $D_NC TWCL 
  19319. +    D_S196_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  19320. UWC1 INV DPWR DGND CLRBAR_BUF CLR_DLY D_S196_11 IO_S
  19321. UWC2 AND(3) DPWR DGND TWCL CLR_DLY CLRBAR_BUF TWCLR_ERR D0_GATE IO_S
  19322. UTWLD wdthck(1) DPWR DGND
  19323. +    LOADBAR_BUF   $D_NC TWDL 
  19324. +    D_S196_2 IO_S MNTYMXDLY={MNTYMXDLY} 
  19325. ULD1 INV DPWR DGND LOADBAR_BUF LOAD_DLY D_S196_11 IO_S
  19326. ULD2 AND(3) DPWR DGND TWDL LOAD_DLY LOADBAR_BUF TWLD_ERR D0_GATE IO_S
  19327. USUHDAT suhdck(4) DPWR DGND
  19328. +    LD
  19329. +    A_BUF    B_BUF    C_BUF    D_BUF
  19330. +    TSUA    TSUB    TSUC    TSUD $D_NC $D_NC $D_NC $D_NC
  19331. +    D_S196_3 IO_S MNTYMXDLY={MNTYMXDLY} 
  19332. USUA AND(3) DPWR DGND TSUA LOAD_DLY LOADBAR_BUF TSUA_ERR D0_GATE IO_S
  19333. USUB AND(3) DPWR DGND TSUB LOAD_DLY LOADBAR_BUF TSUB_ERR D0_GATE IO_S
  19334. USUC AND(3) DPWR DGND TSUC LOAD_DLY LOADBAR_BUF TSUC_ERR D0_GATE IO_S
  19335. USUD AND(3) DPWR DGND TSUD LOAD_DLY LOADBAR_BUF TSUD_ERR D0_GATE IO_S
  19336. UERA OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUA_ERR A_ERR D0_GATE IO_S
  19337. UERB OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUB_ERR B_ERR D0_GATE IO_S
  19338. UERC OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUC_ERR C_ERR D0_GATE IO_S
  19339. UERD OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUD_ERR D_ERR D0_GATE IO_S
  19340. UTSUA buf3A(2) DPWR DGND
  19341. +    $D_X $D_X  A_ERR   PA CA
  19342. +    D0_TGATE IO_S IO_LEVEL={IO_LEVEL} 
  19343. UTSUB buf3a(2) DPWR DGND
  19344. +    $D_X $D_X  B_ERR   PB CB
  19345. +    D0_TGATE IO_S IO_LEVEL={IO_LEVEL} 
  19346. UTSUC buf3a(2) DPWR DGND
  19347. +    $D_X $D_X  C_ERR   PC CC
  19348. +    D0_TGATE IO_S IO_LEVEL={IO_LEVEL} 
  19349. UTSUD buf3a(2) DPWR DGND
  19350. +    $D_X $D_X  D_ERR   PD CD
  19351. +    D0_TGATE IO_S IO_LEVEL={IO_LEVEL} 
  19352.  
  19353. * Additional delay for Tplh load delay
  19354. ULDX inv DPWR DGND
  19355. +    LOADBAR_BUF   LDX 
  19356. +    D_S196_4 IO_S MNTYMXDLY={MNTYMXDLY} 
  19357.  
  19358. * Additional delay for Tphl load delay
  19359. ULDHL buf DPWR DGND LOADBAR_BUF LOADBARX2 D_S196_12 IO_S MNTYMXDLY={MNTYMXDLY}
  19360.  
  19361. * Additional delay for Tphl clear delay
  19362. UCLRX buf DPWR DGND
  19363. +    CLRBAR_BUF   CLRBARX 
  19364. +    D_S196_5 IO_S MNTYMXDLY={MNTYMXDLY} 
  19365. ULD inva(2) DPWR DGND
  19366. +    LOADBAR_BUF CLRBAR_BUF  LD CLR
  19367. +    D0_GATE IO_S 
  19368. ULD_CLR nand(2) DPWR DGND
  19369. +    LOADBARX2 CLRBARX   LD_CLR 
  19370. +    D0_GATE IO_S 
  19371. UPRE nanda(3,4) DPWR DGND
  19372. +    LDX    CLRBAR_BUF    A_BUF
  19373. +    LDX    CLRBAR_BUF    B_BUF
  19374. +    LDX    CLRBAR_BUF    C_BUF
  19375. +    LDX    CLRBAR_BUF    D_BUF
  19376. +    PA    PB    PC    PD
  19377. +    D_S196_13 IO_S 
  19378. UDINV inva(4)   DPWR DGND
  19379. +       A_BUF B_BUF C_BUF D_BUF
  19380. +       A_BAR B_BAR C_BAR D_BAR
  19381. +       D0_GATE IO_STD
  19382. UCLRD ora(2,4)  DPWR DGND
  19383. +       A_BAR   CLR
  19384. +       B_BAR   CLR
  19385. +       C_BAR   CLR
  19386. +       D_BAR   CLR
  19387. +       A_CLR   B_CLR   C_CLR   D_CLR
  19388. +       D0_GATE IO_STD
  19389. UCLR nanda(2,4) DPWR DGND
  19390. +    LD_CLR    A_CLR
  19391. +    LD_CLR    B_CLR
  19392. +    LD_CLR    C_CLR
  19393. +    LD_CLR    D_CLR
  19394. +    CA    CB    CC    CD
  19395. +    D_S196_13 IO_STD 
  19396. UCNT and(2)  DPWR DGND
  19397. +       LOADBAR_BUF CLRBAR_BUF CNT
  19398. +       D_196_14 IO_STD
  19399. UJKA jkff(1) DPWR DGND
  19400. +    PA CA CLK1   CNT CNT   QA $D_NC 
  19401. +    D_S196_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19402. UJKB jkff(1) DPWR DGND
  19403. +    PB CB CLK2   QDBAR QDBAR   QBS $D_NC 
  19404. +    D_S196_7 IO_S MNTYMXDLY={MNTYMXDLY} 
  19405. UJKC jkff(1) DPWR DGND
  19406. +    PC CC QBS   CNT CNT   QCS $D_NC 
  19407. +    D_S196_8 IO_S MNTYMXDLY={MNTYMXDLY} 
  19408. UJD  and(2)  DPWR DGND
  19409. +       QBS QCS JD
  19410. +       D0_GATE IO_STD
  19411. UJKD jkff(1) DPWR DGND
  19412. +    PD CD CLK2   JD QDS   QDS QDBAR 
  19413. +    D_S196_9 IO_S MNTYMXDLY={MNTYMXDLY} 
  19414. UQS bufa(3) DPWR DGND
  19415. +    QBS QCS QDS   QB QC QD 
  19416. +    D_S196_10 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19417. .ends
  19418.  
  19419. .model D_S196_1 uwdth ( ; clr width
  19420. +    TWLMN=30NS
  19421. +    )
  19422. .model D_S196_2 uwdth ( ; load width
  19423. +    TWLMN=5NS
  19424. +    )
  19425. .model D_S196_3 usuhd ( ; input to load setup time
  19426. +    TSUMN=6NS
  19427. +    )
  19428. .model D_S196_4 ugate ( ; additional ld  tplh
  19429. +    TPLHTY= 3NS    TPLHMX= 6NS
  19430. +    )
  19431. .model D_S196_5 ugate ( ; additional clr tphl
  19432. +    TPHLTY=14NS    TPHLMX=19NS
  19433. +    )
  19434. .model D_S196_6 ueff ( ; A
  19435. +    TWCLKLMX=5NS    TWCLKHMX=5NS
  19436. +    TSUPCCLKHTY=6NS TSUPCCLKHMX=1NS
  19437. +    TPPCQLHTY= 6NS    TPPCQLHMX=11NS ; data prop times less 1ns
  19438. +    TPPCQHLTY=11NS    TPPCQHLMX=17NS
  19439. +    TPCLKQLHTY=5NS    TPCLKQLHMX=10NS ; clk prop times
  19440. +    TPCLKQHLTY=6NS    TPCLKQHLMX=10NS
  19441. +    )
  19442. .model D_S196_7 ueff ( ; B - output buffered: 2ns additional delay
  19443. +    TWCLKLMX=10NS    TWCLKHMX=10NS
  19444. +    TSUPCCLKHTY=6NS TSUPCCLKHMX=1NS
  19445. +    TPPCQLHTY= 4NS    TPPCQLHMX= 9NS ; data prop times, less 2ns + 1ns
  19446. +    TPPCQHLTY= 9NS    TPPCQHLMX=15NS
  19447. +    TPCLKQLHTY= 3NS    TPCLKQLHMX= 8NS ; clk prop times, less 2ns
  19448. +    TPCLKQHLTY= 6NS    TPCLKQHLMX=10NS
  19449. +    )
  19450. .model D_S196_8 ueff ( ; C - output buffered: 2ns additional delay
  19451. +    TWCLKLMX=10NS    TWCLKHMX=10NS
  19452. +    TSUPCCLKHTY=6NS TSUPCCLKHMX=1NS
  19453. +    TPPCQLHTY= 4NS    TPPCQLHMX= 9NS ; data prop times, less 2ns + 1ns
  19454. +    TPPCQHLTY= 9NS    TPPCQHLMX=15NS
  19455. +    TPCLKQLHTY= 4NS    TPCLKQLHMX= 6NS ; clk prop times, less 2ns
  19456. +    TPCLKQHLTY= 7NS    TPCLKQHLMX=10NS
  19457. +    )
  19458. .model D_S196_9 ueff ( ; D - output buffered: 2ns additional delay
  19459. +    TWCLKLMX=10NS    TWCLKHMX=10NS
  19460. +    TSUPCCLKHTY=6NS TSUPCCLKHMX=1NS
  19461. +    TPPCQLHTY= 4NS    TPPCQLHMX= 9NS ; data prop times, less 2ns + 1ns
  19462. +    TPPCQHLTY= 9NS    TPPCQHLMX=15NS
  19463. +    TPCLKQLHTY= 3NS    TPCLKQLHMX= 8NS ; clk prop times, less 2ns
  19464. +    TPCLKQHLTY= 6NS    TPCLKQHLMX=10NS
  19465. +    )
  19466. .model D_S196_10 ugate ( ; output buffer
  19467. +    TPLHTY=2ns    TPLHMX=2ns
  19468. +    TPHLTY=2ns    TPHLMX=2ns
  19469. +    )
  19470. .model D_S196_11 ugate ( ; pulse width of setup/clr error signal
  19471. +    TPHLMN=1NS TPHLTY=6NS    TPHLMX=13NS
  19472. +    )
  19473. .model D_S196_12 ugate (
  19474. +       TPHLTY= 0NS     TPHLMX= 0NS ; additional load tphl delay
  19475. +       )
  19476. .model D_S196_13 ugate ( ; lengthen load/clear so next stage does not get clk
  19477. +       TPHLTY= 1NS     TPHLMX= 1NS ; Don't allow zero width glitch
  19478. +       )
  19479. .model D_S196_14 ugate (
  19480. +       TPLHTY= 6NS     TPLHMX=12NS ; Don't allow counting until clr/load is done.
  19481. +       )
  19482. *------------------------------------------------------------------------
  19483. * 74197  50-MHZ PRESETTABLE BINARY COUNTERS/LATCHES
  19484. *
  19485. * The TTL Data Book, Vol 2, 1985, TI
  19486. * tvh    09/04/89    Update interface and model names
  19487. * muw   12/04/90        Corrected timing and setup/hold/width circuits
  19488.  
  19489. .subckt 74197  LOADBAR CLRBAR CLK1 CLK2 A B C D QA QB QC QD
  19490. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  19491. +    params: MNTYMXDLY=0 IO_LEVEL=0
  19492. UIBUF bufa(6) DPWR DGND
  19493. +    LOADBAR    CLRBAR    A    B    C    D
  19494. +    LOADBAR_BUF    CLRBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  19495. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  19496. *TIMING CHECKERS
  19497. UTWCLR wdthck(1) DPWR DGND
  19498. +    CLRBAR_BUF   $D_NC TWCL 
  19499. +    D_197_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19500. UWC1 INV DPWR DGND CLRBAR_BUF CLR_DLY D_197_11 IO_STD
  19501. UWC2 AND(3) DPWR DGND TWCL CLR_DLY CLRBAR_BUF TWCLR_ERR D0_GATE IO_STD
  19502. UTWLD wdthck(1) DPWR DGND
  19503. +    LOADBAR_BUF   $D_NC TWDL 
  19504. +    D_197_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19505. ULD1 INV DPWR DGND LOADBAR_BUF LOAD_DLY D_197_11 IO_STD
  19506. ULD2 AND(3) DPWR DGND TWDL LOAD_DLY LOADBAR_BUF TWLD_ERR D0_GATE IO_STD
  19507. USUHDAT suhdck(4) DPWR DGND
  19508. +    LD
  19509. +    A_BUF    B_BUF    C_BUF    D_BUF
  19510. +    TSUA    TSUB    TSUC    TSUD $D_NC $D_NC $D_NC $D_NC
  19511. +    D_197_3 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19512. USUA AND(3) DPWR DGND TSUA LOAD_DLY LOADBAR_BUF TSUA_ERR D0_GATE IO_STD
  19513. USUB AND(3) DPWR DGND TSUB LOAD_DLY LOADBAR_BUF TSUB_ERR D0_GATE IO_STD
  19514. USUC AND(3) DPWR DGND TSUC LOAD_DLY LOADBAR_BUF TSUC_ERR D0_GATE IO_STD
  19515. USUD AND(3) DPWR DGND TSUD LOAD_DLY LOADBAR_BUF TSUD_ERR D0_GATE IO_STD
  19516. UERA OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUA_ERR A_ERR D0_GATE IO_STD
  19517. UERB OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUB_ERR B_ERR D0_GATE IO_STD
  19518. UERC OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUC_ERR C_ERR D0_GATE IO_STD
  19519. UERD OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUD_ERR D_ERR D0_GATE IO_STD
  19520. UTSUA buf3A(2) DPWR DGND
  19521. +    $D_X $D_X  A_ERR   PA CA
  19522. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  19523. UTSUB buf3a(2) DPWR DGND
  19524. +    $D_X $D_X  B_ERR   PB CB
  19525. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  19526. UTSUC buf3a(2) DPWR DGND
  19527. +    $D_X $D_X  C_ERR   PC CC
  19528. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  19529. UTSUD buf3a(2) DPWR DGND
  19530. +    $D_X $D_X  D_ERR   PD CD
  19531. +    D0_TGATE IO_STD IO_LEVEL={IO_LEVEL} 
  19532.  
  19533. * Additional delay for Tplh load delay
  19534. ULDX inv DPWR DGND
  19535. +    LOADBAR_BUF   LDX 
  19536. +    D_197_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19537.  
  19538. * Additional delay for Tphl load delay
  19539. ULDHL buf DPWR DGND LOADBAR_BUF LOADBARX2 D_197_12 IO_STD MNTYMXDLY={MNTYMXDLY}
  19540.  
  19541. * Additional delay for Tphl clear delay
  19542. UCLRX buf DPWR DGND
  19543. +    CLRBAR_BUF   CLRBARX 
  19544. +    D_197_5 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19545. ULD inva(2) DPWR DGND
  19546. +    LOADBAR_BUF CLRBAR_BUF  LD CLR
  19547. +    D0_GATE IO_STD 
  19548. ULD_CLR nand(2) DPWR DGND
  19549. +    LOADBARX2 CLRBARX   LD_CLR 
  19550. +    D0_GATE IO_STD 
  19551. UPRE nanda(3,4) DPWR DGND
  19552. +    LDX    CLRBAR_BUF    A_BUF
  19553. +    LDX    CLRBAR_BUF    B_BUF
  19554. +    LDX    CLRBAR_BUF    C_BUF
  19555. +    LDX    CLRBAR_BUF    D_BUF
  19556. +    PA    PB    PC    PD
  19557. +    D_197_13 IO_STD 
  19558. UDINV inva(4)   DPWR DGND
  19559. +       A_BUF B_BUF C_BUF D_BUF
  19560. +       A_BAR B_BAR C_BAR D_BAR
  19561. +       D0_GATE IO_STD
  19562. UCLRD ora(2,4)  DPWR DGND
  19563. +       A_BAR   CLR
  19564. +       B_BAR   CLR
  19565. +       C_BAR   CLR
  19566. +       D_BAR   CLR
  19567. +       A_CLR   B_CLR   C_CLR   D_CLR
  19568. +       D0_GATE IO_STD
  19569. UCLR nanda(2,4) DPWR DGND
  19570. +    LD_CLR    A_CLR
  19571. +    LD_CLR    B_CLR
  19572. +    LD_CLR    C_CLR
  19573. +    LD_CLR    D_CLR
  19574. +    CA    CB    CC    CD
  19575. +    D_197_13 IO_STD 
  19576. UCNT and(2)  DPWR DGND
  19577. +       LOADBAR_BUF CLRBAR_BUF CNT
  19578. +       D_197_14 IO_STD
  19579. UJKA jkff(1) DPWR DGND
  19580. +    PA CA CLK1   CNT CNT   QA $D_NC 
  19581. +    D_197_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19582. UJKB jkff(1) DPWR DGND
  19583. +    PB CB CLK2   CNT CNT   QBS $D_NC 
  19584. +    D_197_7 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19585. UJKC jkff(1) DPWR DGND
  19586. +    PC CC QBS   CNT CNT   QCS $D_NC 
  19587. +    D_197_8 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19588. UJKD jkff(1) DPWR DGND
  19589. +    PD CD QCS   CNT CNT   QDS $D_NC 
  19590. +    D_197_9 IO_STD MNTYMXDLY={MNTYMXDLY} 
  19591. UQS bufa(3) DPWR DGND
  19592. +    QBS QCS QDS   QB QC QD 
  19593. +    D_197_10 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19594. .ends
  19595.  
  19596. .model D_197_1 uwdth ( ; clr width
  19597. +    TWLMN=15NS
  19598. +    )
  19599. .model D_197_2 uwdth ( ; load width
  19600. +    TWLMN=20NS
  19601. +    )
  19602. .model D_197_3 usuhd ( ; input to load setup time
  19603. +    TSUMN=15NS
  19604. +    )
  19605. .model D_197_4 ugate ( ; additional ld  tplh
  19606. +    TPLHTY=6NS    TPLHMX=9NS
  19607. +    )
  19608. .model D_197_5 ugate ( ; additional clr tphl
  19609. +    TPHLTY=0NS    TPHLMX=0NS
  19610. +    )
  19611. .model D_197_6 ueff ( ; A
  19612. +    TWCLKLMX=10NS    TWCLKHMX=10NS
  19613. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 7NS ; spec less extension of load/clr
  19614. +    TPPCQLHTY=14NS    TPPCQLHMX=22NS ; data prop times less 2ns
  19615. +    TPPCQHLTY=23NS    TPPCQHLMX=36NS
  19616. +    TPCLKQLHTY=7NS    TPCLKQLHMX=12NS ; clk prop times
  19617. +    TPCLKQHLTY=10NS    TPCLKQHLMX=15NS
  19618. +    )
  19619. .model D_197_7 ueff ( ; B - output buffered: 6ns additional delay
  19620. +    TWCLKLMX=20NS    TWCLKHMX=20NS
  19621. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 7NS ; spec less extension of load/clr
  19622. +    TPPCQLHTY= 8NS    TPPCQLHMX=16NS ; data prop times, less 6ns + 2ns
  19623. +    TPPCQHLTY=17NS    TPPCQHLMX=30NS
  19624. +    TPCLKQLHTY=6NS    TPCLKQLHMX=12NS ; clk prop times, less 6ns
  19625. +    TPCLKQHLTY=8NS    TPCLKQHLMX=15NS
  19626. +    )
  19627. .model D_197_8 ueff ( ; C - output buffered: 6ns additional delay
  19628. +    TWCLKLMX=20NS    TWCLKHMX=20NS
  19629. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 7NS ; spec less extension of load/clr
  19630. +    TPPCQLHTY= 8NS    TPPCQLHMX=16NS ; data prop times, less 6ns + 2ns
  19631. +    TPPCQHLTY=17NS    TPPCQHLMX=30NS
  19632. +    TPCLKQLHTY=10NS    TPCLKQLHMX=15NS ; clk prop times, less 6ns
  19633. +    TPCLKQHLTY=14NS    TPCLKQHLMX=21NS
  19634. +    )
  19635. .model D_197_9 ueff ( ; D - output buffered: 6ns additional delay
  19636. +    TWCLKLMX=20NS    TWCLKHMX=20NS
  19637. +    TSUPCCLKHTY=19NS TSUPCCLKHMX= 7NS ; spec less extension of load/clr
  19638. +    TPPCQLHTY= 8NS    TPPCQLHMX=16NS ; data prop times, less 6ns + 2ns
  19639. +    TPPCQHLTY=17NS    TPPCQHLMX=30NS
  19640. +    TPCLKQLHTY=8NS    TPCLKQLHMX=12NS ; clk prop times, less 6ns
  19641. +    TPCLKQHLTY=14NS    TPCLKQHLMX=21NS
  19642. +    )
  19643. .model D_197_10 ugate ( ; output buffer
  19644. +    TPLHTY=6NS    TPLHMX=6NS
  19645. +    TPHLTY=6NS    TPHLMX=6NS
  19646. +    )
  19647. .model D_197_11 ugate ( ; pulse width of setup/clr error signal
  19648. +    TPHLMN=2NS TPHLTY=2NS    TPHLMX=15NS
  19649. +    )
  19650. .model D_197_12 ugate (
  19651. +       TPHLTY= 0NS TPHLMX= 0NS ; additional load tphl delay
  19652. +       )
  19653. .model D_197_13 ugate (
  19654. +       TPHLTY= 2NS     TPHLMX= 2NS ; Don't allow zero width glitch
  19655. +       )
  19656. .model D_197_14 ugate (
  19657. +       TPLHTY= 1NS     TPLHMX=13NS ; count holdoff
  19658. +       )
  19659. *----------
  19660. * 74LS197  30-MHZ PRESETTABLE BINARY COUNTERS/LATCHES
  19661. *
  19662. * The TTL Data Book, Vol 2, 1985, TI
  19663. * tvh    09/04/89    Update interface and model names
  19664. * muw   12/04/90        Corrected timing and setup/hold/width circuits
  19665.  
  19666. .subckt 74LS197  LOADBAR CLRBAR CLK1 CLK2 A B C D QA QB QC QD
  19667. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  19668. +    params: MNTYMXDLY=0 IO_LEVEL=0
  19669. UIBUF bufa(6) DPWR DGND
  19670. +    LOADBAR    CLRBAR    A    B    C    D
  19671. +    LOADBAR_BUF    CLRBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  19672. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  19673. *TIMING CHECKERS
  19674. UTWCLR wdthck(1) DPWR DGND
  19675. +    CLRBAR_BUF   $D_NC TWCL 
  19676. +    D_LS197_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19677. UWC1 INV DPWR DGND CLRBAR_BUF CLR_DLY D_LS197_11 IO_LS
  19678. UWC2 AND(3) DPWR DGND TWCL CLR_DLY CLRBAR_BUF TWCLR_ERR D0_GATE IO_LS
  19679. UTWLD wdthck(1) DPWR DGND
  19680. +    LOADBAR_BUF   $D_NC TWDL 
  19681. +    D_LS197_2 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19682. ULD1 INV DPWR DGND LOADBAR_BUF LOAD_DLY D_LS197_11 IO_LS
  19683. ULD2 AND(3) DPWR DGND TWDL LOAD_DLY LOADBAR_BUF TWLD_ERR D0_GATE IO_LS
  19684. USUHDAT suhdck(4) DPWR DGND
  19685. +    LD
  19686. +    A_BUF    B_BUF    C_BUF    D_BUF
  19687. +    TSUA    TSUB    TSUC    TSUD $D_NC $D_NC $D_NC $D_NC
  19688. +    D_LS197_3 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19689. USUA AND(3) DPWR DGND TSUA LOAD_DLY LOADBAR_BUF TSUA_ERR D0_GATE IO_LS
  19690. USUB AND(3) DPWR DGND TSUB LOAD_DLY LOADBAR_BUF TSUB_ERR D0_GATE IO_LS
  19691. USUC AND(3) DPWR DGND TSUC LOAD_DLY LOADBAR_BUF TSUC_ERR D0_GATE IO_LS
  19692. USUD AND(3) DPWR DGND TSUD LOAD_DLY LOADBAR_BUF TSUD_ERR D0_GATE IO_LS
  19693. UERA OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUA_ERR A_ERR D0_GATE IO_LS
  19694. UERB OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUB_ERR B_ERR D0_GATE IO_LS
  19695. UERC OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUC_ERR C_ERR D0_GATE IO_LS
  19696. UERD OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUD_ERR D_ERR D0_GATE IO_LS
  19697. UTSUA buf3A(2) DPWR DGND
  19698. +    $D_X $D_X  A_ERR   PA CA
  19699. +    D0_TGATE IO_LS IO_LEVEL={IO_LEVEL} 
  19700. UTSUB buf3a(2) DPWR DGND
  19701. +    $D_X $D_X  B_ERR   PB CB
  19702. +    D0_TGATE IO_LS IO_LEVEL={IO_LEVEL} 
  19703. UTSUC buf3a(2) DPWR DGND
  19704. +    $D_X $D_X  C_ERR   PC CC
  19705. +    D0_TGATE IO_LS IO_LEVEL={IO_LEVEL} 
  19706. UTSUD buf3a(2) DPWR DGND
  19707. +    $D_X $D_X  D_ERR   PD CD
  19708. +    D0_TGATE IO_LS IO_LEVEL={IO_LEVEL} 
  19709.  
  19710. * Additional delay for Tplh load delay
  19711. ULDX inv DPWR DGND
  19712. +    LOADBAR_BUF   LDX 
  19713. +    D_LS197_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19714.  
  19715. * Additional delay for Tphl load delay
  19716. ULDHL buf DPWR DGND LOADBAR_BUF LOADBARX2 D_LS197_12 IO_LS MNTYMXDLY={MNTYMXDLY}
  19717.  
  19718. * Additional delay for Tphl clear delay
  19719. UCLRX buf DPWR DGND
  19720. +    CLRBAR_BUF   CLRBARX 
  19721. +    D_LS197_5 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19722. ULD inva(2) DPWR DGND
  19723. +    LOADBAR_BUF CLRBAR_BUF  LD CLR
  19724. +    D0_GATE IO_LS 
  19725. ULD_CLR nand(2) DPWR DGND
  19726. +    LOADBARX2 CLRBARX   LD_CLR 
  19727. +    D0_GATE IO_LS 
  19728. UPRE nanda(3,4) DPWR DGND
  19729. +    LDX    CLRBAR_BUF    A_BUF
  19730. +    LDX    CLRBAR_BUF    B_BUF
  19731. +    LDX    CLRBAR_BUF    C_BUF
  19732. +    LDX    CLRBAR_BUF    D_BUF
  19733. +    PA    PB    PC    PD
  19734. +    D_LS197_13 IO_LS 
  19735. UDINV inva(4)   DPWR DGND
  19736. +       A_BUF B_BUF C_BUF D_BUF
  19737. +       A_BAR B_BAR C_BAR D_BAR
  19738. +       D0_GATE IO_STD
  19739. UCLRD ora(2,4)  DPWR DGND
  19740. +       A_BAR   CLR
  19741. +       B_BAR   CLR
  19742. +       C_BAR   CLR
  19743. +       D_BAR   CLR
  19744. +       A_CLR   B_CLR   C_CLR   D_CLR
  19745. +       D0_GATE IO_STD
  19746. UCLR nanda(2,4) DPWR DGND
  19747. +    LD_CLR    A_CLR
  19748. +    LD_CLR    B_CLR
  19749. +    LD_CLR    C_CLR
  19750. +    LD_CLR    D_CLR
  19751. +    CA    CB    CC    CD
  19752. +    D_LS197_13 IO_STD 
  19753. UCNT and(2)  DPWR DGND
  19754. +       LOADBAR_BUF CLRBAR_BUF CNT
  19755. +       D_LS197_14 IO_STD
  19756. UJKA jkff(1) DPWR DGND
  19757. +    PA CA CLK1   CNT CNT   QA $D_NC 
  19758. +    D_LS197_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19759. UJKB jkff(1) DPWR DGND
  19760. +    PB CB CLK2   CNT CNT   QBS $D_NC 
  19761. +    D_LS197_7 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19762. UJKC jkff(1) DPWR DGND
  19763. +    PC CC QBS   CNT CNT   QCS $D_NC 
  19764. +    D_LS197_8 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19765. UJKD jkff(1) DPWR DGND
  19766. +    PD CD QCS   CNT CNT   QDS $D_NC 
  19767. +    D_LS197_9 IO_LS MNTYMXDLY={MNTYMXDLY} 
  19768. UQS bufa(3) DPWR DGND
  19769. +    QBS QCS QDS   QB QC QD 
  19770. +    D_LS197_10 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19771. .ends
  19772.  
  19773. .model D_LS197_1 uwdth ( ; clr width
  19774. +    TWLMN=15NS
  19775. +    )
  19776. .model D_LS197_2 uwdth ( ; load width
  19777. +    TWLMN=20NS
  19778. +    )
  19779. .model D_LS197_3 usuhd ( ; input to load setup time
  19780. +    TSUMN=15NS
  19781. +    )
  19782. .model D_LS197_4 ugate ( ; additional ld  tplh
  19783. +    TPLHTY= 8NS    TPLHMX=12NS
  19784. +    )
  19785. .model D_LS197_5 ugate ( ; additional clr tphl
  19786. +    TPHLTY=5NS    TPHLMX=7NS
  19787. +    )
  19788. .model D_LS197_6 ueff ( ; A
  19789. +    TWCLKLMX=20NS    TWCLKHMX=20NS
  19790. +    TSUPCCLKHTY=21NS TSUPCCLKHMX=4NS ; adj for lengthened ld/clr
  19791. +    TPPCQLHTY=16NS    TPPCQLHMX=25NS ; data prop times less 2ns
  19792. +    TPPCQHLTY=27NS    TPPCQHLMX=42NS
  19793. +    TPCLKQLHTY=8NS    TPCLKQLHMX=15NS ; clk prop times
  19794. +    TPCLKQHLTY=14NS    TPCLKQHLMX=21NS
  19795. +    )
  19796. .model D_LS197_7 ueff ( ; B - output buffered: 6ns additional delay
  19797. +    TWCLKLMX=30NS    TWCLKHMX=30NS
  19798. +    TSUPCCLKHTY=41NS TSUPCCLKHMX=24NS ; adj for lengthened ld/clr
  19799. +    TPPCQLHTY=10NS    TPPCQLHMX=19NS ; data prop times, less 6ns + 2ns
  19800. +    TPPCQHLTY=21NS    TPPCQHLMX=36NS
  19801. +    TPCLKQLHTY=6NS    TPCLKQLHMX=13NS ; clk prop times, less 6ns
  19802. +    TPCLKQHLTY=17NS    TPCLKQHLMX=29NS
  19803. +    )
  19804. .model D_LS197_8 ueff ( ; C - output buffered: 6ns additional delay
  19805. +    TWCLKLMX=30NS    TWCLKHMX=30NS
  19806. +    TSUPCCLKHTY=41NS TSUPCCLKHMX=24NS ; adj for lengthened ld/clr
  19807. +    TPPCQLHTY=10NS    TPPCQLHMX=19NS ; data prop times, less 6ns + 2ns
  19808. +    TPPCQHLTY=21NS    TPPCQHLMX=36NS
  19809. +    TPCLKQLHTY=11NS    TPCLKQLHMX=16NS ; clk prop times, less 6ns
  19810. +    TPCLKQHLTY=19NS    TPCLKQHLMX=28NS
  19811. +    )
  19812. .model D_LS197_9 ueff ( ; D - output buffered: 6ns additional delay
  19813. +    TWCLKLMX=30NS    TWCLKHMX=30NS
  19814. +    TSUPCCLKHTY=41NS TSUPCCLKHMX=24NS ; adj for lengthened ld/clr
  19815. +    TPPCQLHTY=10NS    TPPCQLHMX=19NS ; data prop times, less 6ns + 2ns
  19816. +    TPPCQHLTY=21NS    TPPCQHLMX=36NS
  19817. +    TPCLKQLHTY=13NS    TPCLKQLHMX=15NS ; clk prop times, less 6ns
  19818. +    TPCLKQHLTY=21NS    TPCLKQHLMX=32NS
  19819. +    )
  19820. .model D_LS197_10 ugate ( ; output buffer
  19821. +    TPLHTY=6NS    TPLHMX=6NS
  19822. +    TPHLTY=6NS    TPHLMX=6NS
  19823. +    )
  19824. .model D_LS197_11 ugate ( ; pulse width of setup/clr error signal
  19825. +    TPHLMN=2NS      TPHLTY=10NS    TPHLMX=27NS
  19826. +    )
  19827. .model D_LS197_12 ugate (
  19828. +       TPHLTY= 1NS     TPHLMX= 1NS ; additional load tphl delay
  19829. +       )
  19830. .model D_LS197_13 ugate (
  19831. +       TPHLTY= 2NS     TPHLMX= 2NS ; Don't allow zero width glitch
  19832. +       )
  19833. .model D_LS197_14 ugate (
  19834. +       TPLHTY= 9NS     TPLHMX=26NS ; count holdoff from load/clr
  19835. +       )
  19836. *----------
  19837. * 74S197  100-MHZ PRESETTABLE BINARY COUNTERS/LATCHES
  19838. *
  19839. * The TTL Data Book, Vol 2, 1985, TI
  19840. * tvh    09/04/89    Update interface and model names
  19841. * muw   12/04/90        Corrected timing and setup/hold/width circuits
  19842.  
  19843. .subckt 74S197  LOADBAR CLRBAR CLK1 CLK2 A B C D QA QB QC QD
  19844. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  19845. +    params: MNTYMXDLY=0 IO_LEVEL=0
  19846. UIBUF bufa(6) DPWR DGND
  19847. +    LOADBAR    CLRBAR    A    B    C    D
  19848. +    LOADBAR_BUF    CLRBAR_BUF    A_BUF    B_BUF    C_BUF    D_BUF
  19849. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  19850. *TIMING CHECKERS
  19851. UTWCLR wdthck(1) DPWR DGND
  19852. +    CLRBAR_BUF   $D_NC TWCL 
  19853. +    D_S197_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  19854. UWC1 INV DPWR DGND CLRBAR_BUF CLR_DLY D_S197_11 IO_S
  19855. UWC2 AND(3) DPWR DGND TWCL CLR_DLY CLRBAR_BUF TWCLR_ERR D0_GATE IO_S
  19856. UTWLD wdthck(1) DPWR DGND
  19857. +    LOADBAR_BUF   $D_NC TWDL 
  19858. +    D_S197_2 IO_S MNTYMXDLY={MNTYMXDLY} 
  19859. ULD1 INV DPWR DGND LOADBAR_BUF LOAD_DLY D_S197_11 IO_S
  19860. ULD2 AND(3) DPWR DGND TWDL LOAD_DLY LOADBAR_BUF TWLD_ERR D0_GATE IO_S
  19861. USUHDAT suhdck(4) DPWR DGND
  19862. +    LD
  19863. +    A_BUF    B_BUF    C_BUF    D_BUF
  19864. +    TSUA    TSUB    TSUC    TSUD $D_NC $D_NC $D_NC $D_NC
  19865. +    D_S197_3 IO_S MNTYMXDLY={MNTYMXDLY} 
  19866. USUA AND(3) DPWR DGND TSUA LOAD_DLY LOADBAR_BUF TSUA_ERR D0_GATE IO_S
  19867. USUB AND(3) DPWR DGND TSUB LOAD_DLY LOADBAR_BUF TSUB_ERR D0_GATE IO_S
  19868. USUC AND(3) DPWR DGND TSUC LOAD_DLY LOADBAR_BUF TSUC_ERR D0_GATE IO_S
  19869. USUD AND(3) DPWR DGND TSUD LOAD_DLY LOADBAR_BUF TSUD_ERR D0_GATE IO_S
  19870. UERA OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUA_ERR A_ERR D0_GATE IO_S
  19871. UERB OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUB_ERR B_ERR D0_GATE IO_S
  19872. UERC OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUC_ERR C_ERR D0_GATE IO_S
  19873. UERD OR(3)  DPWR DGND TWCLR_ERR TWLD_ERR TSUD_ERR D_ERR D0_GATE IO_S
  19874. UTSUA buf3A(2) DPWR DGND
  19875. +    $D_X $D_X  A_ERR   PA CA
  19876. +    D0_TGATE IO_S IO_LEVEL={IO_LEVEL} 
  19877. UTSUB buf3a(2) DPWR DGND
  19878. +    $D_X $D_X  B_ERR   PB CB
  19879. +    D0_TGATE IO_S IO_LEVEL={IO_LEVEL} 
  19880. UTSUC buf3a(2) DPWR DGND
  19881. +    $D_X $D_X  C_ERR   PC CC
  19882. +    D0_TGATE IO_S IO_LEVEL={IO_LEVEL} 
  19883. UTSUD buf3a(2) DPWR DGND
  19884. +    $D_X $D_X  D_ERR   PD CD
  19885. +    D0_TGATE IO_S IO_LEVEL={IO_LEVEL} 
  19886.  
  19887. * Additional delay for Tplh load delay
  19888. ULDX inv DPWR DGND
  19889. +    LOADBAR_BUF   LDX 
  19890. +    D_S197_4 IO_S MNTYMXDLY={MNTYMXDLY} 
  19891.  
  19892. * Additional delay for Tphl load delay
  19893. ULDHL buf DPWR DGND LOADBAR_BUF LOADBARX2 D_S197_12 IO_S MNTYMXDLY={MNTYMXDLY}
  19894.  
  19895. * Additional delay for Tphl clear delay
  19896. UCLRX buf DPWR DGND
  19897. +    CLRBAR_BUF   CLRBARX 
  19898. +    D_S197_5 IO_S MNTYMXDLY={MNTYMXDLY} 
  19899. ULD inva(2) DPWR DGND
  19900. +    LOADBAR_BUF CLRBAR_BUF  LD CLR
  19901. +    D0_GATE IO_S 
  19902. ULD_CLR nand(2) DPWR DGND
  19903. +    LOADBARX2 CLRBARX   LD_CLR 
  19904. +    D0_GATE IO_S 
  19905. UPRE nanda(3,4) DPWR DGND
  19906. +    LDX    CLRBAR_BUF    A_BUF
  19907. +    LDX    CLRBAR_BUF    B_BUF
  19908. +    LDX    CLRBAR_BUF    C_BUF
  19909. +    LDX    CLRBAR_BUF    D_BUF
  19910. +    PA    PB    PC    PD
  19911. +    D_S197_13 IO_S 
  19912. UDINV inva(4)   DPWR DGND
  19913. +       A_BUF B_BUF C_BUF D_BUF
  19914. +       A_BAR B_BAR C_BAR D_BAR
  19915. +       D0_GATE IO_STD
  19916. UCLRD ora(2,4)  DPWR DGND
  19917. +       A_BAR   CLR
  19918. +       B_BAR   CLR
  19919. +       C_BAR   CLR
  19920. +       D_BAR   CLR
  19921. +       A_CLR   B_CLR   C_CLR   D_CLR
  19922. +       D0_GATE IO_STD
  19923. UCLR nanda(2,4) DPWR DGND
  19924. +    LD_CLR    A_CLR
  19925. +    LD_CLR    B_CLR
  19926. +    LD_CLR    C_CLR
  19927. +    LD_CLR    D_CLR
  19928. +    CA    CB    CC    CD
  19929. +    D_S197_13 IO_STD 
  19930. UCNT and(2)  DPWR DGND
  19931. +       LOADBAR_BUF CLRBAR_BUF CNT
  19932. +       D_S197_14 IO_STD
  19933. UJKA jkff(1) DPWR DGND
  19934. +    PA CA CLK1   CNT CNT   QA $D_NC 
  19935. +    D_S197_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19936. UJKB jkff(1) DPWR DGND
  19937. +    PB CB CLK2   CNT CNT   QBS $D_NC 
  19938. +    D_S197_7 IO_S MNTYMXDLY={MNTYMXDLY} 
  19939. UJKC jkff(1) DPWR DGND
  19940. +    PC CC QBS   CNT CNT   QCS $D_NC 
  19941. +    D_S197_8 IO_S MNTYMXDLY={MNTYMXDLY} 
  19942. UJKD jkff(1) DPWR DGND
  19943. +    PD CD QCS   CNT CNT   QDS $D_NC 
  19944. +    D_S197_9 IO_S MNTYMXDLY={MNTYMXDLY} 
  19945. UQS bufa(3) DPWR DGND
  19946. +    QBS QCS QDS   QB QC QD 
  19947. +    D_S197_10 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  19948. .ends
  19949.  
  19950. .model D_S197_1 uwdth ( ; clr width
  19951. +    TWLMN=30NS
  19952. +    )
  19953. .model D_S197_2 uwdth ( ; load width
  19954. +    TWLMN=5NS
  19955. +    )
  19956. .model D_S197_3 usuhd ( ; input to load setup time
  19957. +    TSUMN=6NS
  19958. +    )
  19959. .model D_S197_4 ugate ( ; additional ld  tplh
  19960. +    TPLHTY= 3NS    TPLHMX= 6NS
  19961. +    )
  19962. .model D_S197_5 ugate ( ; additional clr tphl
  19963. +    TPHLTY=14NS    TPHLMX=19NS
  19964. +    )
  19965. .model D_S197_6 ueff ( ; A
  19966. +    TWCLKLMX=5NS    TWCLKHMX=5NS
  19967. +    TSUPCCLKHTY=6NS TSUPCCLKHMX=1NS
  19968. +    TPPCQLHTY= 6NS    TPPCQLHMX=11NS ; data prop times less 1ns
  19969. +    TPPCQHLTY=11NS    TPPCQHLMX=17NS
  19970. +    TPCLKQLHTY=5NS    TPCLKQLHMX=10NS ; clk prop times
  19971. +    TPCLKQHLTY=6NS    TPCLKQHLMX=10NS
  19972. +    )
  19973. .model D_S197_7 ueff ( ; B - output buffered: 2ns additional delay
  19974. +    TWCLKLMX=10NS    TWCLKHMX=10NS
  19975. +    TSUPCCLKHTY=6NS TSUPCCLKHMX=1NS
  19976. +    TPPCQLHTY= 4NS    TPPCQLHMX= 9NS ; data prop times, less 2ns + 1ns
  19977. +    TPPCQHLTY= 9NS    TPPCQHLMX=15NS
  19978. +    TPCLKQLHTY= 3NS    TPCLKQLHMX= 8NS ; clk prop times, less 2ns
  19979. +    TPCLKQHLTY= 6NS    TPCLKQHLMX=10NS
  19980. +    )
  19981. .model D_S197_8 ueff ( ; C - output buffered: 2ns additional delay
  19982. +    TWCLKLMX=10NS    TWCLKHMX=10NS
  19983. +    TSUPCCLKHTY=6NS TSUPCCLKHMX=1NS
  19984. +    TPPCQLHTY= 4NS    TPPCQLHMX= 9NS ; data prop times, less 2ns + 1ns
  19985. +    TPPCQHLTY= 9NS    TPPCQHLMX=15NS
  19986. +    TPCLKQLHTY= 4NS    TPCLKQLHMX= 6NS ; clk prop times, less 2ns
  19987. +    TPCLKQHLTY= 7NS    TPCLKQHLMX=10NS
  19988. +    )
  19989. .model D_S197_9 ueff ( ; D - output buffered: 2ns additional delay
  19990. +    TWCLKLMX=10NS    TWCLKHMX=10NS
  19991. +    TSUPCCLKHTY=6NS TSUPCCLKHMX=1NS
  19992. +    TPPCQLHTY= 4NS    TPPCQLHMX= 9NS ; data prop times, less 2ns + 1ns
  19993. +    TPPCQHLTY= 9NS    TPPCQHLMX=15NS
  19994. +    TPCLKQLHTY= 3NS    TPCLKQLHMX= 5NS ; clk prop times, less 2ns
  19995. +    TPCLKQHLTY= 7NS    TPCLKQHLMX=11NS
  19996. +    )
  19997. .model D_S197_10 ugate ( ; output buffer
  19998. +    TPLHTY=2ns    TPLHMX=2ns
  19999. +    TPHLTY=2ns    TPHLMX=2ns
  20000. +    )
  20001. .model D_S197_11 ugate ( ; pulse width of setup/clr error signal
  20002. +    TPHLMN=1NS TPHLTY=6NS    TPHLMX=13NS
  20003. +    )
  20004. .model D_S197_12 ugate (
  20005. +       TPHLTY= 0NS     TPHLMX= 0NS ; additional load tphl delay
  20006. +       )
  20007. .model D_S197_13 ugate (
  20008. +       TPHLTY= 1NS     TPHLMX= 1NS ; Don't allow zero width glitch
  20009. +       )
  20010. .model D_S197_14 ugate (
  20011. +       TPLHTY= 6NS     TPLHMX=12NS ; Count holdoff from load/clr
  20012. +       )
  20013. *---------------------------------------------------------------------------
  20014. * 74198  8-BIT SHIFT REGISTERS
  20015. *
  20016. * The TTL Data Book, Vol 2, 1985, TI
  20017. * tvh    06/29/89    Update interface and model names
  20018.  
  20019. .subckt 74198  CLK CLRBAR S0 S1 SR SL A B C D E F G H QA QB QC QD QE QF QG QH
  20020. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20021. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20022. UIBUF bufa(12) DPWR DGND
  20023. +    CLK    CLRBAR    SR    SL    A    B
  20024. +    C    D    E    F    G    H
  20025. +    CLK_BUF    CLRBAR_BUF    SR_BUF    SL_BUF    A_BUF    B_BUF
  20026. +    C_BUF    D_BUF    E_BUF    F_BUF    G_BUF    H_BUF
  20027. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  20028. US0B inv DPWR DGND
  20029. +    S0   S0B 
  20030. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  20031. US1B inv DPWR DGND
  20032. +    S1   S1B 
  20033. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  20034. USS01 nor(2) DPWR DGND
  20035. +    SS0B SS1B   SS01 
  20036. +    D0_GATE IO_STD 
  20037. * the purpose of 198TSUsel and 198TSUdat is to create
  20038. * the different setup time before clk ^ for SHIFT/LOADBAR AND data. 
  20039.  
  20040. XSS0B  S0B SS0B  DPWR DGND  198TSUSEL
  20041. XSS1B  S1B SS1B  DPWR DGND  198TSUSEL
  20042. UCK aoi(2,2) DPWR DGND
  20043. +    CLK_BUF CLK_BUF S0B S1B   CK 
  20044. +    D0_GATE IO_STD 
  20045. XA  SS0B SS1B SS01 A_BUF CLRBAR_BUF CK SR_BUF SQB SQA QA  DPWR DGND  198CHL
  20046. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20047. XB  SS0B SS1B SS01 B_BUF CLRBAR_BUF CK SQA SQC SQB QB  DPWR DGND  198CHL
  20048. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20049. XC  SS0B SS1B SS01 C_BUF CLRBAR_BUF CK SQB SQD SQC QC  DPWR DGND  198CHL
  20050. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20051. XD  SS0B SS1B SS01 D_BUF CLRBAR_BUF CK SQC SQE SQD QD  DPWR DGND  198CHL
  20052. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20053. XE  SS0B SS1B SS01 E_BUF CLRBAR_BUF CK SQD SQF SQE QE  DPWR DGND  198CHL
  20054. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20055. XF  SS0B SS1B SS01 F_BUF CLRBAR_BUF CK SQE SQG SQF QF  DPWR DGND  198CHL
  20056. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20057. XG  SS0B SS1B SS01 G_BUF CLRBAR_BUF CK SQF SQH SQG QG  DPWR DGND  198CHL
  20058. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20059. XH  SS0B SS1B SS01 H_BUF CLRBAR_BUF CK SQG SL_BUF SQH QH  DPWR DGND  198CHL
  20060. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20061. .ends
  20062.  
  20063. .subckt 198TSUSEL  S SX DPWR DGND
  20064. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20065. UB inv DPWR DGND
  20066. +    S   SB 
  20067. +    D_198_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  20068. UEN nxor DPWR DGND
  20069. +    S SB   SEN 
  20070. +    D0_GATE IO_STD 
  20071. UBF buf DPWR DGND
  20072. +    S   SX 
  20073. +    D0_GATE IO_STD 
  20074. UQD buf3 DPWR DGND
  20075. +    $D_X   SEN   SX 
  20076. +    D0_TGATE IO_STD 
  20077. .ends
  20078.  
  20079. .subckt 198CHL  SS0B SS1B SS01 DAT CLRBAR CK SR SL SQ Q DPWR DGND
  20080. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20081. UR aoi(2,3) DPWR DGND
  20082. +    SRX SS1B SS01 DATX SS0B SLX   R 
  20083. +    D0_GATE IO_STD 
  20084. US inv DPWR DGND
  20085. +    R   S 
  20086. +    D0_GATE IO_STD 
  20087. XDATL  SL SLX  DPWR DGND  198TSUDAT
  20088. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20089. XDATR  SR SRX  DPWR DGND  198TSUDAT
  20090. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20091. XDAT  DAT DATX  DPWR DGND  198TSUDAT
  20092. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20093. URS jkff(1) DPWR DGND
  20094. +    $D_HI CLRBAR CK   S R   Q $D_NC 
  20095. +    D_198_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20096. UQ buf DPWR DGND
  20097. +    Q   SQ 
  20098. +    D0_GATE IO_STD 
  20099. .ends
  20100.  
  20101. .subckt 198TSUDAT  DAT DATX DPWR DGND
  20102. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20103. UB inv DPWR DGND
  20104. +    DAT   DATB 
  20105. +    D_198_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  20106. UEN nxor DPWR DGND
  20107. +    DAT DATB   DATEN 
  20108. +    D0_GATE IO_STD 
  20109. UBF buf DPWR DGND
  20110. +    DAT   DATX 
  20111. +    D0_GATE IO_STD 
  20112. UQD buf3 DPWR DGND
  20113. +    $D_X   DATEN   DATX 
  20114. +    D0_TGATE IO_STD 
  20115. .ends
  20116.  
  20117. .model D_198_1 ugate (
  20118. +    TPLHMX=30NS    TPHLMX=30NS
  20119. +    )
  20120. .model D_198_2 ugate (
  20121. +    TPLHMX=20NS    TPHLMX=20NS
  20122. +    )
  20123. .model D_198_3 ueff (
  20124. +    TWCLKHMX=20NS    TWCLKLMX=20NS
  20125. +    TWPCLMX=20NS    THDCLKMN=0NS
  20126. +    THDCLKMX=0NS    TPPCQHLTY=23NS
  20127. +    TPPCQHLMX=35NS    TPCLKQLHTY=20NS
  20128. +    TPCLKQLHMX=30NS    TPCLKQHLTY=17NS
  20129. +    TPCLKQHLMX=26NS
  20130. +    )
  20131. *---------------------------------------------------------------------------
  20132. * 74199  8-BIT SHIFT REGISTERS
  20133. *
  20134. * The TTL Data Book, Vol 2, 1985, TI
  20135. * tvh    06/29/89    Update interface and model names
  20136.  
  20137. .subckt 74199  CLK CLK_INH SH/LDBAR CLRBAR J KBAR A B C D E F G H QA QB QC QD
  20138. +    QE QF QG QH
  20139. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20140. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20141. UIBUF bufa(12) DPWR DGND
  20142. +    SH/LDBAR    CLRBAR    J    KBAR    A    B
  20143. +    C    D    E    F    G    H
  20144. +    SH/LDBAR_BUF    CLRBAR_BUF    J_BUF    KBAR_BUF    A_BUF    B_BUF
  20145. +    C_BUF    D_BUF    E_BUF    F_BUF    G_BUF    H_BUF
  20146. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  20147. USHLD inv DPWR DGND
  20148. +    SH_LDBAR   SHBAR_LD 
  20149. +    D0_GATE IO_STD 
  20150. * the purpose of 199TSUsel and 199TSUdat is to create
  20151. * the different setup time before clk ^ for SHIFT/LOADBAR AND data. 
  20152.  
  20153. XSHLD  SH/LDBAR_BUF SH_LDBAR  DPWR DGND  199TSUSEL
  20154. XJX  J_BUF JX  DPWR DGND  199TSUDAT
  20155. XKBARX  KBAR_BUF KBARX  DPWR DGND  199TSUDAT
  20156. UCK nor(2) DPWR DGND
  20157. +    CLK CLK_INH   CK 
  20158. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  20159. XA  JX KBARX SH_LDBAR SHBAR_LD A_BUF CLRBAR_BUF CK SQA QA  DPWR DGND  199CHLA
  20160. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20161. XB  SH_LDBAR SHBAR_LD B_BUF CLRBAR_BUF CK SQA SQB QB  DPWR DGND  199CHLB2H
  20162. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20163. XC  SH_LDBAR SHBAR_LD C_BUF CLRBAR_BUF CK SQB SQC QC  DPWR DGND  199CHLB2H
  20164. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20165. XD  SH_LDBAR SHBAR_LD D_BUF CLRBAR_BUF CK SQC SQD QD  DPWR DGND  199CHLB2H
  20166. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20167. XE  SH_LDBAR SHBAR_LD E_BUF CLRBAR_BUF CK SQD SQE QE  DPWR DGND  199CHLB2H
  20168. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20169. XF  SH_LDBAR SHBAR_LD F_BUF CLRBAR_BUF CK SQE SQF QF  DPWR DGND  199CHLB2H
  20170. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20171. XG  SH_LDBAR SHBAR_LD G_BUF CLRBAR_BUF CK SQF SQG QG  DPWR DGND  199CHLB2H
  20172. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20173. XH  SH_LDBAR SHBAR_LD H_BUF CLRBAR_BUF CK SQG SQH QH  DPWR DGND  199CHLB2H
  20174. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20175. .ends
  20176.  
  20177. .subckt 199TSUSEL  S SX DPWR DGND
  20178. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20179. UB inv DPWR DGND
  20180. +    S   SB 
  20181. +    D_199_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  20182. UEN nxor DPWR DGND
  20183. +    S SB   SEN 
  20184. +    D0_GATE IO_STD 
  20185. UBF buf DPWR DGND
  20186. +    S   SX 
  20187. +    D0_GATE IO_STD 
  20188. UQD buf3 DPWR DGND
  20189. +    $D_X   SEN   SX 
  20190. +    D0_TGATE IO_STD 
  20191. .ends
  20192.  
  20193. .subckt 199TSUDAT  DAT DATX DPWR DGND
  20194. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20195. UB inv DPWR DGND
  20196. +    DAT   DATB 
  20197. +    D_199_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  20198. UEN nxor DPWR DGND
  20199. +    DAT DATB   DATEN 
  20200. +    D0_GATE IO_STD 
  20201. UBF buf DPWR DGND
  20202. +    DAT   DATX 
  20203. +    D0_GATE IO_STD 
  20204. UQD buf3 DPWR DGND
  20205. +    $D_X   DATEN   DATX 
  20206. +    D0_TGATE IO_STD 
  20207. .ends
  20208.  
  20209. .subckt 199CHLA  J KBAR SH_LDBAR SHBAR_LD DAT CLRBAR CK SQ Q DPWR DGND
  20210. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20211. UR aoi(3,3) DPWR DGND
  20212. +    J    SH_LDBAR    SQBX
  20213. +    SHBAR_LD    DATX    DATX
  20214. +    KBAR    SH_LDBAR    SQX
  20215. +    R
  20216. +    D0_GATE IO_STD 
  20217. US inv DPWR DGND
  20218. +    R   S 
  20219. +    D0_GATE IO_STD 
  20220. XDAT  DAT DATX  DPWR DGND  199TSUDAT
  20221. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20222. XSQX  SQ SQX  DPWR DGND  199TSUDAT
  20223. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20224. XSQBX  SQB SQBX  DPWR DGND  199TSUDAT
  20225. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20226. URS jkff(1) DPWR DGND
  20227. +    $D_HI CLRBAR CK   S R   Q SQB 
  20228. +    D_199_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20229. UQ buf DPWR DGND
  20230. +    Q   SQ 
  20231. +    D0_GATE IO_STD 
  20232. .ends
  20233.  
  20234. .subckt 199CHLB2H  SH_LDBAR SHBAR_LD DAT CLRBAR CK SH SQ Q DPWR DGND
  20235. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20236. UR aoi(2,2) DPWR DGND
  20237. +    SHX SH_LDBAR SHBAR_LD DATX   R 
  20238. +    D0_GATE IO_STD 
  20239. US inv DPWR DGND
  20240. +    R   S 
  20241. +    D0_GATE IO_STD 
  20242. XSH  SH SHX  DPWR DGND  199TSUDAT
  20243. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20244. XDAT  DAT DATX  DPWR DGND  199TSUDAT
  20245. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  20246. URS jkff(1) DPWR DGND
  20247. +    $D_HI CLRBAR CK   S R   Q $D_NC 
  20248. +    D_199_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20249. UQ buf DPWR DGND
  20250. +    Q   SQ 
  20251. +    D0_GATE IO_STD 
  20252. .ends
  20253.  
  20254. .model D_199_1 ugate (
  20255. +    TPLHMX=30NS    TPHLMX=30NS
  20256. +    )
  20257. .model D_199_2 ugate (
  20258. +    TPLHMX=20NS    TPHLMX=20NS
  20259. +    )
  20260. .model D_199_3 ueff (
  20261. +    TWCLKHMX=20NS    TWCLKLMX=20NS
  20262. +    TWPCLMX=20NS    TPPCQHLTY=23NS
  20263. +    TPPCQHLMX=35NS    TPCLKQLHTY=20NS
  20264. +    TPCLKQLHMX=30NS    TPCLKQHLTY=17NS
  20265. +    TPCLKQHLMX=26NS
  20266. +    )
  20267. *--------------------------------------------------------------------------
  20268. * 74S226  4-BIT PARALLEL LATCHED BUS TRANCEIVERS
  20269. *
  20270. * The TTL Logic Data Book, Vol, 1985, TI
  20271. * tvh    09/18/89      Update interface and model names
  20272.  
  20273. .subckt 74S226  S2 S1 GAB GBA OCAB OCBA A1 A2 A3 A4 B1 B2 B3 B4
  20274. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20275. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20276. U1 inva(6) DPWR DGND
  20277. +    S1    S2    S1B    S2B    GAB    GBA
  20278. +    S1B    S2B    S1D    S2D    GABB    GBAB
  20279. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  20280. U2 or(2) DPWR DGND
  20281. +    S2B S1B   SD 
  20282. +    D_S226_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  20283. U3 buf DPWR DGND
  20284. +    GABB   GABBD 
  20285. +    D0_GATE IO_S 
  20286. U4 and(2) DPWR DGND
  20287. +    S2D GABBD   SAB 
  20288. +    D0_GATE IO_S 
  20289. U5 ao(3,2) DPWR DGND
  20290. +    S2B S1B GBAB S2D S1D GABBD   SBA 
  20291. +    D0_GATE IO_S 
  20292. U6 dltch(4) DPWR DGND
  20293. +    $D_HI    $D_HI    SAB
  20294. +    A1    A2    A3    A4
  20295. +    QAB11    QAB12    QAB13    QAB14    $D_NC    $D_NC    $D_NC    $D_NC
  20296. +    D_S226_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20297. U7 dltch(4) DPWR DGND
  20298. +    $D_HI    $D_HI    SBA
  20299. +    B1    B2    B3    B4
  20300. +    QBA11    QBA12    QBA13    QBA14    $D_NC    $D_NC    $D_NC    $D_NC
  20301. +    D_S226_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20302. U8 dltch(8) DPWR DGND
  20303. +    $D_HI    $D_HI    SD
  20304. +    QAB11    QAB12    QAB13    QAB14    QBA11    QBA12    QBA13    QBA14
  20305. +    QAB21    QAB22    QAB23    QAB24    QBA21    QBA22    QBA23    QBA24
  20306. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  20307. +    D_S226_3 IO_S MNTYMXDLY={MNTYMXDLY} 
  20308. U9 buf3a(4) DPWR DGND
  20309. +    QAB21 QAB22 QAB23 QAB24   OCAB   B1 B2 B3 B4 
  20310. +    D_S226_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20311. U10 buf3a(4) DPWR DGND
  20312. +    QBA21 QBA22 QBA23 QBA24   OCBA   A1 A2 A3 A4 
  20313. +    D_S226_4 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20314. .ends
  20315.  
  20316. .model D_S226_1 ugate (
  20317. +    TPHLMN=10NS
  20318. +    )
  20319. .model D_S226_2 ugff (
  20320. +    TWGHMN=20NS    TSUDGMN=20NS
  20321. +    TPGQLHTY=5NS    TPGQLHMX=7NS
  20322. +    TPGQHLTY=4NS    TPGQHLMX=1PS
  20323. +    )
  20324. .model D_S226_3 ugff (
  20325. +    TWGHMN=20NS    TPGQLHTY=5NS
  20326. +    TPGQLHMX=7NS    TPGQHLTY=4NS
  20327. +    TPGQHLMX=1PS
  20328. +    )
  20329. .model D_S226_4 utgate (
  20330. +    TPZHTY=12NS    TPZLTY=12NS
  20331. +    TPZHMX=20NS    TPZLMX=20NS
  20332. +    TPHZTY=10NS    TPLZTY=10NS
  20333. +    TPHZMX=15NS    TPLZMX=15NS
  20334. +    TPLHTY=20NS    TPHLTY=15NS
  20335. +    TPLHMX=30NS    TPHLMX=30NS
  20336. +    )
  20337. *---------------------------------------------------------------------------
  20338. * 74ALS230  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  20339. *
  20340. * The ALS/AS Logic Data Book, 1986, TI
  20341. * tvh    06/30/89    Update interface and model names
  20342.  
  20343. .subckt 74ALS230  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 1GBAR 2GBAR 1Y1 1Y2 1Y3 1Y4
  20344. +    2Y1 2Y2 2Y3 2Y4
  20345. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20346. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20347. * DtoA switching time delay is greater than some of the gate delay.
  20348.  
  20349. UA inva(2) DPWR DGND
  20350. +    1GBAR 2GBAR   G1 G2 
  20351. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  20352. U1 inv3a(4) DPWR DGND
  20353. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  20354. +    D_ALS230_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20355. U2 buf3a(4) DPWR DGND
  20356. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  20357. +    D_ALS230_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20358. .ends
  20359.  
  20360. .model D_ALS230_1 utgate (
  20361. +    tplhmn=2ns    tplhmx=9ns
  20362. +    tplhty=5ns    tphlmn=2ns
  20363. +    tphlmx=9ns    tphlty=5ns
  20364. +    tpzhmn=4ns    tpzhmx=14ns
  20365. +    tpzhty=9ns    tpzlmn=5ns
  20366. +    tpzlmx=18ns    tpzlty=10ns
  20367. +    tphzmn=2ns    tphzmx=10ns
  20368. +    tphzty=5ns    tplzmn=3ns
  20369. +    tplzmx=12ns    tplzty=6ns
  20370. +    )
  20371. .model D_ALS230_2 utgate (
  20372. +    tplhmn=2ns    tplhmx=9ns
  20373. +    tplhty=5ns    tphlmn=2ns
  20374. +    tphlmx=9ns    tphlty=5ns
  20375. +    tpzhmn=5ns    tpzhmx=16ns
  20376. +    tpzhty=11ns    tpzlmn=5ns
  20377. +    tpzlmx=19ns    tpzlty=12ns
  20378. +    tphzmn=2ns    tphzmx=10ns
  20379. +    tphzty=6ns    tplzmn=3ns
  20380. +    tplzmx=13ns    tplzty=7ns
  20381. +    )
  20382. *----------
  20383. * 74AS230  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  20384. *
  20385. * The ALS/AS Logic Data Book, 1986, TI
  20386. * tvh    06/30/89    Update interface and model names
  20387.  
  20388. .subckt 74AS230  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 1GBAR 2GBAR 1Y1 1Y2 1Y3 1Y4
  20389. +    2Y1 2Y2 2Y3 2Y4
  20390. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20391. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20392. UA inva(2) DPWR DGND
  20393. +    1GBAR 2GBAR   G1 G2 
  20394. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  20395. U1 inv3a(4) DPWR DGND
  20396. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  20397. +    D_AS230_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20398. U2 buf3a(4) DPWR DGND
  20399. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  20400. +    D_AS230_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20401. .ends
  20402.  
  20403. .model D_AS230_1 utgate (
  20404. +    tplhmn=2ns    tplhmx=6.5ns
  20405. +    tphlmn=2ns    tphlmx=5.7ns
  20406. +    tpzhmn=2ns    tpzhmx=6.4ns
  20407. +    tpzlmn=2ns    tpzlmx=8.5ns
  20408. +    tphzmn=2ns    tphzmx=5ns
  20409. +    tplzmn=2ns    tplzmx=9.5ns
  20410. +    )
  20411. .model D_AS230_2 utgate (
  20412. +    tplhmn=2ns    tplhmx=6.5ns
  20413. +    tphlmn=2ns    tphlmx=5.7ns
  20414. +    tpzhmn=3ns    tpzhmx=6ns
  20415. +    tpzlmn=3ns    tpzlmx=9ns
  20416. +    tphzmn=3ns    tphzmx=6ns
  20417. +    tplzmn=3ns    tplzmx=7ns
  20418. +    )
  20419. *---------------------------------------------------------------------------
  20420. * 74ALS231  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  20421. *
  20422. * The ALS/AS Logic Data Book, 1986, TI
  20423. * tvh    06/30/89    Update interface and model names
  20424.  
  20425. .subckt 74ALS231  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2 1Y1 1Y2 1Y3 1Y4 2Y1
  20426. +    2Y2 2Y3 2Y4
  20427. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20428. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20429. * DtoA switching time delay is greater than some of the gate delay.
  20430.  
  20431. UA inv DPWR DGND
  20432. +    G1BAR   G1 
  20433. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  20434. U1 inv3a(4) DPWR DGND
  20435. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  20436. +    D_ALS231_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20437. U2 inv3a(4) DPWR DGND
  20438. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  20439. +    D_ALS231_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20440. .ends
  20441.  
  20442. .model D_ALS231_1 utgate (
  20443. +    tplhmn=2ns    tplhmx=9ns
  20444. +    tplhty=5ns    tphlmn=2ns
  20445. +    tphlmx=9ns    tphlty=5ns
  20446. +    tpzhmn=4ns    tpzhmx=14ns
  20447. +    tpzhty=9ns    tpzlmn=5ns
  20448. +    tpzlmx=18ns    tpzlty=10ns
  20449. +    tphzmn=2ns    tphzmx=10ns
  20450. +    tphzty=5ns    tplzmn=3ns
  20451. +    tplzmx=12ns    tplzty=6ns
  20452. +    )
  20453. .model D_ALS231_2 utgate (
  20454. +    tplhmn=2ns    tplhmx=9ns
  20455. +    tplhty=5ns    tphlmn=2ns
  20456. +    tphlmx=9ns    tphlty=5ns
  20457. +    tpzhmn=5ns    tpzhmx=16ns
  20458. +    tpzhty=11ns    tpzlmn=5ns
  20459. +    tpzlmx=19ns    tpzlty=12ns
  20460. +    tphzmn=2ns    tphzmx=10ns
  20461. +    tphzty=6ns    tplzmn=3ns
  20462. +    tplzmx=13ns    tplzty=7ns
  20463. +    )
  20464. *----------
  20465. * 74AS231  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  20466. *
  20467. * The ALS/AS Logic Data Book, 1986, TI
  20468. * tvh    06/30/89    Update interface and model names
  20469.  
  20470. .subckt 74AS231  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2 1Y1 1Y2 1Y3 1Y4 2Y1
  20471. +    2Y2 2Y3 2Y4
  20472. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20473. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20474. UA inv DPWR DGND
  20475. +    G1BAR   G1 
  20476. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  20477. U1 inv3a(4) DPWR DGND
  20478. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  20479. +    D_AS231_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20480. U2 inv3a(4) DPWR DGND
  20481. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  20482. +    D_AS231_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20483. .ends
  20484.  
  20485. .model D_AS231_1 utgate (
  20486. +    tplhmn=2ns    tplhmx=6.5ns
  20487. +    tphlmn=2ns    tphlmx=5.7ns
  20488. +    tpzhmn=2ns    tpzhmx=6.4ns
  20489. +    tpzlmn=2ns    tpzlmx=8.5ns
  20490. +    tphzmn=2ns    tphzmx=5ns
  20491. +    tplzmn=2ns    tplzmx=9.5ns
  20492. +    )
  20493. .model D_AS231_2 utgate (
  20494. +    tplhmn=2ns    tplhmx=6.5ns
  20495. +    tphlmn=2ns    tphlmx=5.7ns
  20496. +    tpzhmn=3ns    tpzhmx=6ns
  20497. +    tpzlmn=3ns    tpzlmx=9ns
  20498. +    tphzmn=3ns    tphzmx=6ns
  20499. +    tplzmn=3ns    tplzmx=7ns
  20500. +    )
  20501. *--------------------------------------------------------------------------
  20502. * 74HC237  3-LINE TO 8-LINE DECODERS/DEMULTIPLEXERS WITH ADDRESS LATCHES
  20503. *
  20504. * The High-speed CMOS Logic Data Book, 1988, TI
  20505. * tvh    09/08/89      Update interface and model names
  20506.  
  20507. .subckt 74HC237  GLBAR G1 G2BAR A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
  20508. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20509. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20510. U1 inva(2) DPWR DGND
  20511. +    GLBAR G2BAR   GL G2 
  20512. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  20513. U2 dltch(3) DPWR DGND
  20514. +    $D_HI    $D_HI    GL
  20515. +    A    B    C
  20516. +    QA    QB    QC    QAB    QBB    QCB
  20517. +    D_HC237_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20518. U3 anda(3,8) DPWR DGND
  20519. +    QAB    QBB    QCB
  20520. +    QA    QBB    QCB
  20521. +    QAB    QB    QCB
  20522. +    QA    QB    QCB
  20523. +    QAB    QBB    QC
  20524. +    QA    QBB    QC
  20525. +    QAB    QB    QC
  20526. +    QA    QB    QC
  20527. +    Y0D    Y1D    Y2D    Y3D    Y4D    Y5D    Y6D    Y7D
  20528. +    D0_GATE IO_HC 
  20529. U4 and(2) DPWR DGND
  20530. +    G1 G2   EN 
  20531. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  20532. U5 anda(2,8) DPWR DGND
  20533. +    EN    Y0D
  20534. +    EN    Y1D
  20535. +    EN    Y2D
  20536. +    EN    Y3D
  20537. +    EN    Y4D
  20538. +    EN    Y5D
  20539. +    EN    Y6D
  20540. +    EN    Y7D
  20541. +    Y0    Y1    Y2    Y3    Y4    Y5    Y6    Y7
  20542. +    D_HC237_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20543. .ends
  20544.  
  20545. .model D_HC237_1 ugff (
  20546. +    TWGHMN=20NS    TSUDGMN=19NS
  20547. +    THDGMN=5NS    TPGQLHTY=6NS
  20548. +    TPGQLHMX=12NS    TPGQHLTY=6NS
  20549. +    TPGQHLMX=12NS    TPDQLHTY=5NS
  20550. +    TPDQLHMX=12NS    TPDQHLTY=5NS
  20551. +    TPDQHLMX=12NS
  20552. +    )
  20553. .model D_HC237_2 ugate (
  20554. +    TPLHTY=18NS    TPHLTY=18NS
  20555. +    TPLHMX=36NS    TPHLMX=36NS
  20556. +    )
  20557. *----------
  20558. * 74HCT237  3-LINE TO 8-LINE DECODERS/DEMULTIPLEXERS WITH ADDRESS LATCHES
  20559. *
  20560. * The High-speed CMOS Logic Data Book, 1988, TI
  20561. * tvh    09/08/89      Update interface and model names
  20562.  
  20563. .subckt 74HCT237  GLBAR G1 G2BAR A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
  20564. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20565. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20566. U1 inva(2) DPWR DGND
  20567. +    GLBAR G2BAR   GL G2 
  20568. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  20569. U2 dltch(3) DPWR DGND
  20570. +    $D_HI    $D_HI    GL
  20571. +    A    B    C
  20572. +    QA    QB    QC    QAB    QBB    QCB
  20573. +    D_HCT237_1 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20574. U3 anda(3,8) DPWR DGND
  20575. +    QAB    QBB    QCB
  20576. +    QA    QBB    QCB
  20577. +    QAB    QB    QCB
  20578. +    QA    QB    QCB
  20579. +    QAB    QBB    QC
  20580. +    QA    QBB    QC
  20581. +    QAB    QB    QC
  20582. +    QA    QB    QC
  20583. +    Y0D    Y1D    Y2D    Y3D    Y4D    Y5D    Y6D    Y7D
  20584. +    D0_GATE IO_HCT 
  20585. U4 and(2) DPWR DGND
  20586. +    G1 G2   EN 
  20587. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  20588. U5 anda(2,8) DPWR DGND
  20589. +    EN    Y0D
  20590. +    EN    Y1D
  20591. +    EN    Y2D
  20592. +    EN    Y3D
  20593. +    EN    Y4D
  20594. +    EN    Y5D
  20595. +    EN    Y6D
  20596. +    EN    Y7D
  20597. +    Y0    Y1    Y2    Y3    Y4    Y5    Y6    Y7
  20598. +    D_HCT237_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20599. .ends
  20600.  
  20601. .model D_HCT237_1 ugff (
  20602. +    TWGHMN=33NS    TSUDGMN=19NS
  20603. +    THDGMN=5NS    TPGQLHTY=10NS
  20604. +    TPGQLHMX=16NS    TPGQHLTY=10NS
  20605. +    TPGQHLMX=16NS    TPDQLHTY=5NS
  20606. +    TPDQLHMX=12NS    TPDQHLTY=5NS
  20607. +    TPDQHLMX=12NS
  20608. +    )
  20609. .model D_HCT237_2 ugate (
  20610. +    TPLHTY=19NS    TPHLTY=19NS
  20611. +    TPLHMX=36NS    TPHLMX=36NS
  20612. +    )
  20613. *--------------------------------------------------------------------------
  20614. * 74AC238  3-LINE TO 8-LINE DECODERS/DEMULTIPLEXERS
  20615. *
  20616. * The ACL Data Manual, 1988, Signetics
  20617. * cv    07/16/90    Created from HC
  20618.  
  20619. .subckt 74AC238  E3 E2BAR E1BAR A0 A1 A2 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
  20620. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20621. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20622. UBUF bufa(3) DPWR DGND
  20623. +    A0 A1 A2   A0_BUF A1_BUF A2_BUF 
  20624. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  20625. U1 inv DPWR DGND
  20626. +    E3   E3BAR 
  20627. +    D_AC238_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20628. U2 nor(3) DPWR DGND
  20629. +    E3BAR E2BAR E1BAR   G 
  20630. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  20631. U3 bufa(3) DPWR DGND
  20632. +    A0_BUF A1_BUF A2_BUF   P Q R 
  20633. +    D_AC238_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  20634. U4 inva(3) DPWR DGND
  20635. +    A0_BUF A1_BUF A2_BUF   PBAR QBAR RBAR 
  20636. +    D_AC238_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  20637. U5 anda(4,8) DPWR DGND
  20638. +    PBAR    QBAR    RBAR    G
  20639. +    P    QBAR    RBAR    G
  20640. +    PBAR    Q    RBAR    G
  20641. +    P    Q    RBAR    G
  20642. +    PBAR    QBAR    R    G
  20643. +    P    QBAR    R    G
  20644. +    PBAR    Q    R    G
  20645. +    P    Q    R    G
  20646. +    Y0    Y1    Y2    Y3    Y4    Y5    Y6    Y7
  20647. +    D_AC238_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20648. .ends
  20649.  
  20650. .model D_AC238_1 ugate (
  20651. +    tplhmn=1.5ns    tplhty=4.6ns
  20652. +    tplhmx=7.2ns    tphlmn=1.5ns
  20653. +    tphlty=5.3ns    tphlmx=8.9ns
  20654. +    )
  20655. .model D_AC238_2 ugate (
  20656. +    tplhmn=1.5ns    tplhty=4.6ns
  20657. +    tplhmx=7.1ns    tphlmn=1.5ns
  20658. +    tphlty=4.5ns    tphlmx=7.4ns
  20659. +    )
  20660. .model D_AC238_3 ugate (
  20661. +    tplhmn=1.5ns    tplhty=4ns
  20662. +    tplhmx=6.2ns    tphlmn=1.5ns
  20663. +    tphlty=4.6ns    tphlmx=8.2ns
  20664. +    )
  20665. *---------
  20666. * 74ACT238  3-LINE TO 8-LINE DECODERS/DEMULTIPLEXERS
  20667. *
  20668. * The ACL Data Manual, 1988, Signetics
  20669. * cv    07/16/90    Created from HC
  20670.  
  20671. .subckt 74ACT238  E3 E2BAR E1BAR A0 A1 A2 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
  20672. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20673. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20674. UBUF bufa(3) DPWR DGND
  20675. +    A0 A1 A2   A0_BUF A1_BUF A2_BUF 
  20676. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  20677. U1 inv DPWR DGND
  20678. +    E3   E3BAR 
  20679. +    D_ACT238_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20680. U2 nor(3) DPWR DGND
  20681. +    E3BAR E2BAR E1BAR   G 
  20682. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  20683. U3 bufa(3) DPWR DGND
  20684. +    A0_BUF A1_BUF A2_BUF   P Q R 
  20685. +    D_ACT238_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  20686. U4 inva(3) DPWR DGND
  20687. +    A0_BUF A1_BUF A2_BUF   PBAR QBAR RBAR 
  20688. +    D_ACT238_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  20689. U5 anda(4,8) DPWR DGND
  20690. +    PBAR    QBAR    RBAR    G
  20691. +    P    QBAR    RBAR    G
  20692. +    PBAR    Q    RBAR    G
  20693. +    P    Q    RBAR    G
  20694. +    PBAR    QBAR    R    G
  20695. +    P    QBAR    R    G
  20696. +    PBAR    Q    R    G
  20697. +    P    Q    R    G
  20698. +    Y0    Y1    Y2    Y3    Y4    Y5    Y6    Y7
  20699. +    D_ACT238_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20700. .ends
  20701.  
  20702. .model D_ACT238_1 ugate (
  20703. +    tplhmn=1.5ns    tphlmn=1.5ns
  20704. +    )
  20705. .model D_ACT238_2 ugate (
  20706. +    tplhmn=1.5ns    tphlmn=1.5ns
  20707. +    )
  20708. .model D_ACT238_3 ugate (
  20709. +    tplhmn=1.5ns    tphlmn=1.5ns
  20710. +    )
  20711. *---------
  20712. * 74HC238  3-LINE TO 8-LINE DECODERS/DEMULTIPLEXERS
  20713. *
  20714. * The High-speed CMOS Logic Data Book, 1988, TI
  20715. * tvh    09/05/89    Update interface and model names
  20716.  
  20717. .subckt 74HC238  G1 G2ABAR G2BBAR A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
  20718. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20719. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20720. U1 bufa(3) DPWR DGND
  20721. +    A B C   DA DB DC 
  20722. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  20723. U2 inva(5) DPWR DGND
  20724. +    DA    DB    DC    G2ABAR    G2BBAR
  20725. +    AB    BB    CB    G2A    G2B
  20726. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  20727. U3 anda(3,8) DPWR DGND
  20728. +    AB    BB    CB
  20729. +    DA    BB    CB
  20730. +    AB    DB    CB
  20731. +    DA    DB    CB
  20732. +    AB    BB    DC
  20733. +    DA    BB    DC
  20734. +    AB    DB    DC
  20735. +    DA    DB    DC
  20736. +    X0    X1    X2    X3    X4    X5    X6    X7
  20737. +    D_HC238_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  20738. U4 and(3) DPWR DGND
  20739. +    G1 G2A G2B   EN 
  20740. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  20741. U5 anda(2,8) DPWR DGND
  20742. +    EN    X0
  20743. +    EN    X1
  20744. +    EN    X2
  20745. +    EN    X3
  20746. +    EN    X4
  20747. +    EN    X5
  20748. +    EN    X6
  20749. +    EN    X7
  20750. +    Y0    Y1    Y2    Y3    Y4    Y5    Y6    Y7
  20751. +    D_HC238_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20752. .ends
  20753.  
  20754. .model D_HC238_1 ugate (
  20755. +    TPLHTY=3NS    TPHLTY=3NS
  20756. +    TPLHMX=6NS    TPHLMX=6NS
  20757. +    )
  20758. .model D_HC238_2 ugate (
  20759. +    TPLHTY=17NS    TPHLTY=17NS
  20760. +    TPLHMX=39NS    TPHLMX=39NS
  20761. +    )
  20762. *----------
  20763. * 74HCT238  3-LINE TO 8-LINE DECODERS/DEMULTIPLEXERS
  20764. *
  20765. * The High-speed CMOS Logic Data Book, 1988, TI
  20766. * tvh    09/05/89    Update interface and model names
  20767.  
  20768. .subckt 74HCT238  G1 G2ABAR G2BBAR A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
  20769. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20770. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20771. U1 bufa(3) DPWR DGND
  20772. +    A B C   DA DB DC 
  20773. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  20774. U2 inva(5) DPWR DGND
  20775. +    DA    DB    DC    G2ABAR    G2BBAR
  20776. +    AB    BB    CB    G2A    G2B
  20777. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  20778. U3 anda(3,8) DPWR DGND
  20779. +    AB    BB    CB
  20780. +    DA    BB    CB
  20781. +    AB    DB    CB
  20782. +    DA    DB    CB
  20783. +    AB    BB    DC
  20784. +    DA    BB    DC
  20785. +    AB    DB    DC
  20786. +    DA    DB    DC
  20787. +    X0    X1    X2    X3    X4    X5    X6    X7
  20788. +    D_HCT238_1 IO_HCT MNTYMXDLY={MNTYMXDLY} 
  20789. U4 and(3) DPWR DGND
  20790. +    G1 G2A G2B   EN 
  20791. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  20792. U5 anda(2,8) DPWR DGND
  20793. +    EN    X0
  20794. +    EN    X1
  20795. +    EN    X2
  20796. +    EN    X3
  20797. +    EN    X4
  20798. +    EN    X5
  20799. +    EN    X6
  20800. +    EN    X7
  20801. +    Y0    Y1    Y2    Y3    Y4    Y5    Y6    Y7
  20802. +    D_HCT238_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20803. .ends
  20804.  
  20805. .model D_HCT238_1 ugate (
  20806. +    TPLHTY=1PS    TPHLTY=1PS
  20807. +    TPLHMX=3NS    TPHLMX=3NS
  20808. +    )
  20809. .model D_HCT238_2 ugate (
  20810. +    TPLHTY=21NS    TPHLTY=21NS
  20811. +    TPLHMX=42NS    TPHLMX=42NS
  20812. +    )
  20813. *-----------------------------------------------------------------------------
  20814. * 74AC239  2-LINE TO 4-LINE DECODERS/DEMULTIPLEXERS
  20815. *
  20816. * (c) PHILIPS COMPONENTS, 1990
  20817. * cv    08/14/90    Update interface and model names
  20818.  
  20819. .subckt 74AC239  1EBAR 1A0 1A1 1Y0 1Y1 1Y2 1Y3
  20820. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20821. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20822. U1 inva(2) DPWR DGND
  20823. +    1A0 1A1   1A0B 1A1B 
  20824. +    D_AC239_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20825. U2 inva(3) DPWR DGND
  20826. +    1A0B 1A1B 1EBAR   1A0D 1A1D E1 
  20827. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  20828. U3 anda(3,4) DPWR DGND
  20829. +    E1    1A0B    1A1B
  20830. +    E1    1A0D    1A1B
  20831. +    E1    1A0B    1A1D
  20832. +    E1    1A0D    1A1D
  20833. +    1Y0    1Y1    1Y2    1Y3
  20834. +    D_AC239_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20835. .ends
  20836.  
  20837. .model D_AC239_1 ugate (
  20838. +    TPLHMN=0.5NS    TPLHTY=0.5NS
  20839. +    TPLHMX=0.9NS    TPHLMN=0NS
  20840. +    TPHLTY=0NS    TPHLMX=0.6NS
  20841. +    )
  20842. .model D_AC239_2 ugate (
  20843. +    TPLHMN=1.5NS    TPLHTY=3.5NS
  20844. +    TPLHMX=5.8NS    TPHLMN=1.5NS
  20845. +    TPHLTY=3.7NS    TPHLMX=6.2NS
  20846. +    )
  20847. *---------
  20848. * 74HC239  2-LINE TO 4-LINE DECODERS/DEMULTIPLEXERS
  20849. *
  20850. * The High-speed CMOS Logic Data Book, 1988, TI
  20851. * tvh    09/05/89    Update interface and model names
  20852.  
  20853. .subckt 74HC239  1GBAR 1A 1B 1Y0 1Y1 1Y2 1Y3
  20854. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20855. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20856. U1 inva(2) DPWR DGND
  20857. +    1A 1B   1AB 1BB 
  20858. +    D_HC239_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20859. U2 inva(3) DPWR DGND
  20860. +    1AB 1BB 1GBAR   1AD 1BD G1 
  20861. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  20862. U3 anda(3,4) DPWR DGND
  20863. +    G1    1AB    1BB
  20864. +    G1    1AD    1BB
  20865. +    G1    1AB    1BD
  20866. +    G1    1AD    1BD
  20867. +    1Y0    1Y1    1Y2    1Y3
  20868. +    D_HC239_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20869. .ends
  20870.  
  20871. .model D_HC239_1 ugate (
  20872. +    TPLHTY=4NS    TPHLTY=4NS
  20873. +    TPLHMX=8NS    TPHLMX=8NS
  20874. +    )
  20875. .model D_HC239_2 ugate (
  20876. +    TPLHTY=14NS    TPHLTY=14NS
  20877. +    TPLHMX=30NS    TPHLMX=30NS
  20878. +    )
  20879. *--------------------------------------------------------------------------
  20880. * 74AC240  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  20881. *
  20882. * The FACT Data Book, 1987, FAIRCHILD
  20883. * cv    06/28/90    Created from LS
  20884.  
  20885. .subckt 74AC240  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 OE1BAR OE2BAR 1Y1 1Y2 1Y3 1Y4
  20886. +    2Y1 2Y2 2Y3 2Y4
  20887. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20888. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20889. UAB inva(2) DPWR DGND
  20890. +    OE1BAR OE2BAR   OE1 OE2 
  20891. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  20892. U1 inv3a(4) DPWR DGND
  20893. +    1A1 1A2 1A3 1A4   OE1   1Y1 1Y2 1Y3 1Y4 
  20894. +    D_AC240 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20895. U2 inv3a(4) DPWR DGND
  20896. +    2A1 2A2 2A3 2A4   OE2   2Y1 2Y2 2Y3 2Y4 
  20897. +    D_AC240 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20898. .ends
  20899.  
  20900. .model D_AC240 utgate (
  20901. +    tplhmn=1ns    tplhty=4.5ns
  20902. +    tplhmx=7ns    tphlmn=1ns
  20903. +    tphlty=4.5ns    tphlmx=6.5ns
  20904. +    tpzhmn=1ns    tpzhty=5ns
  20905. +    tpzhmx=8ns    tpzlmn=1ns
  20906. +    tpzlty=5.5ns    tpzlmx=8.5ns
  20907. +    tphzmn=1ns    tphzty=6.5ns
  20908. +    tphzmx=9.5ns    tplzmn=1ns
  20909. +    tplzty=6.5ns    tplzmx=9.5ns
  20910. +    )
  20911. *---------
  20912. * 74ACT240  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  20913. *
  20914. * The FACT Data Book, 1987, FAIRCHILD
  20915. * cv    06/28/90    Created from LS
  20916.  
  20917. .subckt 74ACT240  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 OE1BAR OE2BAR 1Y1 1Y2 1Y3
  20918. +    1Y4 2Y1 2Y2 2Y3 2Y4
  20919. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20920. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20921. UAB inva(2) DPWR DGND
  20922. +    OE1BAR OE2BAR   OE1 OE2 
  20923. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  20924. U1 inv3a(4) DPWR DGND
  20925. +    1A1 1A2 1A3 1A4   OE1   1Y1 1Y2 1Y3 1Y4 
  20926. +    D_ACT240 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20927. U2 inv3a(4) DPWR DGND
  20928. +    2A1 2A2 2A3 2A4   OE2   2Y1 2Y2 2Y3 2Y4 
  20929. +    D_ACT240 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20930. .ends
  20931.  
  20932. .model D_ACT240 utgate (
  20933. +    tplhmn=1ns    tplhty=6ns
  20934. +    tplhmx=9.5ns    tphlmn=1ns
  20935. +    tphlty=5.5ns    tphlmx=8.5ns
  20936. +    tpzhmn=1ns    tpzhty=7ns
  20937. +    tpzhmx=9.5ns    tpzlmn=1ns
  20938. +    tpzlty=7ns    tpzlmx=10.5ns
  20939. +    tphzmn=1ns    tphzty=8ns
  20940. +    tphzmx=10.5ns    tplzmn=1ns
  20941. +    tplzty=6.5ns    tplzmx=10.5ns
  20942. +    )
  20943. *---------
  20944. * 74ALS240A  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  20945. *
  20946. * The ALS/AS Logic Data Book, 1986, TI
  20947. * tvh    06/30/89    Update interface and model names
  20948.  
  20949. .subckt 74ALS240A  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  20950. +    2Y1 2Y2 2Y3 2Y4
  20951. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20952. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20953. * DtoA switching time delay is greater than some of the gate delay.
  20954.  
  20955. UAB inva(2) DPWR DGND
  20956. +    G1BAR G2BAR   G1 G2 
  20957. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  20958. U1 inv3a(4) DPWR DGND
  20959. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  20960. +    D_ALS240A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20961. U2 inv3a(4) DPWR DGND
  20962. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  20963. +    D_ALS240A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20964. .ends
  20965.  
  20966. .model D_ALS240A utgate (
  20967. +    tplhmn=2ns    tplhmx=9ns
  20968. +    tplhty=6ns    tphlmn=2ns
  20969. +    tphlmx=9ns    tphlty=5ns
  20970. +    tpzhmn=5ns    tpzhmx=13ns
  20971. +    tpzhty=9ns    tpzlmn=5ns
  20972. +    tpzlmx=18ns    tpzlty=10ns
  20973. +    tphzmn=2ns    tphzmx=10ns
  20974. +    tphzty=6ns    tplzmn=3ns
  20975. +    tplzmx=12ns    tplzty=7ns
  20976. +    )
  20977. *----------
  20978. * 74AS240  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  20979. *
  20980. * The ALS/AS Logic Data Book, 1986, TI
  20981. * tvh    06/30/89    Update interface and model names
  20982.  
  20983. .subckt 74AS240  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  20984. +    2Y1 2Y2 2Y3 2Y4
  20985. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  20986. +    params: MNTYMXDLY=0 IO_LEVEL=0
  20987. UAB inva(2) DPWR DGND
  20988. +    G1BAR G2BAR   G1 G2 
  20989. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  20990. U1 inv3a(4) DPWR DGND
  20991. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  20992. +    D_AS240 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20993. U2 inv3a(4) DPWR DGND
  20994. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  20995. +    D_AS240 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  20996. .ends
  20997.  
  20998. .model D_AS240 utgate (
  20999. +    tplhmn=2ns    tplhmx=6.5ns
  21000. +    tphlmn=2ns    tphlmx=5.7ns
  21001. +    tpzhmn=2ns    tpzhmx=6.4ns
  21002. +    tpzlmn=2ns    tpzlmx=9ns
  21003. +    tphzmn=2ns    tphzmx=5ns
  21004. +    tplzmn=2ns    tplzmx=9.5ns
  21005. +    )
  21006. *----------
  21007. * 74F240  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21008. *
  21009. * The F Logic Data Book, 1987, TI
  21010. * tvh    06/30/89    Update interface and model names
  21011.  
  21012. .subckt 74F240  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  21013. +    2Y1 2Y2 2Y3 2Y4
  21014. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21015. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21016. * DtoA switching time delay is greater than some of the gate delay.
  21017.  
  21018. UAB inva(2) DPWR DGND
  21019. +    G1BAR G2BAR   G1 G2 
  21020. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  21021. U1 inv3a(4) DPWR DGND
  21022. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21023. +    D_F240 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21024. U2 inv3a(4) DPWR DGND
  21025. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21026. +    D_F240 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21027. .ends
  21028.  
  21029. .model D_F240 utgate (
  21030. +    tplhmn=2.2ns    tplhmx=8ns
  21031. +    tplhty=4.7ns    tphlmn=1.2ns
  21032. +    tphlmx=5.7ns    tphlty=3.1ns
  21033. +    tpzhmn=1.2ns    tpzhmx=6.1ns
  21034. +    tpzhty=3.1ns    tpzlmn=3.2ns
  21035. +    tpzlmx=10ns    tpzlty=6.5ns
  21036. +    tphzmn=1.2ns    tphzmx=6.3ns
  21037. +    tphzty=3.6ns    tplzmn=1.2ns
  21038. +    tplzmx=9.5ns    tplzty=5.6ns
  21039. +    )
  21040. *----------
  21041. * 74HC240  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21042. *
  21043. * The High-speed CMOS Logic Data Book, 1988, TI
  21044. * tvh    06/30/89    Update interface and model names
  21045.  
  21046. .subckt 74HC240  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  21047. +    2Y1 2Y2 2Y3 2Y4
  21048. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21049. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21050. UAB inva(2) DPWR DGND
  21051. +    G1BAR G2BAR   G1 G2 
  21052. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  21053. U1 inv3a(4) DPWR DGND
  21054. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21055. +    D_HC240 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21056. U2 inv3a(4) DPWR DGND
  21057. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21058. +    D_HC240 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21059. .ends
  21060.  
  21061. .model D_HC240 utgate (
  21062. +    tplhty=10ns    tplhmx=25ns
  21063. +    tphlty=10ns    tphlmx=25ns
  21064. +    tpzhty=15ns    tpzhmx=38ns
  21065. +    tpzlty=15ns    tpzlmx=38ns
  21066. +    tphzty=22ns    tphzmx=38ns
  21067. +    tplzty=22ns    tplzmx=38ns
  21068. +    )
  21069. *----------
  21070. * 74HCT240  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21071. *
  21072. * The High-speed CMOS Logic Data Book, 1988, TI
  21073. * tvh    06/30/89    Update interface and model names
  21074.  
  21075. .subckt 74HCT240  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  21076. +    2Y1 2Y2 2Y3 2Y4
  21077. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21078. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21079. UAB inva(2) DPWR DGND
  21080. +    G1BAR G2BAR   G1 G2 
  21081. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  21082. U1 inv3a(4) DPWR DGND
  21083. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21084. +    D_HCT240 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21085. U2 inv3a(4) DPWR DGND
  21086. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21087. +    D_HCT240 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21088. .ends
  21089.  
  21090. .model D_HCT240 utgate (
  21091. +    tplhty=13ns    tplhmx=32ns
  21092. +    tphlty=13ns    tphlmx=32ns
  21093. +    tpzhty=21ns    tpzhmx=44ns
  21094. +    tpzlty=21ns    tpzlmx=44ns
  21095. +    tphzty=19ns    tphzmx=44ns
  21096. +    tplzty=19ns    tplzmx=44ns
  21097. +    )
  21098. *----------
  21099. * 74LS240  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21100. *
  21101. * The TTL Data Book, Vol 2, 1985, TI
  21102. * tvh    06/30/89    Update interface and model names
  21103.  
  21104. .subckt 74LS240  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  21105. +    2Y1 2Y2 2Y3 2Y4
  21106. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21107. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21108. UAB inva(2) DPWR DGND
  21109. +    G1BAR G2BAR   G1 G2 
  21110. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  21111. U1 inv3a(4) DPWR DGND
  21112. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21113. +    D_LS240 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21114. U2 inv3a(4) DPWR DGND
  21115. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21116. +    D_LS240 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21117. .ends
  21118.  
  21119. .model D_LS240 utgate (
  21120. +    tplhty=9ns    tplhmx=14ns
  21121. +    tphlty=12ns    tphlmx=18ns
  21122. +    tpzhty=15ns    tpzhmx=23ns
  21123. +    tpzlty=20ns    tpzlmx=30ns
  21124. +    tphzty=15ns    tphzmx=25ns
  21125. +    tplzty=10ns    tplzmx=20ns
  21126. +    )
  21127. *----------
  21128. * 74S240  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21129. *
  21130. * The TTL Data Book, Vol 2, 1985, TI
  21131. * tvh    06/30/89    Update interface and model names
  21132.  
  21133. .subckt 74S240  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  21134. +    2Y1 2Y2 2Y3 2Y4
  21135. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21136. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21137. UAB inva(2) DPWR DGND
  21138. +    G1BAR G2BAR   G1 G2 
  21139. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  21140. U1 inv3a(4) DPWR DGND
  21141. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21142. +    D_S240 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21143. U2 inv3a(4) DPWR DGND
  21144. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21145. +    D_S240 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21146. .ends
  21147.  
  21148. .model D_S240 utgate (
  21149. +    tplhty=4.5ns    tplhmx=7ns
  21150. +    tphlty=4.5ns    tphlmx=7ns
  21151. +    tpzhty=6.5ns    tpzhmx=10ns
  21152. +    tpzlty=10ns    tpzlmx=15ns
  21153. +    tphzty=6ns    tphzmx=9ns
  21154. +    tplzty=10ns    tplzmx=15ns
  21155. +    )
  21156. *--------------------------------------------------------------------------
  21157. * 74AC241  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21158. *
  21159. * The FACT Data Book, 1987, Fairchild
  21160. * cv    06/28/90    Created from LS
  21161.  
  21162. .subckt 74AC241  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 OE1BAR OE2 1Y1 1Y2 1Y3 1Y4
  21163. +    2Y1 2Y2 2Y3 2Y4
  21164. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21165. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21166. UA inv DPWR DGND
  21167. +    OE1BAR   OE1 
  21168. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  21169. U1 inv3a(4) DPWR DGND
  21170. +    1A1 1A2 1A3 1A4   OE1   1Y1 1Y2 1Y3 1Y4 
  21171. +    D_AC241 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21172. U2 inv3a(4) DPWR DGND
  21173. +    2A1 2A2 2A3 2A4   OE2   2Y1 2Y2 2Y3 2Y4 
  21174. +    D_AC241 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21175. .ends
  21176.  
  21177. .model D_AC241 utgate (
  21178. +    tplhmn=1ns    tplhty=5ns
  21179. +    tplhmx=7.5ns    tphlmn=1ns
  21180. +    tphlty=4.5ns    tphlmx=7.5ns
  21181. +    tpzhmn=1ns    tpzhty=5.5ns
  21182. +    tpzhmx=9.5ns    tpzlmn=1ns
  21183. +    tpzlty=5.5ns    tpzlmx=9.5ns
  21184. +    tphzmn=1ns    tphzty=6.5ns
  21185. +    tphzmx=10.5ns    tplzmn=1ns
  21186. +    tplzty=6ns    tplzmx=10.5ns
  21187. +    )
  21188. *---------
  21189. * 74ACT241  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21190. *
  21191. * The FACT Data Book, 1987, Fairchild
  21192. * cv    06/28/90    Created from LS
  21193.  
  21194. .subckt 74ACT241  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 OE1BAR OE2 1Y1 1Y2 1Y3 1Y4
  21195. +    2Y1 2Y2 2Y3 2Y4
  21196. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21197. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21198. UA inv DPWR DGND
  21199. +    OE1BAR   OE1 
  21200. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  21201. U1 inv3a(4) DPWR DGND
  21202. +    1A1 1A2 1A3 1A4   OE1   1Y1 1Y2 1Y3 1Y4 
  21203. +    D_ACT241 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21204. U2 inv3a(4) DPWR DGND
  21205. +    2A1 2A2 2A3 2A4   OE2   2Y1 2Y2 2Y3 2Y4 
  21206. +    D_ACT241 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21207. .ends
  21208.  
  21209. .model D_ACT241 utgate (
  21210. +    tplhmn=1ns    tplhty=6.5ns
  21211. +    tplhmx=10ns    tphlmn=1ns
  21212. +    tphlty=7ns    tphlmx=10ns
  21213. +    tpzhmn=1ns    tpzhty=6ns
  21214. +    tpzhmx=10ns    tpzlmn=1ns
  21215. +    tpzlty=7ns    tpzlmx=11ns
  21216. +    tphzmn=1ns    tphzty=8ns
  21217. +    tphzmx=11.5ns    tplzmn=1ns
  21218. +    tplzty=7ns    tplzmx=11.5ns
  21219. +    )
  21220. *---------
  21221. * 74ALS241A  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21222. *
  21223. * The ALS/AS Logic Data Book, 1986, TI
  21224. * tvh    06/30/89    Update interface and model names
  21225.  
  21226. .subckt 74ALS241A  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2 1Y1 1Y2 1Y3 1Y4
  21227. +    2Y1 2Y2 2Y3 2Y4
  21228. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21229. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21230. * DtoA switching time delay is greater than some of the gate delay.
  21231.  
  21232. UA inv DPWR DGND
  21233. +    G1BAR   G1 
  21234. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  21235. U1 inv3a(4) DPWR DGND
  21236. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21237. +    D_ALS241A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21238. U2 inv3a(4) DPWR DGND
  21239. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21240. +    D_ALS241A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21241. .ends
  21242.  
  21243. .model D_ALS241A utgate (
  21244. +    tplhmn=3ns    tplhmx=11ns
  21245. +    tphlmn=3ns    tphlmx=10ns
  21246. +    tpzhmn=7ns    tpzhmx=21ns
  21247. +    tpzlmn=7ns    tpzlmx=21ns
  21248. +    tphzmn=2ns    tphzmx=10ns
  21249. +    tplzmn=3ns    tplzmx=15ns
  21250. +    )
  21251. *---------
  21252. * 74AS241  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21253. *
  21254. * The ALS/AS Logic Data Book, 1986, TI
  21255. * tvh    06/30/89    Update interface and model names
  21256.  
  21257. .subckt 74AS241  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2 1Y1 1Y2 1Y3 1Y4 2Y1
  21258. +    2Y2 2Y3 2Y4
  21259. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21260. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21261. UA inv DPWR DGND
  21262. +    G1BAR   G1 
  21263. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  21264. U1 inv3a(4) DPWR DGND
  21265. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21266. +    D_AS241_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21267. U2 inv3a(4) DPWR DGND
  21268. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21269. +    D_AS241_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21270. .ends
  21271.  
  21272. .model D_AS241_1 utgate (
  21273. +    tplhmn=2ns    tplhmx=6.2ns
  21274. +    tphlmn=2ns    tphlmx=6.2ns
  21275. +    tpzhmn=2ns    tpzhmx=9ns
  21276. +    tpzlmn=2ns    tpzlmx=7.5ns
  21277. +    tphzmn=2ns    tphzmx=6ns
  21278. +    tplzmn=2ns    tplzmx=9ns
  21279. +    )
  21280. .model D_AS241_2 utgate (
  21281. +    tplhmn=2ns    tplhmx=6.2ns
  21282. +    tphlmn=2ns    tphlmx=6.2ns
  21283. +    tpzhmn=3ns    tpzhmx=10.5ns
  21284. +    tpzlmn=3ns    tpzlmx=8.5ns
  21285. +    tphzmn=3ns    tphzmx=7ns
  21286. +    tplzmn=3ns    tplzmx=12ns
  21287. +    )
  21288. *----------
  21289. * 74F241  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21290. *
  21291. * The F Logic Data Book, 1987, TI
  21292. * tvh    06/30/89    Update interface and model names
  21293.  
  21294. .subckt 74F241  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2 1Y1 1Y2 1Y3 1Y4 2Y1
  21295. +    2Y2 2Y3 2Y4
  21296. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21297. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21298. * DtoA switching time delay is greater than some of the gate delay.
  21299.  
  21300. UA inv DPWR DGND
  21301. +    G1BAR   G1 
  21302. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  21303. U1 inv3a(4) DPWR DGND
  21304. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21305. +    D_F241 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21306. U2 inv3a(4) DPWR DGND
  21307. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21308. +    D_F241 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21309. .ends
  21310.  
  21311. .model D_F241 utgate (
  21312. +    tplhmn=1.7ns    tplhmx=6.2ns
  21313. +    tplhty=3.6ns    tphlmn=1.7ns
  21314. +    tphlmx=6.5ns    tphlty=3.6ns
  21315. +    tpzhmn=1.2ns    tpzhmx=6.7ns
  21316. +    tpzhty=3.9ns    tpzlmn=1.2ns
  21317. +    tpzlmx=8ns    tpzlty=5ns
  21318. +    tphzmn=1.2ns    tphzmx=7ns
  21319. +    tphzty=4.1ns    tplzmn=1.2ns
  21320. +    tplzmx=7ns    tplzty=4.1ns
  21321. +    )
  21322. *----------
  21323. * 74HC241  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21324. *
  21325. * The High-speed CMOS Logic Data Book, 1988, TI
  21326. * tvh    06/30/89    Update interface and model names
  21327.  
  21328. .subckt 74HC241  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2 1Y1 1Y2 1Y3 1Y4 2Y1
  21329. +    2Y2 2Y3 2Y4
  21330. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21331. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21332. UA inv DPWR DGND
  21333. +    G1BAR   G1 
  21334. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  21335. U1 inv3a(4) DPWR DGND
  21336. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21337. +    D_HC241 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21338. U2 inv3a(4) DPWR DGND
  21339. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21340. +    D_HC241 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21341. .ends
  21342.  
  21343. .model D_HC241 utgate (
  21344. +    tplhty=12ns    tplhmx=29ns
  21345. +    tphlty=12ns    tphlmx=29ns
  21346. +    tpzhty=17ns    tpzhmx=38ns
  21347. +    tpzlty=17ns    tpzlmx=38ns
  21348. +    tphzty=18ns    tphzmx=38ns
  21349. +    tplzty=18ns    tplzmx=38ns
  21350. +    )
  21351. *----------
  21352. * 74HCT241  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21353. *
  21354. * The High-speed CMOS Logic Data Book, 1988, TI
  21355. * tvh    06/30/89    Update interface and model names
  21356.  
  21357. .subckt 74HCT241  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2 1Y1 1Y2 1Y3 1Y4 2Y1
  21358. +    2Y2 2Y3 2Y4
  21359. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21360. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21361. UA inv DPWR DGND
  21362. +    G1BAR   G1 
  21363. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  21364. U1 inv3a(4) DPWR DGND
  21365. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21366. +    D_HCT241 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21367. U2 inv3a(4) DPWR DGND
  21368. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21369. +    D_HCT241 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21370. .ends
  21371.  
  21372. .model D_HCT241 utgate (
  21373. +    tplhty=13ns    tplhmx=32ns
  21374. +    tphlty=13ns    tphlmx=32ns
  21375. +    tpzhty=21ns    tpzhmx=44ns
  21376. +    tpzlty=21ns    tpzlmx=44ns
  21377. +    tphzty=19ns    tphzmx=44ns
  21378. +    tplzty=19ns    tplzmx=44ns
  21379. +    )
  21380. *----------
  21381. * 74LS241  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21382. *
  21383. * The TTL Data Book, Vol 2, 1985, TI
  21384. * tvh    06/30/89    Update interface and model names
  21385.  
  21386. .subckt 74LS241  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2 1Y1 1Y2 1Y3 1Y4 2Y1
  21387. +    2Y2 2Y3 2Y4
  21388. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21389. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21390. UA inv DPWR DGND
  21391. +    G1BAR   G1 
  21392. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  21393. U1 inv3a(4) DPWR DGND
  21394. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21395. +    D_LS241 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21396. U2 inv3a(4) DPWR DGND
  21397. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21398. +    D_LS241 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21399. .ends
  21400.  
  21401. .model D_LS241 utgate (
  21402. +    tplhty=12ns    tplhmx=18ns
  21403. +    tphlty=12ns    tphlmx=18ns
  21404. +    tpzhty=15ns    tpzhmx=23ns
  21405. +    tpzlty=20ns    tpzlmx=30ns
  21406. +    tphzty=15ns    tphzmx=25ns
  21407. +    tplzty=10ns    tplzmx=20ns
  21408. +    )
  21409. *----------
  21410. * 74S241  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21411. *
  21412. * The TTL Data Book, Vol 2, 1985, TI
  21413. * tvh    06/30/89    Update interface and model names
  21414.  
  21415. .subckt 74S241  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2 1Y1 1Y2 1Y3 1Y4 2Y1
  21416. +    2Y2 2Y3 2Y4
  21417. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21418. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21419. UA inv DPWR DGND
  21420. +    G1BAR   G1 
  21421. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  21422. U1 inv3a(4) DPWR DGND
  21423. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21424. +    D_S241 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21425. U2 inv3a(4) DPWR DGND
  21426. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21427. +    D_S241 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21428. .ends
  21429.  
  21430. .model D_S241 utgate (
  21431. +    tplhty=6ns    tplhmx=9ns
  21432. +    tphlty=6ns    tphlmx=9ns
  21433. +    tpzhty=8ns    tpzhmx=12ns
  21434. +    tpzlty=10ns    tpzlmx=15ns
  21435. +    tphzty=6ns    tphzmx=9ns
  21436. +    tplzty=10ns    tplzmx=15ns
  21437. +    )
  21438. *--------------------------------------------------------------------------
  21439. * 74ALS242B  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21440. *
  21441. * The ALS/AS Logic Data Book, 1986, TI
  21442. * tvh    06/30/89    Update interface and model names
  21443.  
  21444. .subckt 74ALS242B  A1 A2 A3 A4 GABBAR GBA B1 B2 B3 B4
  21445. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21446. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21447. * DtoA switching time delay is greater than some of the gate delay.
  21448.  
  21449. UA inv DPWR DGND
  21450. +    GABBAR   GAB 
  21451. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  21452. U1 inv3a(4) DPWR DGND
  21453. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21454. +    D_ALS242B IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21455. U2 inv3a(4) DPWR DGND
  21456. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21457. +    D_ALS242B IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21458. .ends
  21459.  
  21460. .model D_ALS242B utgate (
  21461. +    tplhmn=2ns    tplhmx=11ns
  21462. +    tplhty=5ns    tphlmn=2ns
  21463. +    tphlmx=10ns    tphlty=5ns
  21464. +    tpzhmn=4ns    tpzhmx=18ns
  21465. +    tpzhty=10ns    tpzlmn=7ns
  21466. +    tpzlmx=21ns    tpzlty=11ns
  21467. +    tphzmn=2ns    tphzmx=14ns
  21468. +    tphzty=6ns    tplzmn=2ns
  21469. +    tplzmx=12ns    tplzty=5ns
  21470. +    )
  21471. *----------
  21472. * 74AS242  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21473. *
  21474. * The ALS/AS Logic Data Book, 1986, TI
  21475. * tvh    06/30/89    Update interface and model names
  21476.  
  21477. .subckt 74AS242  A1 A2 A3 A4 GABBAR GBA B1 B2 B3 B4
  21478. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21479. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21480. UA inv DPWR DGND
  21481. +    GABBAR   GAB 
  21482. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  21483. U1 inv3a(4) DPWR DGND
  21484. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21485. +    D_AS242_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21486. U2 inv3a(4) DPWR DGND
  21487. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21488. +    D_AS242_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21489. .ends
  21490.  
  21491. .model D_AS242_1 utgate (
  21492. +    tplhmn=2ns    tplhmx=6.5ns
  21493. +    tphlmn=2ns    tphlmx=5.7ns
  21494. +    tpzhmn=2ns    tpzhmx=5.5ns
  21495. +    tpzlmn=2ns    tpzlmx=7.5ns
  21496. +    tphzmn=2ns    tphzmx=6.5ns
  21497. +    tplzmn=2ns    tplzmx=9.5ns
  21498. +    )
  21499. .model D_AS242_2 utgate (
  21500. +    tplhmn=2ns    tplhmx=6.5ns
  21501. +    tphlmn=2ns    tphlmx=5.7ns
  21502. +    tpzhmn=3ns    tpzhmx=6ns
  21503. +    tpzlmn=3ns    tpzlmx=8ns
  21504. +    tphzmn=3ns    tphzmx=6ns
  21505. +    tplzmn=3ns    tplzmx=10.5ns
  21506. +    )
  21507. *----------
  21508. * 74F242  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21509. *
  21510. * The F Logic Data Book, 1987, TI
  21511. * tvh    06/30/89    Update interface and model names
  21512.  
  21513. .subckt 74F242  A1 A2 A3 A4 GABBAR GBA B1 B2 B3 B4
  21514. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21515. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21516. * DtoA switching time delay is greater than some of the gate delay.
  21517.  
  21518. UA inv DPWR DGND
  21519. +    GABBAR   GAB 
  21520. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  21521. U1 inv3a(4) DPWR DGND
  21522. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21523. +    D_F242 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21524. U2 inv3a(4) DPWR DGND
  21525. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21526. +    D_F242 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21527. .ends
  21528.  
  21529. .model D_F242 utgate (
  21530. +    tplhmn=2.2ns    tplhmx=7.5ns
  21531. +    tplhty=4.1ns    tphlmn=1ns
  21532. +    tphlmx=4.5ns    tphlty=3.6ns
  21533. +    tpzhmn=2.7ns    tpzhmx=8.5ns
  21534. +    tpzhty=5.6ns    tpzlmn=2.7ns
  21535. +    tpzlmx=10.5ns    tpzlty=6.1ns
  21536. +    tphzmn=1.8ns    tphzmx=9.5ns
  21537. +    tphzty=6.6ns    tplzmn=2.7ns
  21538. +    tplzmx=11ns    tplzty=5.6ns
  21539. +    )
  21540. *----------
  21541. * 74HC242  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21542. *
  21543. * The High-speed CMOS Logic Data Book, 1988, TI
  21544. * tvh    06/30/89    Update interface and model names
  21545.  
  21546. .subckt 74HC242  A1 A2 A3 A4 G1 G2 B1 B2 B3 B4
  21547. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21548. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21549. UAB inva(2) DPWR DGND
  21550. +    G1 G2   G1A G2A 
  21551. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  21552. UC or(2) DPWR DGND
  21553. +    G1A G2A   G1B 
  21554. +    D0_GATE IO_HC 
  21555. UD nand(2) DPWR DGND
  21556. +    G1A G2A   G2B 
  21557. +    D0_GATE IO_HC 
  21558. UEF nora(2,2) DPWR DGND
  21559. +    G1B GAB G2B GBA   GBA GAB 
  21560. +    D0_GATE IO_HC 
  21561. U1 inv3a(4) DPWR DGND
  21562. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21563. +    D_HC242 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21564. U2 inv3a(4) DPWR DGND
  21565. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21566. +    D_HC242 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21567. .ends
  21568.  
  21569. .model D_HC242 utgate (
  21570. +    tplhty=12ns    tplhmx=25ns
  21571. +    tphlty=12ns    tphlmx=25ns
  21572. +    tpzhty=21ns    tpzhmx=38ns
  21573. +    tpzlty=21ns    tpzlmx=38ns
  21574. +    tphzty=23ns    tphzmx=38ns
  21575. +    tplzty=23ns    tplzmx=38ns
  21576. +    )
  21577. *----------
  21578. * 74HCT242  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21579. *
  21580. * The High-speed CMOS Logic Data Book, 1988, TI
  21581. * tvh    06/30/89    Update interface and model names
  21582.  
  21583. .subckt 74HCT242  A1 A2 A3 A4 G1 G2 B1 B2 B3 B4
  21584. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21585. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21586. UAB inva(2) DPWR DGND
  21587. +    G1 G2   G1A G2A 
  21588. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  21589. UC or(2) DPWR DGND
  21590. +    G1A G2A   G1B 
  21591. +    D0_GATE IO_HCT 
  21592. UD nand(2) DPWR DGND
  21593. +    G1A G2A   G2B 
  21594. +    D0_GATE IO_HCT 
  21595. UEF nora(2,2) DPWR DGND
  21596. +    G1B GAB G2B GBA   GBA GAB 
  21597. +    D0_GATE IO_HCT 
  21598. U1 inv3a(4) DPWR DGND
  21599. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21600. +    D_HCT242 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21601. U2 inv3a(4) DPWR DGND
  21602. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21603. +    D_HCT242 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21604. .ends
  21605.  
  21606. .model D_HCT242 utgate (
  21607. +    tplhty=15ns    tplhmx=38ns
  21608. +    tphlty=15ns    tphlmx=38ns
  21609. +    tpzhty=21ns    tpzhmx=50ns
  21610. +    tpzlty=21ns    tpzlmx=50ns
  21611. +    tphzty=19ns    tphzmx=50ns
  21612. +    tplzty=19ns    tplzmx=50ns
  21613. +    )
  21614. *----------
  21615. * 74LS242  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21616. *
  21617. * The TTL Data Book, Vol 2, 1985, TI
  21618. * tvh    06/30/89    Update interface and model names
  21619.  
  21620. .subckt 74LS242  A1 A2 A3 A4 GABBAR GBA B1 B2 B3 B4
  21621. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21622. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21623. UA inv DPWR DGND
  21624. +    GABBAR   GAB 
  21625. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  21626. U1 inv3a(4) DPWR DGND
  21627. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21628. +    D_LS242 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21629. U2 inv3a(4) DPWR DGND
  21630. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21631. +    D_LS242 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21632. .ends
  21633.  
  21634. .model D_LS242 utgate (
  21635. +    tplhty=9ns    tplhmx=14ns
  21636. +    tphlty=12ns    tphlmx=18ns
  21637. +    tpzhty=15ns    tpzhmx=23ns
  21638. +    tpzlty=20ns    tpzlmx=30ns
  21639. +    tphzty=15ns    tphzmx=25ns
  21640. +    tplzty=10ns    tplzmx=20ns
  21641. +    )
  21642. *--------------------------------------------------------------------------
  21643. * 74ALS243A  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21644. *
  21645. * The ALS/AS Logic Data Book, 1986, TI
  21646. * tvh    06/30/89    Update interface and model names
  21647.  
  21648. .subckt 74ALS243A  A1 A2 A3 A4 GABBAR GBA B1 B2 B3 B4
  21649. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21650. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21651. UA inv DPWR DGND
  21652. +    GABBAR   GAB 
  21653. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  21654. U1 buf3a(4) DPWR DGND
  21655. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21656. +    D_ALS243A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21657. U2 buf3a(4) DPWR DGND
  21658. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21659. +    D_ALS243A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21660. .ends
  21661.  
  21662. .model D_ALS243A utgate (
  21663. +    tplhmn=4ns    tplhmx=11ns
  21664. +    tphlmn=4ns    tphlmx=11ns
  21665. +    tpzhmn=7ns    tpzhmx=20ns
  21666. +    tpzlmn=7ns    tpzlmx=20ns
  21667. +    tphzmn=2ns    tphzmx=14ns
  21668. +    tplzmn=3ns    tplzmx=22ns
  21669. +    )
  21670. *----------
  21671. * 74AS243  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21672. *
  21673. * The ALS/AS Logic Data Book, 1986, TI
  21674. * tvh    06/30/89    Update interface and model names
  21675.  
  21676. .subckt 74AS243  A1 A2 A3 A4 GABBAR GBA B1 B2 B3 B4
  21677. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21678. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21679. UA inv DPWR DGND
  21680. +    GABBAR   GAB 
  21681. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  21682. U1 buf3a(4) DPWR DGND
  21683. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21684. +    D_AS243_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21685. U2 buf3a(4) DPWR DGND
  21686. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21687. +    D_AS243_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21688. .ends
  21689.  
  21690. .model D_AS243_1 utgate (
  21691. +    tplhmn=3ns    tplhmx=7.5ns
  21692. +    tphlmn=3ns    tphlmx=6.5ns
  21693. +    tpzhmn=2ns    tpzhmx=9ns
  21694. +    tpzlmn=2ns    tpzlmx=7.5ns
  21695. +    tphzmn=2ns    tphzmx=6.5ns
  21696. +    tplzmn=2ns    tplzmx=9ns
  21697. +    )
  21698. .model D_AS243_2 utgate (
  21699. +    tplhmn=3ns    tplhmx=7.5ns
  21700. +    tphlmn=3ns    tphlmx=6.5ns
  21701. +    tpzhmn=3ns    tpzhmx=10.5ns
  21702. +    tpzlmn=3ns    tpzlmx=8.5ns
  21703. +    tphzmn=3ns    tphzmx=7ns
  21704. +    tplzmn=3ns    tplzmx=11ns
  21705. +    )
  21706. *----------
  21707. * 74F243  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21708. *
  21709. * The F Logic Data Book, 1987, TI
  21710. * tvh    06/30/89    Update interface and model names
  21711.  
  21712. .subckt 74F243  A1 A2 A3 A4 GABBAR GBA B1 B2 B3 B4
  21713. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21714. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21715. * DtoA switching time delay is greater than some of the gate delay.
  21716.  
  21717. UA inv DPWR DGND
  21718. +    GABBAR   GAB 
  21719. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  21720. U1 buf3a(4) DPWR DGND
  21721. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21722. +    D_F243 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21723. U2 buf3a(4) DPWR DGND
  21724. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21725. +    D_F243 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21726. .ends
  21727.  
  21728. .model D_F243 utgate (
  21729. +    tplhmn=1.2ns    tplhmx=6.2ns
  21730. +    tplhty=3.6ns    tphlmn=1.2ns
  21731. +    tphlmx=6.5ns    tphlty=3.6ns
  21732. +    tpzhmn=1.2ns    tpzhmx=6.7ns
  21733. +    tpzhty=3.9ns    tpzlmn=1.2ns
  21734. +    tpzlmx=8.5ns    tpzlty=5.4ns
  21735. +    tphzmn=1ns    tphzmx=7ns
  21736. +    tphzty=4.1ns    tplzmn=1.2ns
  21737. +    tplzmx=7ns    tplzty=4.1ns
  21738. +    )
  21739. *----------
  21740. * 74HC243  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21741. *
  21742. * The High-speed CMOS Logic Data Book, 1988, TI
  21743. * tvh    06/30/89    Update interface and model names
  21744.  
  21745. .subckt 74HC243  A1 A2 A3 A4 G1 G2 B1 B2 B3 B4
  21746. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21747. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21748. * DIFFERENT CIRCUIT FROM ALS LS AND AS
  21749. UAB inva(2) DPWR DGND
  21750. +    G1 G2   G1A G2A 
  21751. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  21752. UC or(2) DPWR DGND
  21753. +    G1A G2A   G1B 
  21754. +    D0_GATE IO_HC 
  21755. UD nand(2) DPWR DGND
  21756. +    G1A G2A   G2B 
  21757. +    D0_GATE IO_HC 
  21758. UEF nora(2,2) DPWR DGND
  21759. +    G1B GAB G2B GBA   GBA GAB 
  21760. +    D0_GATE IO_HC 
  21761. U1 buf3a(4) DPWR DGND
  21762. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21763. +    D_HC243 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21764. U2 buf3a(4) DPWR DGND
  21765. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21766. +    D_HC243 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21767. .ends
  21768.  
  21769. .model D_HC243 utgate (
  21770. +    tplhty=12ns    tplhmx=25ns
  21771. +    tphlty=12ns    tphlmx=25ns
  21772. +    tpzhty=21ns    tpzhmx=38ns
  21773. +    tpzlty=21ns    tpzlmx=38ns
  21774. +    tphzty=23ns    tphzmx=38ns
  21775. +    tplzty=23ns    tplzmx=38ns
  21776. +    )
  21777. *----------
  21778. * 74HCT243  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21779. *
  21780. * The High-speed CMOS Logic Data Book, 1988, TI
  21781. * tvh    06/30/89    Update interface and model names
  21782.  
  21783. .subckt 74HCT243  A1 A2 A3 A4 G1 G2 B1 B2 B3 B4
  21784. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21785. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21786. * DIFFERENT CIRCUIT FROM ALS LS AND AS
  21787. UAB inva(2) DPWR DGND
  21788. +    G1 G2   G1A G2A 
  21789. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  21790. UC or(2) DPWR DGND
  21791. +    G1A G2A   G1B 
  21792. +    D0_GATE IO_HCT 
  21793. UD nand(2) DPWR DGND
  21794. +    G1A G2A   G2B 
  21795. +    D0_GATE IO_HCT 
  21796. UEF nora(2,2) DPWR DGND
  21797. +    G1B GAB G2B GBA   GBA GAB 
  21798. +    D0_GATE IO_HCT 
  21799. U1 buf3a(4) DPWR DGND
  21800. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21801. +    D_HCT243 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21802. U2 buf3a(4) DPWR DGND
  21803. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21804. +    D_HCT243 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21805. .ends
  21806.  
  21807. .model D_HCT243 utgate (
  21808. +    tplhty=15ns    tplhmx=38ns
  21809. +    tphlty=15ns    tphlmx=38ns
  21810. +    tpzhty=21ns    tpzhmx=50ns
  21811. +    tpzlty=21ns    tpzlmx=50ns
  21812. +    tphzty=19ns    tphzmx=50ns
  21813. +    tplzty=19ns    tplzmx=50ns
  21814. +    )
  21815. *----------
  21816. * 74LS243  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  21817. *
  21818. * The TTL Data Book, Vol 2, 1985, TI
  21819. * tvh    06/30/89    Update interface and model names
  21820.  
  21821. .subckt 74LS243  A1 A2 A3 A4 GABBAR GBA B1 B2 B3 B4
  21822. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21823. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21824. UA inv DPWR DGND
  21825. +    GABBAR   GAB 
  21826. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  21827. U1 buf3a(4) DPWR DGND
  21828. +    A1 A2 A3 A4   GAB   B1 B2 B3 B4 
  21829. +    D_LS243 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21830. U2 buf3a(4) DPWR DGND
  21831. +    B1 B2 B3 B4   GBA   A1 A2 A3 A4 
  21832. +    D_LS243 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21833. .ends
  21834.  
  21835. .model D_LS243 utgate (
  21836. +    tplhty=12ns    tplhmx=18ns
  21837. +    tphlty=12ns    tphlmx=18ns
  21838. +    tpzhty=15ns    tpzhmx=23ns
  21839. +    tpzlty=20ns    tpzlmx=30ns
  21840. +    tphzty=15ns    tphzmx=25ns
  21841. +    tplzty=10ns    tplzmx=20ns
  21842. +    )
  21843. *--------------------------------------------------------------------------
  21844. * 74AC244  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21845. *
  21846. * The FACT Data Book, 1987, Fairchild
  21847. * cv    06/28/90    Created from LS
  21848.  
  21849. .subckt 74AC244  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 OE1BAR OE2BAR 1Y1 1Y2 1Y3 1Y4
  21850. +    2Y1 2Y2 2Y3 2Y4
  21851. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21852. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21853. UAB inva(2) DPWR DGND
  21854. +    OE1BAR OE2BAR   OE1 OE2 
  21855. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  21856. U1 buf3a(4) DPWR DGND
  21857. +    1A1 1A2 1A3 1A4   OE1   1Y1 1Y2 1Y3 1Y4 
  21858. +    D_AC244 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21859. U2 buf3a(4) DPWR DGND
  21860. +    2A1 2A2 2A3 2A4   OE2   2Y1 2Y2 2Y3 2Y4 
  21861. +    D_AC244 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21862. .ends
  21863.  
  21864. .model D_AC244 utgate (
  21865. +    tplhmn=1ns    tplhty=5ns
  21866. +    tplhmx=7.5ns    tphlmn=1ns
  21867. +    tphlty=5ns    tphlmx=7.5ns
  21868. +    tpzhmn=1ns    tpzhty=5ns
  21869. +    tpzhmx=8ns    tpzlmn=1ns
  21870. +    tpzlty=5.5ns    tpzlmx=8.5ns
  21871. +    tphzmn=1ns    tphzty=6.5ns
  21872. +    tphzmx=9.5ns    tplzmn=1ns
  21873. +    tplzty=6.5ns    tplzmx=9.5ns
  21874. +    )
  21875. *-----------
  21876. * 74ACT244  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21877. *
  21878. * The FACT Data Book, 1987, Fairchild
  21879. * cv    06/28/90    Created from LS
  21880.  
  21881. .subckt 74ACT244  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 OE1BAR OE2BAR 1Y1 1Y2 1Y3
  21882. +    1Y4 2Y1 2Y2 2Y3 2Y4
  21883. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21884. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21885. UAB inva(2) DPWR DGND
  21886. +    OE1BAR OE2BAR   OE1 OE2 
  21887. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  21888. U1 buf3a(4) DPWR DGND
  21889. +    1A1 1A2 1A3 1A4   OE1   1Y1 1Y2 1Y3 1Y4 
  21890. +    D_ACT244 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21891. U2 buf3a(4) DPWR DGND
  21892. +    2A1 2A2 2A3 2A4   OE2   2Y1 2Y2 2Y3 2Y4 
  21893. +    D_ACT244 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21894. .ends
  21895.  
  21896. .model D_ACT244 utgate (
  21897. +    tplhmn=1ns    tplhty=6.5ns
  21898. +    tplhmx=10ns    tphlmn=1ns
  21899. +    tphlty=7ns    tphlmx=10ns
  21900. +    tpzhmn=1ns    tpzhty=6ns
  21901. +    tpzhmx=9.5ns    tpzlmn=1ns
  21902. +    tpzlty=7ns    tpzlmx=10.5ns
  21903. +    tphzmn=1ns    tphzty=7ns
  21904. +    tphzmx=10.5ns    tplzmn=1ns
  21905. +    tplzty=7.5ns    tplzmx=10.5ns
  21906. +    )
  21907. *---------
  21908. * 74ALS244A  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21909. *
  21910. * The ALS/AS Logic Data Book, 1986, TI
  21911. * tvh    06/30/89    Update interface and model names
  21912.  
  21913. .subckt 74ALS244A  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  21914. +    2Y1 2Y2 2Y3 2Y4
  21915. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21916. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21917. * DtoA switching time delay is greater than some of the gate delay.
  21918.  
  21919. UAB inva(2) DPWR DGND
  21920. +    G1BAR G2BAR   G1 G2 
  21921. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  21922. U1 buf3a(4) DPWR DGND
  21923. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21924. +    D_ALS244A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21925. U2 buf3a(4) DPWR DGND
  21926. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21927. +    D_ALS244A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21928. .ends
  21929.  
  21930. .model D_ALS244A utgate (
  21931. +    tplhmn=3ns    tplhmx=10ns
  21932. +    tphlmn=3ns    tphlmx=10ns
  21933. +    tpzhmn=7ns    tpzhmx=20ns
  21934. +    tpzlmn=7ns    tpzlmx=20ns
  21935. +    tphzmn=2ns    tphzmx=10ns
  21936. +    tplzmn=3ns    tplzmx=13ns
  21937. +    )
  21938. *----------
  21939. * 74AS244  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21940. *
  21941. * The ALS/AS Logic Data Book, 1986, TI
  21942. * tvh    06/30/89    Update interface and model names
  21943.  
  21944. .subckt 74AS244  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  21945. +    2Y1 2Y2 2Y3 2Y4
  21946. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21947. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21948. UAB inva(2) DPWR DGND
  21949. +    G1BAR G2BAR   G1 G2 
  21950. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  21951. U1 buf3a(4) DPWR DGND
  21952. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21953. +    D_AS244 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21954. U2 buf3a(4) DPWR DGND
  21955. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21956. +    D_AS244 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21957. .ends
  21958.  
  21959. .model D_AS244 utgate (
  21960. +    tplhmn=2ns    tplhmx=6.2ns
  21961. +    tphlmn=2ns    tphlmx=6.2ns
  21962. +    tpzhmn=2ns    tpzhmx=9ns
  21963. +    tpzlmn=2ns    tpzlmx=7.5ns
  21964. +    tphzmn=2ns    tphzmx=6ns
  21965. +    tplzmn=2ns    tplzmx=9ns
  21966. +    )
  21967. *----------
  21968. * 74F244  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  21969. *
  21970. * The F Logic Data Book, 1987, TI
  21971. * tvh    06/30/89    Update interface and model names
  21972.  
  21973. .subckt 74F244  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  21974. +    2Y1 2Y2 2Y3 2Y4
  21975. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  21976. +    params: MNTYMXDLY=0 IO_LEVEL=0
  21977. * DtoA switching time delay is greater than some of the gate delay.
  21978.  
  21979. UAB inva(2) DPWR DGND
  21980. +    G1BAR G2BAR   G1 G2 
  21981. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  21982. U1 buf3a(4) DPWR DGND
  21983. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  21984. +    D_F244 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21985. U2 buf3a(4) DPWR DGND
  21986. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  21987. +    D_F244 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  21988. .ends
  21989.  
  21990. .model D_F244 utgate (
  21991. +    tplhmn=1.7ns    tplhmx=6.2ns
  21992. +    tplhty=3.6ns    tphlmn=1.7ns
  21993. +    tphlmx=6.5ns    tphlty=3.6ns
  21994. +    tpzhmn=1.2ns    tpzhmx=6.7ns
  21995. +    tpzhty=3.9ns    tpzlmn=1.2ns
  21996. +    tpzlmx=8ns    tpzlty=5ns
  21997. +    tphzmn=1.2ns    tphzmx=7ns
  21998. +    tphzty=4.1ns    tplzmn=1.2ns
  21999. +    tplzmx=7ns    tplzty=4.1ns
  22000. +    )
  22001. *----------
  22002. * 74HC244  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  22003. *
  22004. * The High-speed CMOS Logic Data Book, 1988, TI
  22005. * tvh    06/30/89    Update interface and model names
  22006.  
  22007. .subckt 74HC244  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  22008. +    2Y1 2Y2 2Y3 2Y4
  22009. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22010. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22011. UAB inva(2) DPWR DGND
  22012. +    G1BAR G2BAR   G1 G2 
  22013. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  22014. U1 buf3a(4) DPWR DGND
  22015. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  22016. +    D_HC244 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22017. U2 buf3a(4) DPWR DGND
  22018. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  22019. +    D_HC244 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22020. .ends
  22021.  
  22022. .model D_HC244 utgate (
  22023. +    tplhty=13ns    tplhmx=29ns
  22024. +    tphlty=13ns    tphlmx=29ns
  22025. +    tpzhty=15ns    tpzhmx=38ns
  22026. +    tpzlty=15ns    tpzlmx=38ns
  22027. +    tphzty=15ns    tphzmx=38ns
  22028. +    tplzty=15ns    tplzmx=38ns
  22029. +    )
  22030. *----------
  22031. * 74HCT244  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  22032. *
  22033. * The High-speed CMOS Logic Data Book, 1988, TI
  22034. * tvh    06/30/89    Update interface and model names
  22035.  
  22036. .subckt 74HCT244  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  22037. +    2Y1 2Y2 2Y3 2Y4
  22038. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22039. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22040. UAB inva(2) DPWR DGND
  22041. +    G1BAR G2BAR   G1 G2 
  22042. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  22043. U1 buf3a(4) DPWR DGND
  22044. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  22045. +    D_HCT244 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22046. U2 buf3a(4) DPWR DGND
  22047. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  22048. +    D_HCT244 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22049. .ends
  22050.  
  22051. .model D_HCT244 utgate (
  22052. +    tplhty=15ns    tplhmx=35ns
  22053. +    tphlty=15ns    tphlmx=35ns
  22054. +    tpzhty=21ns    tpzhmx=44ns
  22055. +    tpzlty=21ns    tpzlmx=44ns
  22056. +    tphzty=19ns    tphzmx=44ns
  22057. +    tplzty=19ns    tplzmx=44ns
  22058. +    )
  22059. *----------
  22060. * 74LS244  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  22061. *
  22062. * The TTL Data Book, Vol 2, 1985, TI
  22063. * tvh    06/30/89    Update interface and model names
  22064.  
  22065. .subckt 74LS244  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  22066. +    2Y1 2Y2 2Y3 2Y4
  22067. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22068. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22069. UAB inva(2) DPWR DGND
  22070. +    G1BAR G2BAR   G1 G2 
  22071. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22072. U1 buf3a(4) DPWR DGND
  22073. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  22074. +    D_LS244 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22075. U2 buf3a(4) DPWR DGND
  22076. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  22077. +    D_LS244 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22078. .ends
  22079.  
  22080. .model D_LS244 utgate (
  22081. +    tplhty=12ns    tplhmx=18ns
  22082. +    tphlty=12ns    tphlmx=18ns
  22083. +    tpzhty=15ns    tpzhmx=23ns
  22084. +    tpzlty=20ns    tpzlmx=30ns
  22085. +    tphzty=15ns    tphzmx=25ns
  22086. +    tplzty=10ns    tplzmx=20ns
  22087. +    )
  22088. *----------
  22089. * 74S244  OCTAL BUFFERS AND LINE DRIVERS WITH 3-STATE OUTPUTS
  22090. *
  22091. * The TTL Data Book, Vol 2, 1985, TI
  22092. * tvh    06/30/89    Update interface and model names
  22093.  
  22094. .subckt 74S244  1A1 1A2 1A3 1A4 2A1 2A2 2A3 2A4 G1BAR G2BAR 1Y1 1Y2 1Y3 1Y4
  22095. +    2Y1 2Y2 2Y3 2Y4
  22096. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22097. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22098. UAB inva(2) DPWR DGND
  22099. +    G1BAR G2BAR   G1 G2 
  22100. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  22101. U1 buf3a(4) DPWR DGND
  22102. +    1A1 1A2 1A3 1A4   G1   1Y1 1Y2 1Y3 1Y4 
  22103. +    D_S244 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22104. U2 buf3a(4) DPWR DGND
  22105. +    2A1 2A2 2A3 2A4   G2   2Y1 2Y2 2Y3 2Y4 
  22106. +    D_S244 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22107. .ends
  22108.  
  22109. .model D_S244 utgate (
  22110. +    tplhty=6ns    tplhmx=9ns
  22111. +    tphlty=6ns    tphlmx=9ns
  22112. +    tpzhty=8ns    tpzhmx=12ns
  22113. +    tpzlty=10ns    tpzlmx=15ns
  22114. +    tphzty=6ns    tphzmx=9ns
  22115. +    tplzty=10ns    tplzmx=15ns
  22116. +    )
  22117. *--------------------------------------------------------------------------
  22118. * 74AC245  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  22119. *
  22120. * The FACT Data Book, 1987, Fairchild
  22121. * cv    06/28/90    Created from LS
  22122.  
  22123. .subckt 74AC245  DIR OEBAR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8
  22124. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22125. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22126. UIBUF bufa(2) DPWR DGND
  22127. +    OEBAR DIR   OEBAR_BUF DIR_BUF 
  22128. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  22129. UQ inv DPWR DGND
  22130. +    DIR_BUF   IVDI 
  22131. +    D0_GATE IO_AC 
  22132. URS nora(2,2) DPWR DGND
  22133. +    IVDI OEBAR_BUF DIR_BUF OEBAR_BUF   T1 T2 
  22134. +    D0_GATE IO_AC 
  22135. U1 buf3a(8) DPWR DGND
  22136. +    A1    A2    A3    A4    A5    A6    A7    A8
  22137. +    T1
  22138. +    B1    B2    B3    B4    B5    B6    B7    B8
  22139. +    D_AC245 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22140. U2 buf3a(8) DPWR DGND
  22141. +    B1    B2    B3    B4    B5    B6    B7    B8
  22142. +    T2
  22143. +    A1    A2    A3    A4    A5    A6    A7    A8
  22144. +    D_AC245 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22145. .ends
  22146.  
  22147. .model D_AC245 utgate (
  22148. +    tplhmn=1ns    tplhty=3.5ns
  22149. +    tplhmx=7ns    tphlmn=1ns
  22150. +    tphlty=3.5ns    tphlmx=7ns
  22151. +    tpzhmn=1ns    tpzhty=5ns
  22152. +    tpzhmx=9ns    tpzlmn=1ns
  22153. +    tpzlty=5.5ns    tpzlmx=9.5ns
  22154. +    tphzmn=1ns    tphzty=5.5ns
  22155. +    tphzmx=10ns    tplzmn=1ns
  22156. +    tplzty=5.5ns    tplzmx=10ns
  22157. +    )
  22158. *---------
  22159. * 74ACT245  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  22160. *
  22161. * The FACT Data Book, 1987, Fairchild
  22162. * cv    06/28/90    Created from LS
  22163.  
  22164. .subckt 74ACT245  DIR OEBAR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8
  22165. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22166. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22167. UIBUF bufa(2) DPWR DGND
  22168. +    OEBAR DIR   OEBAR_BUF DIR_BUF 
  22169. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  22170. UQ inv DPWR DGND
  22171. +    DIR_BUF   IVDI 
  22172. +    D0_GATE IO_ACT 
  22173. URS nora(2,2) DPWR DGND
  22174. +    IVDI OEBAR_BUF DIR_BUF OEBAR_BUF   T1 T2 
  22175. +    D0_GATE IO_ACT 
  22176. U1 buf3a(8) DPWR DGND
  22177. +    A1    A2    A3    A4    A5    A6    A7    A8
  22178. +    T1
  22179. +    B1    B2    B3    B4    B5    B6    B7    B8
  22180. +    D_ACT245 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22181. U2 buf3a(8) DPWR DGND
  22182. +    B1    B2    B3    B4    B5    B6    B7    B8
  22183. +    T2
  22184. +    A1    A2    A3    A4    A5    A6    A7    A8
  22185. +    D_ACT245 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22186. .ends
  22187.  
  22188. .model D_ACT245 utgate (
  22189. +    tplhmn=1ns    tplhty=4ns
  22190. +    tplhmx=8ns    tphlmn=1ns
  22191. +    tphlty=4ns    tphlmx=9ns
  22192. +    tpzhmn=1ns    tpzhty=5ns
  22193. +    tpzhmx=11ns    tpzlmn=1ns
  22194. +    tpzlty=5.5ns    tpzlmx=12ns
  22195. +    tphzmn=1ns    tphzty=5.5ns
  22196. +    tphzmx=11ns    tplzmn=1ns
  22197. +    tplzty=5ns    tplzmx=11ns
  22198. +    )
  22199. *---------
  22200. * 74ALS245A  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  22201. *
  22202. * The ALS/AS Logic Data Book, 1986, TI
  22203. * tvh    06/30/89    Update interface and model names
  22204.  
  22205. .subckt 74ALS245A  DIR GBAR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8
  22206. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22207. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22208. * DtoA switching time delay is greater than some of the gate delay.
  22209.  
  22210. UIBU bufa(2) DPWR DGND
  22211. +    GBAR DIR   GBAR_BUF DIR_BUF 
  22212. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  22213. UQ inv DPWR DGND
  22214. +    DIR_BUF   IVDI 
  22215. +    D0_GATE IO_ALS00 
  22216. URS nora(2,2) DPWR DGND
  22217. +    IVDI GBAR_BUF DIR_BUF GBAR_BUF   T1 T2 
  22218. +    D0_GATE IO_ALS00 
  22219. U1 buf3a(8) DPWR DGND
  22220. +    A1    A2    A3    A4    A5    A6    A7    A8
  22221. +    T1
  22222. +    B1    B2    B3    B4    B5    B6    B7    B8
  22223. +    D_ALS245A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22224. U2 buf3a(8) DPWR DGND
  22225. +    B1    B2    B3    B4    B5    B6    B7    B8
  22226. +    T2
  22227. +    A1    A2    A3    A4    A5    A6    A7    A8
  22228. +    D_ALS245A IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22229. .ends
  22230.  
  22231. .model D_ALS245A utgate (
  22232. +    tplhmn=3ns    tplhmx=10ns
  22233. +    tphlmn=3ns    tphlmx=10ns
  22234. +    tpzhmn=5ns    tpzhmx=20ns
  22235. +    tpzlmn=5ns    tpzlmx=20ns
  22236. +    tphzmn=2ns    tphzmx=10ns
  22237. +    tplzmn=4ns    tplzmx=15ns
  22238. +    )
  22239. *----------
  22240. * 74AS245  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  22241. *
  22242. * The ALS/AS Logic Data Book, 1986, TI
  22243. * tvh    06/30/89    Update interface and model names
  22244.  
  22245. .subckt 74AS245  DIR GBAR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8
  22246. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22247. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22248. UIBU bufa(2) DPWR DGND
  22249. +    GBAR DIR   GBAR_BUF DIR_BUF 
  22250. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  22251. UQ inv DPWR DGND
  22252. +    DIR_BUF   IVDI 
  22253. +    D0_GATE IO_AS00 
  22254. URS nora(2,2) DPWR DGND
  22255. +    IVDI GBAR_BUF DIR_BUF GBAR_BUF   T1 T2 
  22256. +    D0_GATE IO_AS00 
  22257. U1 buf3a(8) DPWR DGND
  22258. +    A1    A2    A3    A4    A5    A6    A7    A8
  22259. +    T1
  22260. +    B1    B2    B3    B4    B5    B6    B7    B8
  22261. +    D_AS245 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22262. U2 buf3a(8) DPWR DGND
  22263. +    B1    B2    B3    B4    B5    B6    B7    B8
  22264. +    T2
  22265. +    A1    A2    A3    A4    A5    A6    A7    A8
  22266. +    D_AS245 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22267. .ends
  22268.  
  22269. .model D_AS245 utgate (
  22270. +    tplhmn=2ns    tplhmx=7.5ns
  22271. +    tphlmn=2ns    tphlmx=7ns
  22272. +    tpzhmn=2ns    tpzhmx=9ns
  22273. +    tpzlmn=2ns    tpzlmx=8.5ns
  22274. +    tphzmn=2ns    tphzmx=5.5ns
  22275. +    tplzmn=2ns    tplzmx=9.5ns
  22276. +    )
  22277. *----------
  22278. * 74F245  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  22279. *
  22280. * The F Logic Data Book, 1987, TI
  22281. * tvh    06/30/89    Update interface and model names
  22282.  
  22283. .subckt 74F245  DIR GBAR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8
  22284. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22285. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22286. * DtoA switching time delay is greater than some of the gate delay.
  22287.  
  22288. U100 bufa(2) DPWR DGND
  22289. +    GBAR DIR   GBAR_BUF DIR_BUF 
  22290. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  22291. U101 inv DPWR DGND
  22292. +    GBAR_BUF   REV1 
  22293. +    D0_GATE IO_F 
  22294. U102 and(2) DPWR DGND
  22295. +    DIR_BUF REV1   T1 
  22296. +    D0_GATE IO_F 
  22297. U103 nor(2) DPWR DGND
  22298. +    DIR_BUF GBAR_BUF   T2 
  22299. +    D0_GATE IO_F 
  22300. U1 buf3a(8) DPWR DGND
  22301. +    A1    A2    A3    A4    A5    A6    A7    A8
  22302. +    T1
  22303. +    B1    B2    B3    B4    B5    B6    B7    B8
  22304. +    D_F245 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22305. U2 buf3a(8) DPWR DGND
  22306. +    B1    B2    B3    B4    B5    B6    B7    B8
  22307. +    T2
  22308. +    A1    A2    A3    A4    A5    A6    A7    A8
  22309. +    D_F245 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22310. .ends
  22311.  
  22312. .model D_F245 utgate (
  22313. +    tplhmn=1.7ns    tplhmx=7ns
  22314. +    tplhty=3.8ns    tphlmn=1.7ns
  22315. +    tphlmx=7ns    tphlty=4.2ns
  22316. +    tpzhmn=2.2ns    tpzhmx=8ns
  22317. +    tpzhty=4.9ns    tpzlmn=2.7ns
  22318. +    tpzlmx=9ns    tpzlty=5.6ns
  22319. +    tphzmn=2.2ns    tphzmx=7.5ns
  22320. +    tphzty=4.6ns    tplzmn=1.2ns
  22321. +    tplzmx=7.5ns    tplzty=4.6ns
  22322. +    )
  22323. *----------
  22324. * 74HC245  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  22325. *
  22326. * The High-speed CMOS Logic Data Book, 1988, TI
  22327. * tvh    06/30/89    Update interface and model names
  22328.  
  22329. .subckt 74HC245  DIR GBAR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8
  22330. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22331. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22332. U100 bufa(2) DPWR DGND
  22333. +    GBAR DIR   GBAR_BUF DIR_BUF 
  22334. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  22335. U101 inv DPWR DGND
  22336. +    GBAR_BUF   REV1 
  22337. +    D0_GATE IO_HC 
  22338. U102 and(2) DPWR DGND
  22339. +    DIR_BUF REV1   T1 
  22340. +    D0_GATE IO_HC 
  22341. U103 nor(2) DPWR DGND
  22342. +    DIR_BUF GBAR_BUF   T2 
  22343. +    D0_GATE IO_HC 
  22344. U1 buf3a(8) DPWR DGND
  22345. +    A1    A2    A3    A4    A5    A6    A7    A8
  22346. +    T1
  22347. +    B1    B2    B3    B4    B5    B6    B7    B8
  22348. +    D_HC245 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22349. U2 buf3a(8) DPWR DGND
  22350. +    B1    B2    B3    B4    B5    B6    B7    B8
  22351. +    T2
  22352. +    A1    A2    A3    A4    A5    A6    A7    A8
  22353. +    D_HC245 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22354. .ends
  22355.  
  22356. .model D_HC245 utgate (
  22357. +    tplhty=15ns    tplhmx=26ns
  22358. +    tphlty=15ns    tphlmx=26ns
  22359. +    tpzhty=23ns    tpzhmx=58ns
  22360. +    tpzlty=23ns    tpzlmx=58ns
  22361. +    tphzty=25ns    tphzmx=50ns
  22362. +    tplzty=25ns    tplzmx=50ns
  22363. +    )
  22364. *----------
  22365. * 74HCT245  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  22366. *
  22367. * The High-speed CMOS Logic Data Book, 1988, TI
  22368. * tvh    06/30/89    Update interface and model names
  22369.  
  22370. .subckt 74HCT245  DIR GBAR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8
  22371. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22372. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22373. U100 bufa(2) DPWR DGND
  22374. +    GBAR DIR   GBAR_BUF DIR_BUF 
  22375. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  22376. U101 inv DPWR DGND
  22377. +    GBAR_BUF   REV1 
  22378. +    D0_GATE IO_HCT 
  22379. U102 and(2) DPWR DGND
  22380. +    DIR_BUF REV1   T1 
  22381. +    D0_GATE IO_HCT 
  22382. U103 nor(2) DPWR DGND
  22383. +    DIR_BUF GBAR_BUF   T2 
  22384. +    D0_GATE IO_HCT 
  22385. U1 buf3a(8) DPWR DGND
  22386. +    A1    A2    A3    A4    A5    A6    A7    A8
  22387. +    T1
  22388. +    B1    B2    B3    B4    B5    B6    B7    B8
  22389. +    D_HCT245 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22390. U2 buf3a(8) DPWR DGND
  22391. +    B1    B2    B3    B4    B5    B6    B7    B8
  22392. +    T2
  22393. +    A1    A2    A3    A4    A5    A6    A7    A8
  22394. +    D_HCT245 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22395. .ends
  22396.  
  22397. .model D_HCT245 utgate (
  22398. +    tplhty=16ns    tplhmx=28ns
  22399. +    tphlty=16ns    tphlmx=28ns
  22400. +    tpzhty=25ns    tpzhmx=58ns
  22401. +    tpzlty=25ns    tpzlmx=58ns
  22402. +    tphzty=26ns    tphzmx=50ns
  22403. +    tplzty=26ns    tplzmx=50ns
  22404. +    )
  22405. *----------
  22406. * 74LS245  OCTAL BUS TRANSCEIVERS WITH 3-STATE OUTPUTS
  22407. *
  22408. * The TTL Data Book, Vol 2, 1985, TI
  22409. * tvh    06/30/89    Update interface and model names
  22410.  
  22411. .subckt 74LS245  DIR GBAR A1 A2 A3 A4 A5 A6 A7 A8 B1 B2 B3 B4 B5 B6 B7 B8
  22412. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22413. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22414. UIBUF bufa(2) DPWR DGND
  22415. +    GBAR DIR   GBAR_BUF DIR_BUF 
  22416. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22417. UQ inv DPWR DGND
  22418. +    DIR_BUF   IVDI 
  22419. +    D0_GATE IO_LS 
  22420. URS nora(2,2) DPWR DGND
  22421. +    IVDI GBAR_BUF DIR_BUF GBAR_BUF   T1 T2 
  22422. +    D0_GATE IO_LS 
  22423. U1 buf3a(8) DPWR DGND
  22424. +    A1    A2    A3    A4    A5    A6    A7    A8
  22425. +    T1
  22426. +    B1    B2    B3    B4    B5    B6    B7    B8
  22427. +    D_LS245 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22428. U2 buf3a(8) DPWR DGND
  22429. +    B1    B2    B3    B4    B5    B6    B7    B8
  22430. +    T2
  22431. +    A1    A2    A3    A4    A5    A6    A7    A8
  22432. +    D_LS245 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22433. .ends
  22434.  
  22435. .model D_LS245 utgate (
  22436. +    tplhty=8ns    tplhmx=12ns
  22437. +    tphlty=8ns    tphlmx=12ns
  22438. +    tpzhty=25ns    tpzhmx=40ns
  22439. +    tpzlty=27ns    tpzlmx=40ns
  22440. +    tphzty=15ns    tphzmx=28ns
  22441. +    tplzty=15ns    tplzmx=25ns
  22442. +    )
  22443. *-------------------------------------------------------------------------
  22444. * 74246  BCD-TO-SEVEN-SEGMENT DECODERS/DRIVERS
  22445. *
  22446. * The TTL Data Book, Vol 2, 1985, TI
  22447. * tvh    09/08/89    Update interface and model names
  22448.  
  22449. .subckt 74246  A B C D RBIBAR LTBAR BIBAR/RBOBAR OUTA OUTB OUTC OUTD OUTE OUTF
  22450. +    OUTG
  22451. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22452. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22453. UIBUF bufa(2) DPWR DGND
  22454. +    LTBAR BIBAR/RBOBAR   LTBAR_BUF BIBAR_BUF 
  22455. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22456. U1A nanda(2,3) DPWR DGND
  22457. +    A LTBAR_BUF B LTBAR_BUF C LTBAR_BUF   TA1 TB1 TC1 
  22458. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22459. U1V inva(2) DPWR DGND
  22460. +    D RBIBAR   TD1 RBI 
  22461. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22462. U201 nand(6) DPWR DGND
  22463. +    TA1 TB1 TC1 TD1 RBI LTBAR_BUF   BIBAR_BUF 
  22464. +    D0_GATE IO_STD 
  22465. U2A nanda(2,4) DPWR DGND
  22466. +    TA1    BIBAR_BUF
  22467. +    TB1    BIBAR_BUF
  22468. +    TC1    BIBAR_BUF
  22469. +    TD1    BIBAR_BUF
  22470. +    TA2    TB2    TC2    TD2
  22471. +    D0_GATE IO_STD 
  22472. UA ao(4,3) DPWR DGND
  22473. +    TB2    TD2    $D_HI    $D_HI
  22474. +    TA1    TB1    TC2    $D_HI
  22475. +    TA2    TB1    TC1    TD1
  22476. +    OUTA
  22477. +    D_246_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22478. UB ao(3,3) DPWR DGND
  22479. +    TB2    TD2    $D_HI
  22480. +    TA2    TB1    TC2
  22481. +    TA1    TB2    TC2
  22482. +    OUTB
  22483. +    D_246_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22484. UC ao(3,2) DPWR DGND
  22485. +    TC2 TD2 $D_HI TA1 TB2 TC1   OUTC 
  22486. +    D_246_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22487. UD ao(4,3) DPWR DGND
  22488. +    TA2    TB1    TC1    TD1
  22489. +    TA1    TB1    TC2    $D_HI
  22490. +    TA2    TB2    TC2    $D_HI
  22491. +    OUTD
  22492. +    D_246_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22493. UE ao(2,2) DPWR DGND
  22494. +    TB1 TC2 TA2 $D_HI   OUTE 
  22495. +    D_246_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22496. UF ao(3,3) DPWR DGND
  22497. +    TA2    TB2    $D_HI
  22498. +    TB2    TC1    $D_HI
  22499. +    TA2    TC1    TD1
  22500. +    OUTF
  22501. +    D_246_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22502. UG ao(4,2) DPWR DGND
  22503. +    TA2 TB2 TC2 $D_HI TB1 TC1 TD1 LTBAR_BUF   OUTG 
  22504. +    D_246_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22505. UH buf DPWR DGND
  22506. +    BIBAR_BUF   BIBAR/RBOBAR 
  22507. +    D_246_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22508. .ends
  22509.  
  22510. .model D_246_1 ugate (
  22511. +    TPLHMX=100NS    TPHLMX=100NS
  22512. +    )
  22513. .model D_246_2 ugate (
  22514. +    TPLHMN=6NS    TPHLMN=6NS
  22515. +    )
  22516. *-------------------------------------------------------------------------
  22517. * 74247  BCD-TO-SEVEN-SEGMENT DECODERS/DRIVERS
  22518. *
  22519. * The TTL Data Book, Vol 2, 1985, TI
  22520. * tvh    09/08/89    Update interface and model names
  22521.  
  22522. .subckt 74247  A B C D RBIBAR LTBAR BIBAR/RBOBAR OUTA OUTB OUTC OUTD OUTE OUTF
  22523. +    OUTG
  22524. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22525. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22526. UIBUF bufa(2) DPWR DGND
  22527. +    LTBAR BIBAR/RBOBAR   LTBAR_BUF BIBAR_BUF 
  22528. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22529. U1A nanda(2,3) DPWR DGND
  22530. +    A LTBAR_BUF B LTBAR_BUF C LTBAR_BUF   TA1 TB1 TC1 
  22531. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22532. U1V inva(2) DPWR DGND
  22533. +    D RBIBAR   TD1 RBI 
  22534. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22535. U201 nand(6) DPWR DGND
  22536. +    TA1 TB1 TC1 TD1 RBI LTBAR_BUF   BIBAR_BUF 
  22537. +    D0_GATE IO_STD 
  22538. U2A nanda(2,4) DPWR DGND
  22539. +    TA1    BIBAR_BUF
  22540. +    TB1    BIBAR_BUF
  22541. +    TC1    BIBAR_BUF
  22542. +    TD1    BIBAR_BUF
  22543. +    TA2    TB2    TC2    TD2
  22544. +    D0_GATE IO_STD 
  22545. UA ao(4,3) DPWR DGND
  22546. +    TB2    TD2    $D_HI    $D_HI
  22547. +    TA1    TB1    TC2    $D_HI
  22548. +    TA2    TB1    TC1    TD1
  22549. +    OUTA
  22550. +    D_247_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22551. UB ao(3,3) DPWR DGND
  22552. +    TB2    TD2    $D_HI
  22553. +    TA2    TB1    TC2
  22554. +    TA1    TB2    TC2
  22555. +    OUTB
  22556. +    D_247_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22557. UC ao(3,2) DPWR DGND
  22558. +    TC2 TD2 $D_HI TA1 TB2 TC1   OUTC 
  22559. +    D_247_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22560. UD ao(4,3) DPWR DGND
  22561. +    TA2    TB1    TC1    TD1
  22562. +    TA1    TB1    TC2    $D_HI
  22563. +    TA2    TB2    TC2    $D_HI
  22564. +    OUTD
  22565. +    D_247_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22566. UE ao(2,2) DPWR DGND
  22567. +    TB1 TC2 TA2 $D_HI   OUTE 
  22568. +    D_247_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22569. UF ao(3,3) DPWR DGND
  22570. +    TA2    TB2    $D_HI
  22571. +    TB2    TC1    $D_HI
  22572. +    TA2    TC1    TD1
  22573. +    OUTF
  22574. +    D_247_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22575. UG ao(4,2) DPWR DGND
  22576. +    TA2 TB2 TC2 $D_HI TB1 TC1 TD1 LTBAR_BUF   OUTG 
  22577. +    D_247_1 IO_STD_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22578. UH buf DPWR DGND
  22579. +    BIBAR_BUF   BIBAR/RBOBAR 
  22580. +    D_247_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22581. .ends
  22582.  
  22583. .model D_247_1 ugate (
  22584. +    TPLHMX=100NS    TPHLMX=100NS
  22585. +    )
  22586. .model D_247_2 ugate (
  22587. +    TPLHMN=6NS    TPHLMN=6NS
  22588. +    )
  22589. *----------
  22590. * 74LS247  BCD-TO-SEVEN-SEGMENT DECODERS/DRIVERS
  22591. *
  22592. * The TTL Data Book, Vol 2, 1985, TI
  22593. * tvh    09/08/89    Update interface and model names
  22594.  
  22595. .subckt 74LS247  A B C D RBIBAR LTBAR BIBAR/RBOBAR OUTA OUTB OUTC OUTD OUTE
  22596. +    OUTF OUTG
  22597. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22598. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22599. UIBUF bufa(2) DPWR DGND
  22600. +    LTBAR BIBAR/RBOBAR   LTBAR_BUF BIBAR_BUF 
  22601. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22602. U1A nanda(2,3) DPWR DGND
  22603. +    A LTBAR_BUF B LTBAR_BUF C LTBAR_BUF   TA1 TB1 TC1 
  22604. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22605. U1V inva(2) DPWR DGND
  22606. +    D RBIBAR   TD1 RBI 
  22607. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22608. U201 nand(6) DPWR DGND
  22609. +    TA1 TB1 TC1 TD1 RBI LTBAR_BUF   BIBAR_BUF 
  22610. +    D0_GATE IO_LS 
  22611. U2A nanda(2,4) DPWR DGND
  22612. +    TA1    BIBAR_BUF
  22613. +    TB1    BIBAR_BUF
  22614. +    TC1    BIBAR_BUF
  22615. +    TD1    BIBAR_BUF
  22616. +    TA2    TB2    TC2    TD2
  22617. +    D0_GATE IO_LS 
  22618. UA ao(4,3) DPWR DGND
  22619. +    TB2    TD2    $D_HI    $D_HI
  22620. +    TA1    TB1    TC2    $D_HI
  22621. +    TA2    TB1    TC1    TD1
  22622. +    OUTA
  22623. +    D_LS247_1 IO_LS_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22624. UB ao(3,3) DPWR DGND
  22625. +    TB2    TD2    $D_HI
  22626. +    TA2    TB1    TC2
  22627. +    TA1    TB2    TC2
  22628. +    OUTB
  22629. +    D_LS247_1 IO_LS_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22630. UC ao(3,2) DPWR DGND
  22631. +    TC2 TD2 $D_HI TA1 TB2 TC1   OUTC 
  22632. +    D_LS247_1 IO_LS_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22633. UD ao(4,3) DPWR DGND
  22634. +    TA2    TB1    TC1    TD1
  22635. +    TA1    TB1    TC2    $D_HI
  22636. +    TA2    TB2    TC2    $D_HI
  22637. +    OUTD
  22638. +    D_LS247_1 IO_LS_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22639. UE ao(2,2) DPWR DGND
  22640. +    TB1 TC2 TA2 $D_HI   OUTE 
  22641. +    D_LS247_1 IO_LS_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22642. UF ao(3,3) DPWR DGND
  22643. +    TA2    TB2    $D_HI
  22644. +    TB2    TC1    $D_HI
  22645. +    TA2    TC1    TD1
  22646. +    OUTF
  22647. +    D_LS247_1 IO_LS_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22648. UG ao(4,2) DPWR DGND
  22649. +    TA2 TB2 TC2 $D_HI TB1 TC1 TD1 LTBAR_BUF   OUTG 
  22650. +    D_LS247_1 IO_LS_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22651. UH buf DPWR DGND
  22652. +    BIBAR_BUF   BIBAR/RBOBAR 
  22653. +    D_LS247_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22654. .ends
  22655.  
  22656. .model D_LS247_1 ugate (
  22657. +    TPLHMX=100NS    TPHLMX=100NS
  22658. +    )
  22659. .model D_LS247_2 ugate (
  22660. +    TPLHMN=6NS    TPHLMN=6NS
  22661. +    )
  22662. *-------------------------------------------------------------------------
  22663. * 74248  BCD-TO-SEVEN-SEGMENT DECODERS/DRIVERS
  22664. *
  22665. * The TTL Data Book, Vol 2, 1985, TI
  22666. * tvh    09/08/89    Update interface and model names
  22667.  
  22668. .subckt 74248  A B C D RBIBAR LTBAR BIBAR/RBOBAR OUTA OUTB OUTC OUTD OUTE OUTF
  22669. +    OUTG
  22670. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22671. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22672. UIBUF bufa(2) DPWR DGND
  22673. +    LTBAR BIBAR/RBOBAR   LTBAR_BUF BIBAR_BUF 
  22674. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22675. U1A nanda(2,3) DPWR DGND
  22676. +    A LTBAR_BUF B LTBAR_BUF C LTBAR_BUF   TA1 TB1 TC1 
  22677. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22678. U1V inva(2) DPWR DGND
  22679. +    D RBIBAR   TD1 RBI 
  22680. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22681. U201 nand(6) DPWR DGND
  22682. +    TA1 TB1 TC1 TD1 RBI LTBAR_BUF   BIBAR_BUF 
  22683. +    D0_GATE IO_STD 
  22684. U2A nanda(2,4) DPWR DGND
  22685. +    TA1    BIBAR_BUF
  22686. +    TB1    BIBAR_BUF
  22687. +    TC1    BIBAR_BUF
  22688. +    TD1    BIBAR_BUF
  22689. +    TA2    TB2    TC2    TD2
  22690. +    D0_GATE IO_STD 
  22691. UA aoi(4,3) DPWR DGND
  22692. +    TB2    TD2    $D_HI    $D_HI
  22693. +    TA1    TB1    TC2    $D_HI
  22694. +    TA2    TB1    TC1    TD1
  22695. +    OUTA
  22696. +    D_248_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22697. UB aoi(3,3) DPWR DGND
  22698. +    TB2    TD2    $D_HI
  22699. +    TA2    TB1    TC2
  22700. +    TA1    TB2    TC2
  22701. +    OUTB
  22702. +    D_248_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22703. UC aoi(3,2) DPWR DGND
  22704. +    TC2 TD2 $D_HI TA1 TB2 TC1   OUTC 
  22705. +    D_248_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22706. UD aoi(4,3) DPWR DGND
  22707. +    TA2    TB1    TC1    TD1
  22708. +    TA1    TB1    TC2    $D_HI
  22709. +    TA2    TB2    TC2    $D_HI
  22710. +    OUTD
  22711. +    D_248_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22712. UE aoi(2,2) DPWR DGND
  22713. +    TB1 TC2 TA2 $D_HI   OUTE 
  22714. +    D_248_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22715. UF aoi(3,3) DPWR DGND
  22716. +    TA2    TB2    $D_HI
  22717. +    TB2    TC1    $D_HI
  22718. +    TA2    TC1    TD1
  22719. +    OUTF
  22720. +    D_248_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22721. UG aoi(4,2) DPWR DGND
  22722. +    TA2 TB2 TC2 $D_HI TB1 TC1 TD1 LTBAR_BUF   OUTG 
  22723. +    D_248_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22724. UH buf DPWR DGND
  22725. +    BIBAR_BUF   BIBAR/RBOBAR 
  22726. +    D_248_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22727. .ends
  22728.  
  22729. .model D_248_1 ugate (
  22730. +    TPLHMX=100NS    TPHLMX=100NS
  22731. +    )
  22732. .model D_248_2 ugate (
  22733. +    TPLHMN=6NS    TPHLMN=6NS
  22734. +    )
  22735. *----------
  22736. * 74LS248  BCD-TO-SEVEN-SEGMENT DECODERS/DRIVERS
  22737. *
  22738. * The TTL Data Book, Vol 2, 1985, TI
  22739. * tvh    09/08/89    Update interface and model names
  22740.  
  22741. .subckt 74LS248  A B C D RBIBAR LTBAR BIBAR/RBOBAR OUTA OUTB OUTC OUTD OUTE
  22742. +    OUTF OUTG
  22743. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22744. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22745. UIBUF bufa(2) DPWR DGND
  22746. +    LTBAR BIBAR/RBOBAR   LTBAR_BUF BIBAR_BUF 
  22747. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22748. U1A nanda(2,3) DPWR DGND
  22749. +    A LTBAR_BUF B LTBAR_BUF C LTBAR_BUF   TA1 TB1 TC1 
  22750. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22751. U1V inva(2) DPWR DGND
  22752. +    D RBIBAR   TD1 RBI 
  22753. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22754. U201 nand(6) DPWR DGND
  22755. +    TA1 TB1 TC1 TD1 RBI LTBAR_BUF   BIBAR_BUF 
  22756. +    D0_GATE IO_LS 
  22757. U2A nanda(2,4) DPWR DGND
  22758. +    TA1    BIBAR_BUF
  22759. +    TB1    BIBAR_BUF
  22760. +    TC1    BIBAR_BUF
  22761. +    TD1    BIBAR_BUF
  22762. +    TA2    TB2    TC2    TD2
  22763. +    D0_GATE IO_LS 
  22764. UA aoi(4,3) DPWR DGND
  22765. +    TB2    TD2    $D_HI    $D_HI
  22766. +    TA1    TB1    TC2    $D_HI
  22767. +    TA2    TB1    TC1    TD1
  22768. +    OUTA
  22769. +    D_LS248_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22770. UB aoi(3,3) DPWR DGND
  22771. +    TB2    TD2    $D_HI
  22772. +    TA2    TB1    TC2
  22773. +    TA1    TB2    TC2
  22774. +    OUTB
  22775. +    D_LS248_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22776. UC aoi(3,2) DPWR DGND
  22777. +    TC2 TD2 $D_HI TA1 TB2 TC1   OUTC 
  22778. +    D_LS248_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22779. UD aoi(4,3) DPWR DGND
  22780. +    TA2    TB1    TC1    TD1
  22781. +    TA1    TB1    TC2    $D_HI
  22782. +    TA2    TB2    TC2    $D_HI
  22783. +    OUTD
  22784. +    D_LS248_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22785. UE aoi(2,2) DPWR DGND
  22786. +    TB1 TC2 TA2 $D_HI   OUTE 
  22787. +    D_LS248_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22788. UF aoi(3,3) DPWR DGND
  22789. +    TA2    TB2    $D_HI
  22790. +    TB2    TC1    $D_HI
  22791. +    TA2    TC1    TD1
  22792. +    OUTF
  22793. +    D_LS248_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22794. UG aoi(4,2) DPWR DGND
  22795. +    TA2 TB2 TC2 $D_HI TB1 TC1 TD1 LTBAR_BUF   OUTG 
  22796. +    D_LS248_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22797. UH buf DPWR DGND
  22798. +    BIBAR_BUF   BIBAR/RBOBAR 
  22799. +    D_LS248_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22800. .ends
  22801.  
  22802. .model D_LS248_1 ugate (
  22803. +    TPLHMX=100NS    TPHLMX=100NS
  22804. +    )
  22805. .model D_LS248_2 ugate (
  22806. +    TPLHMN=6NS    TPHLMN=6NS
  22807. +    )
  22808. *-------------------------------------------------------------------------
  22809. * 74249  BCD-TO-SEVEN-SEGMENT DECODERS/DRIVERS
  22810. *
  22811. * The TTL Data Book, Vol 2, 1985, TI
  22812. * tvh    09/08/89    Update interface and model names
  22813.  
  22814. .subckt 74249  A B C D RBIBAR LTBAR BIBAR/RBOBAR OUTA OUTB OUTC OUTD OUTE OUTF
  22815. +    OUTG
  22816. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22817. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22818. UIBUF bufa(2) DPWR DGND
  22819. +    LTBAR BIBAR/RBOBAR   LTBAR_BUF BIBAR_BUF 
  22820. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22821. U1A nanda(2,3) DPWR DGND
  22822. +    A LTBAR_BUF B LTBAR_BUF C LTBAR_BUF   TA1 TB1 TC1 
  22823. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22824. U1V inva(2) DPWR DGND
  22825. +    D RBIBAR   TD1 RBI 
  22826. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  22827. U201 nand(6) DPWR DGND
  22828. +    TA1 TB1 TC1 TD1 RBI LTBAR_BUF   BIBAR_BUF 
  22829. +    D0_GATE IO_STD 
  22830. U2A nanda(2,4) DPWR DGND
  22831. +    TA1    BIBAR_BUF
  22832. +    TB1    BIBAR_BUF
  22833. +    TC1    BIBAR_BUF
  22834. +    TD1    BIBAR_BUF
  22835. +    TA2    TB2    TC2    TD2
  22836. +    D0_GATE IO_STD 
  22837. UA aoi(4,3) DPWR DGND
  22838. +    TB2    TD2    $D_HI    $D_HI
  22839. +    TA1    TB1    TC2    $D_HI
  22840. +    TA2    TB1    TC1    TD1
  22841. +    OUTA
  22842. +    D_249_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22843. UB aoi(3,3) DPWR DGND
  22844. +    TB2    TD2    $D_HI
  22845. +    TA2    TB1    TC2
  22846. +    TA1    TB2    TC2
  22847. +    OUTB
  22848. +    D_249_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22849. UC aoi(3,2) DPWR DGND
  22850. +    TC2 TD2 $D_HI TA1 TB2 TC1   OUTC 
  22851. +    D_249_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22852. UD aoi(4,3) DPWR DGND
  22853. +    TA2    TB1    TC1    TD1
  22854. +    TA1    TB1    TC2    $D_HI
  22855. +    TA2    TB2    TC2    $D_HI
  22856. +    OUTD
  22857. +    D_249_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22858. UE aoi(2,2) DPWR DGND
  22859. +    TB1 TC2 TA2 $D_HI   OUTE 
  22860. +    D_249_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22861. UF aoi(3,3) DPWR DGND
  22862. +    TA2    TB2    $D_HI
  22863. +    TB2    TC1    $D_HI
  22864. +    TA2    TC1    TD1
  22865. +    OUTF
  22866. +    D_249_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22867. UG aoi(4,2) DPWR DGND
  22868. +    TA2 TB2 TC2 $D_HI TB1 TC1 TD1 LTBAR_BUF   OUTG 
  22869. +    D_249_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22870. UH buf DPWR DGND
  22871. +    BIBAR_BUF   BIBAR/RBOBAR 
  22872. +    D_249_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22873. .ends
  22874.  
  22875. .model D_249_1 ugate (
  22876. +    TPLHMX=100NS    TPHLMX=100NS
  22877. +    )
  22878. .model D_249_2 ugate (
  22879. +    TPLHMN=6NS    TPHLMN=6NS
  22880. +    )
  22881. *----------
  22882. * 74LS249  BCD-TO-SEVEN-SEGMENT DECODERS/DRIVERS
  22883. *
  22884. * The TTL Data Book, Vol 2, 1985, TI
  22885. * tvh    09/08/89    Update interface and model names
  22886.  
  22887. .subckt 74LS249  A B C D RBIBAR LTBAR BIBAR/RBOBAR OUTA OUTB OUTC OUTD OUTE
  22888. +    OUTF OUTG
  22889. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22890. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22891. UIBUF bufa(2) DPWR DGND
  22892. +    LTBAR BIBAR/RBOBAR   LTBAR_BUF BIBAR_BUF 
  22893. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22894. U1A nanda(2,3) DPWR DGND
  22895. +    A LTBAR_BUF B LTBAR_BUF C LTBAR_BUF   TA1 TB1 TC1 
  22896. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22897. U1V inva(2) DPWR DGND
  22898. +    D RBIBAR   TD1 RBI 
  22899. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  22900. U201 nand(6) DPWR DGND
  22901. +    TA1 TB1 TC1 TD1 RBI LTBAR_BUF   BIBAR_BUF 
  22902. +    D0_GATE IO_LS 
  22903. U2A nanda(2,4) DPWR DGND
  22904. +    TA1    BIBAR_BUF
  22905. +    TB1    BIBAR_BUF
  22906. +    TC1    BIBAR_BUF
  22907. +    TD1    BIBAR_BUF
  22908. +    TA2    TB2    TC2    TD2
  22909. +    D0_GATE IO_LS 
  22910. UA aoi(4,3) DPWR DGND
  22911. +    TB2    TD2    $D_HI    $D_HI
  22912. +    TA1    TB1    TC2    $D_HI
  22913. +    TA2    TB1    TC1    TD1
  22914. +    OUTA
  22915. +    D_LS249_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22916. UB aoi(3,3) DPWR DGND
  22917. +    TB2    TD2    $D_HI
  22918. +    TA2    TB1    TC2
  22919. +    TA1    TB2    TC2
  22920. +    OUTB
  22921. +    D_LS249_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22922. UC aoi(3,2) DPWR DGND
  22923. +    TC2 TD2 $D_HI TA1 TB2 TC1   OUTC 
  22924. +    D_LS249_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22925. UD aoi(4,3) DPWR DGND
  22926. +    TA2    TB1    TC1    TD1
  22927. +    TA1    TB1    TC2    $D_HI
  22928. +    TA2    TB2    TC2    $D_HI
  22929. +    OUTD
  22930. +    D_LS249_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22931. UE aoi(2,2) DPWR DGND
  22932. +    TB1 TC2 TA2 $D_HI   OUTE 
  22933. +    D_LS249_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22934. UF aoi(3,3) DPWR DGND
  22935. +    TA2    TB2    $D_HI
  22936. +    TB2    TC1    $D_HI
  22937. +    TA2    TC1    TD1
  22938. +    OUTF
  22939. +    D_LS249_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22940. UG aoi(4,2) DPWR DGND
  22941. +    TA2 TB2 TC2 $D_HI TB1 TC1 TD1 LTBAR_BUF   OUTG 
  22942. +    D_LS249_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22943. UH buf DPWR DGND
  22944. +    BIBAR_BUF   BIBAR/RBOBAR 
  22945. +    D_LS249_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22946. .ends
  22947.  
  22948. .model D_LS249_1 ugate (
  22949. +    TPLHMX=100NS    TPHLMX=100NS
  22950. +    )
  22951. .model D_LS249_2 ugate (
  22952. +    TPLHMN=6NS    TPHLMN=6NS
  22953. +    )
  22954. *--------------------------------------------------------------------------
  22955. * 74AS250  1-OF-16 DATA GENERATORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  22956. *
  22957. * The ALS/AS Logic Data Book, 1986, TI
  22958. * tvh    06/30/89    Update interface and model names
  22959.  
  22960. .subckt 74AS250  GBAR A B C D E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 E10 E11 E12 E13
  22961. +    E14 E15 W
  22962. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  22963. +    params: MNTYMXDLY=0 IO_LEVEL=0
  22964. UIBUF bufa(4) DPWR DGND
  22965. +    A B C D   A_BUF B_BUF C_BUF D_BUF 
  22966. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  22967. U1 inva(4) DPWR DGND
  22968. +    A_BUF B_BUF C_BUF D_BUF   PBAR QBAR RBAR SBAR 
  22969. +    D_AS250_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  22970. U2 bufa(4) DPWR DGND
  22971. +    A_BUF B_BUF C_BUF D_BUF   P Q R S 
  22972. +    D_AS250_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  22973. U3 inv DPWR DGND
  22974. +    GBAR   G 
  22975. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  22976. U4 aoi(5,16) DPWR DGND
  22977. +    E0    PBAR    QBAR    RBAR    SBAR
  22978. +    E1    P    QBAR    RBAR    SBAR
  22979. +    E2    PBAR    Q    RBAR    SBAR
  22980. +    E3    P    Q    RBAR    SBAR
  22981. +    E4    PBAR    QBAR    R    SBAR
  22982. +    E5    P    QBAR    R    SBAR
  22983. +    E6    PBAR    Q    R    SBAR
  22984. +    E7    P    Q    R    SBAR
  22985. +    E8    PBAR    QBAR    RBAR    S
  22986. +    E9    P    QBAR    RBAR    S
  22987. +    E10    PBAR    Q    RBAR    S
  22988. +    E11    P    Q    RBAR    S
  22989. +    E12    PBAR    QBAR    R    S
  22990. +    E13    P    QBAR    R    S
  22991. +    E14    PBAR    Q    R    S
  22992. +    E15    P    Q    R    S
  22993. +    Y
  22994. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  22995. U5 buf3 DPWR DGND
  22996. +    Y   G   W 
  22997. +    D_AS250_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  22998. .ends
  22999.  
  23000. .model D_AS250_1 ugate (
  23001. +    tplhmn=2ns    tplhmx=4ns
  23002. +    tphlmn=1ns    tphlmx=5ns
  23003. +    )
  23004. .model D_AS250_3 utgate (
  23005. +    tpzhmn=2ns    tpzhmx=7ns
  23006. +    tpzlmn=4ns    tpzlmx=20ns
  23007. +    tphzmn=2ns    tphzmx=6ns
  23008. +    tplzmn=2ns    tplzmx=6ns
  23009. +    tplhmn=3ns    tplhmx=8ns
  23010. +    tphlmn=2ns    tphlmx=6ns
  23011. +    )
  23012. *--------------------------------------------------------------------------
  23013. * 74251  8-LINE TO 1-LINE DATA SELECTORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  23014. *
  23015. * The TTL Data Book, Vol 2, 1985, TI
  23016. * tvh    07/5/89     Update interface and model names
  23017.  
  23018. .subckt 74251  GBAR A B C D0 D1 D2 D3 D4 D5 D6 D7 Y W
  23019. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23020. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23021. UIBUF bufa(11) DPWR DGND
  23022. +    A    B    C    D0    D1    D2    D3    D4    D5
  23023. +    D6    D7
  23024. +    A_BUF    B_BUF    C_BUF    D0_BUF    D1_BUF    D2_BUF    D3_BUF    D4_BUF    D5_BUF
  23025. +    D6_BUF    D7_BUF
  23026. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  23027. U1 inv DPWR DGND
  23028. +    GBAR   G 
  23029. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  23030. U2 bufa(3) DPWR DGND
  23031. +    A_BUF B_BUF C_BUF   P Q R 
  23032. +    D_251_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  23033. U3 inva(3) DPWR DGND
  23034. +    A_BUF B_BUF C_BUF   PBAR QBAR RBAR 
  23035. +    D_251_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  23036. U4 ao(4,8) DPWR DGND
  23037. +    D0_BUF    PBAR    QBAR    RBAR
  23038. +    D1_BUF    P    QBAR    RBAR
  23039. +    D2_BUF    PBAR    Q    RBAR
  23040. +    D3_BUF    P    Q    RBAR
  23041. +    D4_BUF    PBAR    QBAR    R
  23042. +    D5_BUF    P    QBAR    R
  23043. +    D6_BUF    PBAR    Q    R
  23044. +    D7_BUF    P    Q    R
  23045. +    E
  23046. +    D0_GATE IO_STD 
  23047. U5 buf3 DPWR DGND
  23048. +    E   G   Y 
  23049. +    D_251_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23050. U6 bufa(3) DPWR DGND
  23051. +    A_BUF B_BUF C_BUF   J K L 
  23052. +    D_251_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  23053. U7 inva(3) DPWR DGND
  23054. +    A_BUF B_BUF C_BUF   JBAR KBAR LBAR 
  23055. +    D_251_4 IO_STD MNTYMXDLY={MNTYMXDLY} 
  23056. U8 aoi(4,8) DPWR DGND
  23057. +    D0_BUF    JBAR    KBAR    LBAR
  23058. +    D1_BUF    J    KBAR    LBAR
  23059. +    D2_BUF    JBAR    K    LBAR
  23060. +    D3_BUF    J    K    LBAR
  23061. +    D4_BUF    JBAR    KBAR    L
  23062. +    D5_BUF    J    KBAR    L
  23063. +    D6_BUF    JBAR    K    L
  23064. +    D7_BUF    J    K    L
  23065. +    F
  23066. +    D0_GATE IO_STD 
  23067. U9 buf3 DPWR DGND
  23068. +    F   G   W 
  23069. +    D_251_6 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23070. .ends
  23071.  
  23072. .model D_251_1 ugate (
  23073. +    tplhty=12ns    tplhmx=17ns
  23074. +    tphlty=10ns    tphlmx=17ns
  23075. +    )
  23076. .model D_251_3 utgate (
  23077. +    tpzhty=17ns    tpzhmx=27ns
  23078. +    tpzlty=26ns    tpzlmx=40ns
  23079. +    tphzty=5ns    tphzmx=8ns
  23080. +    tplzty=15ns    tplzmx=23ns
  23081. +    tplhty=17ns    tplhmx=28ns
  23082. +    tphlty=18ns    tphlmx=28ns
  23083. +    )
  23084. .model D_251_4 ugate (
  23085. +    tplhty=12ns    tplhmx=18ns
  23086. +    tphlty=10ns    tphlmx=18ns
  23087. +    )
  23088. .model D_251_6 utgate (
  23089. +    tpzhty=17ns    tpzhmx=27ns
  23090. +    tpzlty=24ns    tpzlmx=40ns
  23091. +    tphzty=5ns    tphzmx=8ns
  23092. +    tplzty=15ns    tplzmx=23ns
  23093. +    tplhty=10ns    tplhmx=15ns
  23094. +    tphlty=9ns    tphlmx=15ns
  23095. +    )
  23096. *---------
  23097. * 74AC251  8-LINE TO 1-LINE DATA SELECTORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  23098. *
  23099. * The FACT Data Book, 1987, Fairchild
  23100. * cv    06/28/90      Created from LS
  23101.  
  23102. .subckt 74AC251  OEBAR S0 S1 S2 I0 I1 I2 I3 I4 I5 I6 I7 Z ZBAR
  23103. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23104. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23105. UIBUF bufa(11) DPWR DGND
  23106. +    S0    S1    S2    I0    I1    I2    I3    I4    I5
  23107. +    I6    I7
  23108. +    S0_BUF    S1_BUF    S2_BUF    I0_BUF    I1_BUF    I2_BUF    I3_BUF    I4_BUF    I5_BUF
  23109. +    I6_BUF    I7_BUF
  23110. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  23111. U1 inv DPWR DGND
  23112. +    OEBAR   OE 
  23113. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  23114. U2 bufa(3) DPWR DGND
  23115. +    S0_BUF S1_BUF S2_BUF   P Q R 
  23116. +    D_AC251_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  23117. U3 inva(3) DPWR DGND
  23118. +    S0_BUF S1_BUF S2_BUF   PBAR QBAR RBAR 
  23119. +    D_AC251_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  23120. U4 ao(4,8) DPWR DGND
  23121. +    I0_BUF    PBAR    QBAR    RBAR
  23122. +    I1_BUF    P    QBAR    RBAR
  23123. +    I2_BUF    PBAR    Q    RBAR
  23124. +    I3_BUF    P    Q    RBAR
  23125. +    I4_BUF    PBAR    QBAR    R
  23126. +    I5_BUF    P    QBAR    R
  23127. +    I6_BUF    PBAR    Q    R
  23128. +    I7_BUF    P    Q    R
  23129. +    E
  23130. +    D0_GATE IO_AC 
  23131. U5 buf3 DPWR DGND
  23132. +    E   OE   Z 
  23133. +    D_AC251_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23134. U6 bufa(3) DPWR DGND
  23135. +    S0_BUF S1_BUF S2_BUF   J K L 
  23136. +    D_AC251_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  23137. U7 inva(3) DPWR DGND
  23138. +    S0_BUF S1_BUF S2_BUF   JBAR KBAR LBAR 
  23139. +    D_AC251_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  23140. U8 aoi(4,8) DPWR DGND
  23141. +    I0_BUF    JBAR    KBAR    LBAR
  23142. +    I1_BUF    J    KBAR    LBAR
  23143. +    I2_BUF    JBAR    K    LBAR
  23144. +    I3_BUF    J    K    LBAR
  23145. +    I4_BUF    JBAR    KBAR    L
  23146. +    I5_BUF    J    KBAR    L
  23147. +    I6_BUF    JBAR    K    L
  23148. +    I7_BUF    J    K    L
  23149. +    F
  23150. +    D0_GATE IO_AC 
  23151. U9 buf3 DPWR DGND
  23152. +    F   OE   ZBAR 
  23153. +    D_AC251_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23154. .ends
  23155.  
  23156. .model D_AC251_1 ugate (
  23157. +    tplhmn=1ns    tplhty=8.5ns
  23158. +    tplhmx=13.5ns    tphlmn=1ns
  23159. +    tphlty=8ns    tphlmx=13.5ns
  23160. +    )
  23161. .model D_AC251_3 utgate (
  23162. +    tpzhmn=1ns    tpzhty=5.5ns
  23163. +    tpzhmx=9ns    tpzlmn=1ns
  23164. +    tpzlty=5.5ns    tpzlmx=9ns
  23165. +    tphzmn=2.5ns    tphzty=7ns
  23166. +    tphzmx=10ns    tplzmn=3ns
  23167. +    tplzty=5.5ns    tplzmx=8.5ns
  23168. +    tplhmn=1ns    tplhty=7ns
  23169. +    tplhmx=11ns    tphlmn=1ns
  23170. +    tphlty=6.5ns    tphlmx=11ns
  23171. +    )
  23172. *---------
  23173. * 74ACT251  8-LINE TO 1-LINE DATA SELECTORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  23174. *
  23175. * The FACT Data Book, 1987, Fairchild
  23176. * cv    06/28/90      Created from LS
  23177.  
  23178. .subckt 74ACT251  OEBAR S0 S1 S2 I0 I1 I2 I3 I4 I5 I6 I7 Z ZBAR
  23179. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23180. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23181. UIBUF bufa(11) DPWR DGND
  23182. +    S0    S1    S2    I0    I1    I2    I3    I4    I5
  23183. +    I6    I7
  23184. +    S0_BUF    S1_BUF    S2_BUF    I0_BUF    I1_BUF    I2_BUF    I3_BUF    I4_BUF    I5_BUF
  23185. +    I6_BUF    I7_BUF
  23186. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  23187. U1 inv DPWR DGND
  23188. +    OEBAR   OE 
  23189. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  23190. U2 bufa(3) DPWR DGND
  23191. +    S0_BUF S1_BUF S2_BUF   P Q R 
  23192. +    D_ACT251_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  23193. U3 inva(3) DPWR DGND
  23194. +    S0_BUF S1_BUF S2_BUF   PBAR QBAR RBAR 
  23195. +    D_ACT251_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  23196. U4 ao(4,8) DPWR DGND
  23197. +    I0_BUF    PBAR    QBAR    RBAR
  23198. +    I1_BUF    P    QBAR    RBAR
  23199. +    I2_BUF    PBAR    Q    RBAR
  23200. +    I3_BUF    P    Q    RBAR
  23201. +    I4_BUF    PBAR    QBAR    R
  23202. +    I5_BUF    P    QBAR    R
  23203. +    I6_BUF    PBAR    Q    R
  23204. +    I7_BUF    P    Q    R
  23205. +    E
  23206. +    D0_GATE IO_ACT 
  23207. U5 buf3 DPWR DGND
  23208. +    E   OE   Z 
  23209. +    D_ACT251_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23210. U6 bufa(3) DPWR DGND
  23211. +    S0_BUF S1_BUF S2_BUF   J K L 
  23212. +    D_ACT251_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  23213. U7 inva(3) DPWR DGND
  23214. +    S0_BUF S1_BUF S2_BUF   JBAR KBAR LBAR 
  23215. +    D_ACT251_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  23216. U8 aoi(4,8) DPWR DGND
  23217. +    I0_BUF    JBAR    KBAR    LBAR
  23218. +    I1_BUF    J    KBAR    LBAR
  23219. +    I2_BUF    JBAR    K    LBAR
  23220. +    I3_BUF    J    K    LBAR
  23221. +    I4_BUF    JBAR    KBAR    L
  23222. +    I5_BUF    J    KBAR    L
  23223. +    I6_BUF    JBAR    K    L
  23224. +    I7_BUF    J    K    L
  23225. +    F
  23226. +    D0_GATE IO_ACT 
  23227. U9 buf3 DPWR DGND
  23228. +    F   OE   ZBAR 
  23229. +    D_ACT251_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23230. .ends
  23231.  
  23232. .model D_ACT251_1 ugate (
  23233. +    tplhmn=1ns    tplhty=7ns
  23234. +    tplhmx=13ns    tphlmn=1ns
  23235. +    tphlty=7.5ns    tphlmx=14.5ns
  23236. +    )
  23237. .model D_ACT251_3 utgate (
  23238. +    tpzhmn=1ns    tpzhty=5ns
  23239. +    tpzhmx=9ns    tpzlmn=1ns
  23240. +    tpzlty=4.5ns    tpzlmx=8.5ns
  23241. +    tphzmn=1ns    tphzty=6ns
  23242. +    tphzmx=10ns    tplzmn=1ns
  23243. +    tplzty=4.5ns    tplzmx=8.5ns
  23244. +    tplhmn=1ns    tplhty=5.5ns
  23245. +    tplhmx=10.5ns    tphlmn=1ns
  23246. +    tphlty=6.5ns    tphlmx=12ns
  23247. +    )
  23248. *----------
  23249. * 74ALS251  8-LINE TO 1-LINE DATA SELECTORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  23250. *
  23251. * The ALS/AS Logic Data Book, 1986, TI
  23252. * tvh    07/5/89        Update interface and model names
  23253.  
  23254. .subckt 74ALS251  GBAR A B C D0 D1 D2 D3 D4 D5 D6 D7 Y W
  23255. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23256. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23257. UIBUF bufa(11) DPWR DGND
  23258. +    A    B    C    D0    D1    D2    D3    D4    D5
  23259. +    D6    D7
  23260. +    A_BUF    B_BUF    C_BUF    D0_BUF    D1_BUF    D2_BUF    D3_BUF    D4_BUF    D5_BUF
  23261. +    D6_BUF    D7_BUF
  23262. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  23263. U1 inv DPWR DGND
  23264. +    GBAR   G 
  23265. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  23266. U2 bufa(3) DPWR DGND
  23267. +    A_BUF B_BUF C_BUF   P Q R 
  23268. +    D_ALS251_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  23269. U3 inva(3) DPWR DGND
  23270. +    A_BUF B_BUF C_BUF   PBAR QBAR RBAR 
  23271. +    D_ALS251_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  23272. U4 ao(4,8) DPWR DGND
  23273. +    D0_BUF    PBAR    QBAR    RBAR
  23274. +    D1_BUF    P    QBAR    RBAR
  23275. +    D2_BUF    PBAR    Q    RBAR
  23276. +    D3_BUF    P    Q    RBAR
  23277. +    D4_BUF    PBAR    QBAR    R
  23278. +    D5_BUF    P    QBAR    R
  23279. +    D6_BUF    PBAR    Q    R
  23280. +    D7_BUF    P    Q    R
  23281. +    E
  23282. +    D0_GATE IO_ALS00 
  23283. U5 buf3 DPWR DGND
  23284. +    E   G   Y 
  23285. +    D_ALS251_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23286. U6 bufa(3) DPWR DGND
  23287. +    A_BUF B_BUF C_BUF   J K L 
  23288. +    D_ALS251_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  23289. U7 inva(3) DPWR DGND
  23290. +    A_BUF B_BUF C_BUF   JBAR KBAR LBAR 
  23291. +    D_ALS251_4 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  23292. U8 aoi(4,8) DPWR DGND
  23293. +    D0_BUF    JBAR    KBAR    LBAR
  23294. +    D1_BUF    J    KBAR    LBAR
  23295. +    D2_BUF    JBAR    K    LBAR
  23296. +    D3_BUF    J    K    LBAR
  23297. +    D4_BUF    JBAR    KBAR    L
  23298. +    D5_BUF    J    KBAR    L
  23299. +    D6_BUF    JBAR    K    L
  23300. +    D7_BUF    J    K    L
  23301. +    F
  23302. +    D0_GATE IO_ALS00 
  23303. U9 buf3 DPWR DGND
  23304. +    F   G   W 
  23305. +    D_ALS251_6 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23306. .ends
  23307.  
  23308. .model D_ALS251_1 ugate (
  23309. +    tplhmn=3ns    tplhmx=8ns
  23310. +    tphlmn=5ns    tphlmx=9ns
  23311. +    )
  23312. .model D_ALS251_3 utgate (
  23313. +    tpzhmn=3ns    tpzhmx=15ns
  23314. +    tpzlmn=3ns    tpzlmx=15ns
  23315. +    tphzmn=2ns    tphzmx=10ns
  23316. +    tplzmn=1ns    tplzmx=10ns
  23317. +    tplhmn=2.1ns    tplhmx=10ns
  23318. +    tphlmn=3ns    tphlmx=15ns
  23319. +    )
  23320. .model D_ALS251_4 ugate (
  23321. +    tplhmn=4ns    tplhmx=8ns
  23322. +    tphlmn=5ns    tphlmx=9ns
  23323. +    )
  23324. .model D_ALS251_6 utgate (
  23325. +    tpzhmn=3ns    tpzhmx=15ns
  23326. +    tpzlmn=3ns    tpzlmx=15ns
  23327. +    tphzmn=2ns    tphzmx=10ns
  23328. +    tplzmn=1ns    tplzmx=10ns
  23329. +    tplhmn=3ns    tplhmx=15ns
  23330. +    tphlmn=3ns    tphlmx=15ns
  23331. +    )
  23332. *----------
  23333. * 74AS251  8-LINE TO 1-LINE DATA SELECTORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  23334. *
  23335. * The ALS/AS Logic Data Book, 1986, TI
  23336. * tvh    07/5/89        Update interface and model names
  23337.  
  23338. .subckt 74AS251  GBAR A B C D0 D1 D2 D3 D4 D5 D6 D7 Y W
  23339. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23340. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23341. UIBUF bufa(11) DPWR DGND
  23342. +    A    B    C    D0    D1    D2    D3    D4    D5
  23343. +    D6    D7
  23344. +    A_BUF    B_BUF    C_BUF    D0_BUF    D1_BUF    D2_BUF    D3_BUF    D4_BUF    D5_BUF
  23345. +    D6_BUF    D7_BUF
  23346. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  23347. U1 inv DPWR DGND
  23348. +    GBAR   G 
  23349. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  23350. U2 bufa(3) DPWR DGND
  23351. +    A_BUF B_BUF C_BUF   P Q R 
  23352. +    D_AS251_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  23353. U3 inva(3) DPWR DGND
  23354. +    A_BUF B_BUF C_BUF   PBAR QBAR RBAR 
  23355. +    D_AS251_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  23356. U4 ao(4,8) DPWR DGND
  23357. +    D0_BUF    PBAR    QBAR    RBAR
  23358. +    D1_BUF    P    QBAR    RBAR
  23359. +    D2_BUF    PBAR    Q    RBAR
  23360. +    D3_BUF    P    Q    RBAR
  23361. +    D4_BUF    PBAR    QBAR    R
  23362. +    D5_BUF    P    QBAR    R
  23363. +    D6_BUF    PBAR    Q    R
  23364. +    D7_BUF    P    Q    R
  23365. +    E
  23366. +    D0_GATE IO_AS00 
  23367. U5 buf3 DPWR DGND
  23368. +    E   G   Y 
  23369. +    D_AS251_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23370. U6 bufa(3) DPWR DGND
  23371. +    A_BUF B_BUF C_BUF   J K L 
  23372. +    D_AS251_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  23373. U7 inva(3) DPWR DGND
  23374. +    A_BUF B_BUF C_BUF   JBAR KBAR LBAR 
  23375. +    D_AS251_4 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  23376. U8 aoi(4,8) DPWR DGND
  23377. +    D0_BUF    JBAR    KBAR    LBAR
  23378. +    D1_BUF    J    KBAR    LBAR
  23379. +    D2_BUF    JBAR    K    LBAR
  23380. +    D3_BUF    J    K    LBAR
  23381. +    D4_BUF    JBAR    KBAR    L
  23382. +    D5_BUF    J    KBAR    L
  23383. +    D6_BUF    JBAR    K    L
  23384. +    D7_BUF    J    K    L
  23385. +    F
  23386. +    D0_GATE IO_AS00 
  23387. U9 buf3 DPWR DGND
  23388. +    F   G   W 
  23389. +    D_AS251_6 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23390. .ends
  23391.  
  23392. .model D_AS251_1 ugate (
  23393. +    tplhty=2ns    tplhmx=2ns
  23394. +    tphlty=1ns    tphlmx=1ns
  23395. +    )
  23396. .model D_AS251_3 utgate (
  23397. +    tpzhty=5ns    tpzhmx=5ns
  23398. +    tpzlty=6ns    tpzlmx=6ns
  23399. +    tphzty=3ns    tphzmx=3ns
  23400. +    tplzty=4ns    tplzmx=4ns
  23401. +    tplhty=3ns    tplhmx=3ns
  23402. +    tphlty=4ns    tphlmx=4ns
  23403. +    )
  23404. .model D_AS251_4 ugate (
  23405. +    tplhty=2ns    tplhmx=2ns
  23406. +    tphlty=1.5ns    tphlmx=1.5ns
  23407. +    )
  23408. .model D_AS251_6 utgate (
  23409. +    tpzhty=5ns    tpzhmx=5ns
  23410. +    tpzlty=6ns    tpzlmx=6ns
  23411. +    tphzty=3ns    tphzmx=3ns
  23412. +    tplzty=4ns    tplzmx=4ns
  23413. +    tplhty=3ns    tplhmx=3ns
  23414. +    tphlty=2.5ns    tphlmx=2.5ns
  23415. +    )
  23416. *----------
  23417. * 74F251  8-LINE TO 1-LINE DATA SELECTORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  23418. *
  23419. * The F Logic Data Book, 1987, TI
  23420. * tvh    07/05/89    Update interface and model names
  23421.  
  23422. .subckt 74F251  GBAR A B C D0 D1 D2 D3 D4 D5 D6 D7 Y W
  23423. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23424. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23425. UIBUF bufa(11) DPWR DGND
  23426. +    A    B    C    D0    D1    D2    D3    D4    D5
  23427. +    D6    D7
  23428. +    A_BUF    B_BUF    C_BUF    D0_BUF    D1_BUF    D2_BUF    D3_BUF    D4_BUF    D5_BUF
  23429. +    D6_BUF    D7_BUF
  23430. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  23431. U1 inv DPWR DGND
  23432. +    GBAR   G 
  23433. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  23434. U2 bufa(3) DPWR DGND
  23435. +    A_BUF B_BUF C_BUF   P Q R 
  23436. +    D_F251_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  23437. U3 inva(3) DPWR DGND
  23438. +    A_BUF B_BUF C_BUF   PBAR QBAR RBAR 
  23439. +    D_F251_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  23440. U4 bufa(8) DPWR DGND
  23441. +    D0_BUF    D1_BUF    D2_BUF    D3_BUF    D4_BUF    D5_BUF    D6_BUF    D7_BUF
  23442. +    E0    E1    E2    E3    E4    E5    E6    E7
  23443. +    D_F251_2 IO_F MNTYMXDLY={MNTYMXDLY} 
  23444. U5 ao(4,8) DPWR DGND
  23445. +    E0    PBAR    QBAR    RBAR
  23446. +    E1    P    QBAR    RBAR
  23447. +    E2    PBAR    Q    RBAR
  23448. +    E3    P    Q    RBAR
  23449. +    E4    PBAR    QBAR    R
  23450. +    E5    P    QBAR    R
  23451. +    E6    PBAR    Q    R
  23452. +    E7    P    Q    R
  23453. +    M
  23454. +    D0_GATE IO_F 
  23455. U6 buf3 DPWR DGND
  23456. +    M   G   Y 
  23457. +    D_F251_4 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23458. U7 bufa(3) DPWR DGND
  23459. +    A_BUF B_BUF C_BUF   J K L 
  23460. +    D_F251_5 IO_F MNTYMXDLY={MNTYMXDLY} 
  23461. U8 inva(3) DPWR DGND
  23462. +    A_BUF B_BUF C_BUF   JBAR KBAR LBAR 
  23463. +    D_F251_5 IO_F MNTYMXDLY={MNTYMXDLY} 
  23464. U9 aoi(4,8) DPWR DGND
  23465. +    D0_BUF    JBAR    KBAR    LBAR
  23466. +    D1_BUF    J    KBAR    LBAR
  23467. +    D2_BUF    JBAR    K    LBAR
  23468. +    D3_BUF    J    K    LBAR
  23469. +    D4_BUF    JBAR    KBAR    L
  23470. +    D5_BUF    J    KBAR    L
  23471. +    D6_BUF    JBAR    K    L
  23472. +    D7_BUF    J    K    L
  23473. +    H
  23474. +    D0_GATE IO_F 
  23475. U10 buf3 DPWR DGND
  23476. +    H   G   W 
  23477. +    D_F251_7 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23478. .ends
  23479.  
  23480. .model D_F251_1 ugate (
  23481. +    tplhty=2.4ns    tplhmx=3.5ns
  23482. +    tphlmn=0.3ns    tphlty=1.8ns
  23483. +    tphlmx=2.5ns
  23484. +    )
  23485. .model D_F251_2 ugate (
  23486. +    tplhmn=1ns
  23487. +    )
  23488. .model D_F251_4 utgate (
  23489. +    tpzhmn=3.2ns    tpzhty=6.5ns
  23490. +    tpzhmx=10ns    tpzlmn=2.7ns
  23491. +    tpzlty=5.6ns    tpzlmx=9ns
  23492. +    tphzmn=2.2ns    tphzty=4.3ns
  23493. +    tphzmx=7ns    tplzmn=1.2ns
  23494. +    tplzty=3.1ns    tplzmx=5.5ns
  23495. +    tplhmn=3.7ns    tplhty=6.8ns
  23496. +    tplhmx=10.5ns    tphlmn=2.9ns
  23497. +    tphlty=4.7ns    tphlmx=7.5ns
  23498. +    )
  23499. .model D_F251_5 ugate (
  23500. +    tplhmn=1.2ns    tplhty=2.7ns
  23501. +    tplhmx=3.5ns    tphlmn=1ns
  23502. +    tphlty=1.8ns    tphlmx=2ns
  23503. +    )
  23504. .model D_F251_7 utgate (
  23505. +    tpzhmn=2.2ns    tpzhty=5ns
  23506. +    tpzhmx=8ns    tpzlmn=2.7ns
  23507. +    tpzlty=6ns    tpzlmx=9.5ns
  23508. +    tphzmn=2.2ns    tphzty=4.6ns
  23509. +    tphzmx=7.5ns    tplzmn=1.2ns
  23510. +    tplzty=2.8ns    tplzmx=5.5ns
  23511. +    tplhmn=2.2ns    tplhty=3.7ns
  23512. +    tplhmx=7ns    tphlmn=1.2ns
  23513. +    tphlty=2.6ns    tphlmx=5ns
  23514. +    )
  23515. *----------
  23516. * 74HC251  8-LINE TO 1-LINE DATA SELECTORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  23517. *
  23518. * The High-speed CMOS Logic Data Book, 1988, TI
  23519. * tvh    07/05/89    Update interface and model names
  23520.  
  23521. .subckt 74HC251  GBAR A B C D0 D1 D2 D3 D4 D5 D6 D7 Y W
  23522. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23523. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23524. UIBUF bufa(3) DPWR DGND
  23525. +    A B C   A_BUF B_BUF C_BUF 
  23526. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  23527. U1 inv DPWR DGND
  23528. +    GBAR   G 
  23529. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  23530. U2 bufa(3) DPWR DGND
  23531. +    A_BUF B_BUF C_BUF   P Q R 
  23532. +    D_HC251_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  23533. U3 inva(3) DPWR DGND
  23534. +    A_BUF B_BUF C_BUF   PBAR QBAR RBAR 
  23535. +    D_HC251_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  23536. U4 ao(4,8) DPWR DGND
  23537. +    D0    PBAR    QBAR    RBAR
  23538. +    D1    P    QBAR    RBAR
  23539. +    D2    PBAR    Q    RBAR
  23540. +    D3    P    Q    RBAR
  23541. +    D4    PBAR    QBAR    R
  23542. +    D5    P    QBAR    R
  23543. +    D6    PBAR    Q    R
  23544. +    D7    P    Q    R
  23545. +    E
  23546. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  23547. U5 buf3 DPWR DGND
  23548. +    E   G   Y 
  23549. +    D_HC251_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23550. U6 inv3 DPWR DGND
  23551. +    E   G   W 
  23552. +    D_HC251_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23553. .ends
  23554.  
  23555. .model D_HC251_1 ugate (
  23556. +    tplhty=4ns    tplhmx=2ns
  23557. +    tphlty=4ns    tphlmx=2ns
  23558. +    )
  23559. .model D_HC251_3 utgate (
  23560. +    tpzhty=10ns    tpzhmx=36ns
  23561. +    tpzlty=10ns    tpzlmx=36ns
  23562. +    tphzty=15ns    tphzmx=49ns
  23563. +    tplzty=15ns    tplzmx=49ns
  23564. +    tplhty=17ns    tplhmx=49ns
  23565. +    tphlty=17ns    tphlmx=49ns
  23566. +    )
  23567. *----------
  23568. * 74LS251  8-LINE TO 1-LINE DATA SELECTORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  23569. *
  23570. * The TTL Data Book, Vol 2, 1985, TI
  23571. * tvh    07/5/89      Update interface and model names
  23572.  
  23573. .subckt 74LS251  GBAR A B C D0 D1 D2 D3 D4 D5 D6 D7 Y W
  23574. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23575. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23576. UIBUF bufa(11) DPWR DGND
  23577. +    A    B    C    D0    D1    D2    D3    D4    D5
  23578. +    D6    D7
  23579. +    A_BUF    B_BUF    C_BUF    D0_BUF    D1_BUF    D2_BUF    D3_BUF    D4_BUF    D5_BUF
  23580. +    D6_BUF    D7_BUF
  23581. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  23582. U1 inv DPWR DGND
  23583. +    GBAR   G 
  23584. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  23585. U2 bufa(3) DPWR DGND
  23586. +    A_BUF B_BUF C_BUF   P Q R 
  23587. +    D_LS251_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  23588. U3 inva(3) DPWR DGND
  23589. +    A_BUF B_BUF C_BUF   PBAR QBAR RBAR 
  23590. +    D_LS251_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  23591. U4 ao(4,8) DPWR DGND
  23592. +    D0_BUF    PBAR    QBAR    RBAR
  23593. +    D1_BUF    P    QBAR    RBAR
  23594. +    D2_BUF    PBAR    Q    RBAR
  23595. +    D3_BUF    P    Q    RBAR
  23596. +    D4_BUF    PBAR    QBAR    R
  23597. +    D5_BUF    P    QBAR    R
  23598. +    D6_BUF    PBAR    Q    R
  23599. +    D7_BUF    P    Q    R
  23600. +    E
  23601. +    D0_GATE IO_LS 
  23602. U5 buf3 DPWR DGND
  23603. +    E   G   Y 
  23604. +    D_LS251_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23605. U6 bufa(3) DPWR DGND
  23606. +    A_BUF B_BUF C_BUF   J K L 
  23607. +    D_LS251_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  23608. U7 inva(3) DPWR DGND
  23609. +    A_BUF B_BUF C_BUF   JBAR KBAR LBAR 
  23610. +    D_LS251_4 IO_LS MNTYMXDLY={MNTYMXDLY} 
  23611. U8 aoi(4,8) DPWR DGND
  23612. +    D0_BUF    JBAR    KBAR    LBAR
  23613. +    D1_BUF    J    KBAR    LBAR
  23614. +    D2_BUF    JBAR    K    LBAR
  23615. +    D3_BUF    J    K    LBAR
  23616. +    D4_BUF    JBAR    KBAR    L
  23617. +    D5_BUF    J    KBAR    L
  23618. +    D6_BUF    JBAR    K    L
  23619. +    D7_BUF    J    K    L
  23620. +    F
  23621. +    D0_GATE IO_LS 
  23622. U9 buf3 DPWR DGND
  23623. +    F   G   W 
  23624. +    D_LS251_6 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23625. .ends
  23626.  
  23627. .model D_LS251_1 ugate (
  23628. +    tplhty=12ns    tplhmx=17ns
  23629. +    tphlty=10ns    tphlmx=17ns
  23630. +    )
  23631. .model D_LS251_3 utgate (
  23632. +    tpzhty=30ns    tpzhmx=45ns
  23633. +    tpzlty=26ns    tpzlmx=40ns
  23634. +    tphzty=30ns    tphzmx=45ns
  23635. +    tplzty=15ns    tplzmx=25ns
  23636. +    tplhty=17ns    tplhmx=28ns
  23637. +    tphlty=18ns    tphlmx=28ns
  23638. +    )
  23639. .model D_LS251_4 ugate (
  23640. +    tplhty=12ns    tplhmx=18ns
  23641. +    tphlty=10ns    tphlmx=18ns
  23642. +    )
  23643. .model D_LS251_6 utgate (
  23644. +    tpzhty=17ns    tpzhmx=27ns
  23645. +    tpzlty=24ns    tpzlmx=40ns
  23646. +    tphzty=37ns    tphzmx=55ns
  23647. +    tplzty=15ns    tplzmx=25ns
  23648. +    tplhty=10ns    tplhmx=15ns
  23649. +    tphlty=9ns    tphlmx=15ns
  23650. +    )
  23651. *----------
  23652. * 74S251  8-LINE TO 1-LINE DATA SELECTORS/MULTIPLEXERS WITH 3-STATE OUTPUTS.
  23653. *
  23654. * The TTL Data Book, Vol 2, 1985, TI
  23655. * tvh    07/5/89      Update interface and model names
  23656.  
  23657. .subckt 74S251  GBAR A B C D0 D1 D2 D3 D4 D5 D6 D7 Y W
  23658. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23659. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23660. UIBUF bufa(11) DPWR DGND
  23661. +    A    B    C    D0    D1    D2    D3    D4    D5
  23662. +    D6    D7
  23663. +    A_BUF    B_BUF    C_BUF    D0_BUF    D1_BUF    D2_BUF    D3_BUF    D4_BUF    D5_BUF
  23664. +    D6_BUF    D7_BUF
  23665. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  23666. U1 inv DPWR DGND
  23667. +    GBAR   G 
  23668. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  23669. U2 bufa(3) DPWR DGND
  23670. +    A_BUF B_BUF C_BUF   P Q R 
  23671. +    D_S251_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  23672. U3 inva(3) DPWR DGND
  23673. +    A_BUF B_BUF C_BUF   PBAR QBAR RBAR 
  23674. +    D_S251_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  23675. U4 ao(4,8) DPWR DGND
  23676. +    D0_BUF    PBAR    QBAR    RBAR
  23677. +    D1_BUF    P    QBAR    RBAR
  23678. +    D2_BUF    PBAR    Q    RBAR
  23679. +    D3_BUF    P    Q    RBAR
  23680. +    D4_BUF    PBAR    QBAR    R
  23681. +    D5_BUF    P    QBAR    R
  23682. +    D6_BUF    PBAR    Q    R
  23683. +    D7_BUF    P    Q    R
  23684. +    E
  23685. +    D0_GATE IO_S 
  23686. U5 buf3 DPWR DGND
  23687. +    E   G   Y 
  23688. +    D_S251_3 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23689. U6 bufa(3) DPWR DGND
  23690. +    A_BUF B_BUF C_BUF   J K L 
  23691. +    D_S251_4 IO_S MNTYMXDLY={MNTYMXDLY} 
  23692. U7 inva(3) DPWR DGND
  23693. +    A_BUF B_BUF C_BUF   JBAR KBAR LBAR 
  23694. +    D_S251_4 IO_S MNTYMXDLY={MNTYMXDLY} 
  23695. U8 aoi(4,8) DPWR DGND
  23696. +    D0_BUF    JBAR    KBAR    LBAR
  23697. +    D1_BUF    J    KBAR    LBAR
  23698. +    D2_BUF    JBAR    K    LBAR
  23699. +    D3_BUF    J    K    LBAR
  23700. +    D4_BUF    JBAR    KBAR    L
  23701. +    D5_BUF    J    KBAR    L
  23702. +    D6_BUF    JBAR    K    L
  23703. +    D7_BUF    J    K    L
  23704. +    F
  23705. +    D0_GATE IO_S 
  23706. U9 buf3 DPWR DGND
  23707. +    F   G   W 
  23708. +    D_S251_6 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23709. .ends
  23710.  
  23711. .model D_S251_1 ugate (
  23712. +    tplhty=4ns    tplhmx=6ns
  23713. +    tphlty=5ns    tphlmx=7.5ns
  23714. +    )
  23715. .model D_S251_3 utgate (
  23716. +    tpzhty=13ns    tpzhmx=19.5ns
  23717. +    tpzlty=14ns    tpzlmx=21ns
  23718. +    tphzty=5.5ns    tphzmx=8.5ns
  23719. +    tplzty=9ns    tplzmx=14ns
  23720. +    tplhty=8ns    tplhmx=12ns
  23721. +    tphlty=8ns    tphlmx=12ns
  23722. +    )
  23723. .model D_S251_4 ugate (
  23724. +    tplhty=4.5ns    tplhmx=6.5ns
  23725. +    tphlty=5.5ns    tphlmx=8ns
  23726. +    )
  23727. .model D_S251_6 utgate (
  23728. +    tpzhty=13ns    tpzhmx=19.5ns
  23729. +    tpzlty=14ns    tpzlmx=21ns
  23730. +    tphzty=5.5ns    tphzmx=8.5ns
  23731. +    tplzty=9ns    tplzmx=14ns
  23732. +    tplhty=4.5ns    tplhmx=7ns
  23733. +    tphlty=4.5ns    tphlmx=7ns
  23734. +    )
  23735. *--------------------------------------------------------------------------
  23736. * 74AC253  DUAL 4 TO 1-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  23737. *
  23738. * The FACT Data Book, 1987, Fairchild
  23739. * cv    06/29/90      Created from LS
  23740.  
  23741. .subckt 74AC253  OEABAR OEBBAR S0 S1 I0A I1A I2A I3A I0B I1B I2B I3B ZA ZB
  23742. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23743. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23744. UIBUF bufa(2) DPWR DGND
  23745. +    S0 S1   S0_BUF S1_BUF 
  23746. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  23747. U1 bufa(2) DPWR DGND
  23748. +    S0_BUF S1_BUF   P Q 
  23749. +    D_AC253_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  23750. U2 inva(2) DPWR DGND
  23751. +    S0_BUF S1_BUF   PBAR QBAR 
  23752. +    D_AC253_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  23753. U3 inva(2) DPWR DGND
  23754. +    OEABAR OEBBAR   OEA OEB 
  23755. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  23756. U4 ao(3,4) DPWR DGND
  23757. +    I0A    PBAR    QBAR
  23758. +    I1A    P    QBAR
  23759. +    I2A    PBAR    Q
  23760. +    I3A    P    Q
  23761. +    D1
  23762. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  23763. U5 ao(3,4) DPWR DGND
  23764. +    I0B    PBAR    QBAR
  23765. +    I1B    P    QBAR
  23766. +    I2B    PBAR    Q
  23767. +    I3B    P    Q
  23768. +    D2
  23769. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  23770. U6 buf3 DPWR DGND
  23771. +    D1   OEA   ZA 
  23772. +    D_AC253_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23773. U7 buf3 DPWR DGND
  23774. +    D2   OEB   ZB 
  23775. +    D_AC253_3 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23776. .ends
  23777.  
  23778. .model D_AC253_1 ugate (
  23779. +    tplhmn=1ns    tplhty=6.5ns
  23780. +    tplhmx=12.5ns    tphlmn=1ns
  23781. +    tphlty=7ns    tphlmx=13ns
  23782. +    )
  23783. .model D_AC253_3 utgate (
  23784. +    tpzhmn=1ns    tpzhty=3.5ns
  23785. +    tpzhmx=6.5ns    tpzlmn=1ns
  23786. +    tpzlty=3.5ns    tpzlmx=7ns
  23787. +    tphzmn=1ns    tphzty=5ns
  23788. +    tphzmx=8.5ns    tplzmn=1ns
  23789. +    tplzty=4ns    tplzmx=7.5ns
  23790. +    tplhmn=1ns    tplhty=5.5ns
  23791. +    tplhmx=11.5ns    tphlmn=1ns
  23792. +    tphlty=5.5ns    tphlmx=11ns
  23793. +    )
  23794. *---------
  23795. * 74ACT253  DUAL 4 TO 1-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  23796. *
  23797. * The FACT Data Book, 1987, Fairchild
  23798. * cv    06/29/90      Created from LS
  23799.  
  23800. .subckt 74ACT253  OEABAR OEBBAR S0 S1 I0A I1A I2A I3A I0B I1B I2B I3B ZA ZB
  23801. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23802. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23803. UIBUF bufa(2) DPWR DGND
  23804. +    S0 S1   S0_BUF S1_BUF 
  23805. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  23806. U1 bufa(2) DPWR DGND
  23807. +    S0_BUF S1_BUF   P Q 
  23808. +    D_ACT253_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  23809. U2 inva(2) DPWR DGND
  23810. +    S0_BUF S1_BUF   PBAR QBAR 
  23811. +    D_ACT253_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  23812. U3 inva(2) DPWR DGND
  23813. +    OEABAR OEBBAR   OEA OEB 
  23814. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  23815. U4 ao(3,4) DPWR DGND
  23816. +    I0A    PBAR    QBAR
  23817. +    I1A    P    QBAR
  23818. +    I2A    PBAR    Q
  23819. +    I3A    P    Q
  23820. +    D1
  23821. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  23822. U5 ao(3,4) DPWR DGND
  23823. +    I0B    PBAR    QBAR
  23824. +    I1B    P    QBAR
  23825. +    I2B    PBAR    Q
  23826. +    I3B    P    Q
  23827. +    D2
  23828. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  23829. U6 buf3 DPWR DGND
  23830. +    D1   OEA   ZA 
  23831. +    D_ACT253_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23832. U7 buf3 DPWR DGND
  23833. +    D2   OEB   ZB 
  23834. +    D_ACT253_3 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23835. .ends
  23836.  
  23837. .model D_ACT253_1 ugate (
  23838. +    tplhmn=1ns    tplhty=7ns
  23839. +    tplhmx=13ns    tphlmn=1ns
  23840. +    tphlty=7.5ns    tphlmx=14.5ns
  23841. +    )
  23842. .model D_ACT253_3 utgate (
  23843. +    tpzhmn=1ns    tpzhty=4.5ns
  23844. +    tpzhmx=8.5ns    tpzlmn=1ns
  23845. +    tpzlty=5ns    tpzlmx=9ns
  23846. +    tphzmn=1ns    tphzty=6ns
  23847. +    tphzmx=10ns    tplzmn=1ns
  23848. +    tplzty=4.5ns    tplzmx=8.5ns
  23849. +    tplhmn=1ns    tplhty=5.5ns
  23850. +    tplhmx=11ns    tphlmn=1ns
  23851. +    tphlty=6.5ns    tphlmx=12.5ns
  23852. +    )
  23853. *---------
  23854. * 74ALS253  DUAL 4 TO 1-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  23855. *
  23856. * The ALS/AS Logic Data Book, 1986, TI
  23857. * tvh    07/5/89        Update interface and model names
  23858.  
  23859. .subckt 74ALS253  G1BAR G2BAR A B 1C0 1C1 1C2 1C3 2C0 2C1 2C2 2C3 Y1 Y2
  23860. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23861. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23862. UIBUF bufa(2) DPWR DGND
  23863. +    A B   A_BUF B_BUF 
  23864. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  23865. U1 bufa(2) DPWR DGND
  23866. +    A_BUF B_BUF   P Q 
  23867. +    D_ALS253_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  23868. U2 inva(2) DPWR DGND
  23869. +    A_BUF B_BUF   PBAR QBAR 
  23870. +    D_ALS253_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  23871. U3 inva(2) DPWR DGND
  23872. +    G1BAR G2BAR   G1 G2 
  23873. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  23874. U4 ao(3,4) DPWR DGND
  23875. +    1C0    PBAR    QBAR
  23876. +    1C1    P    QBAR
  23877. +    1C2    PBAR    Q
  23878. +    1C3    P    Q
  23879. +    D1
  23880. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  23881. U5 ao(3,4) DPWR DGND
  23882. +    2C0    PBAR    QBAR
  23883. +    2C1    P    QBAR
  23884. +    2C2    PBAR    Q
  23885. +    2C3    P    Q
  23886. +    D2
  23887. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  23888. U6 buf3 DPWR DGND
  23889. +    D1   G1   Y1 
  23890. +    D_ALS253_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23891. U7 buf3 DPWR DGND
  23892. +    D2   G2   Y2 
  23893. +    D_ALS253_3 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23894. .ends
  23895.  
  23896. .model D_ALS253_1 ugate (
  23897. +    tplhmn=3ns    tplhmx=11ns
  23898. +    tphlmn=2ns    tphlmx=7ns
  23899. +    )
  23900. .model D_ALS253_3 utgate (
  23901. +    tpzhmn=3ns    tpzhmx=14ns
  23902. +    tpzlmn=4ns    tpzlmx=16ns
  23903. +    tphzmn=2ns    tphzmx=10ns
  23904. +    tplzmn=2ns    tplzmx=14ns
  23905. +    tplhmn=2ns    tplhmx=10ns
  23906. +    tphlmn=3ns    tphlmx=14ns
  23907. +    )
  23908. *----------
  23909. * 74AS253  DUAL 4 TO 1-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  23910. *
  23911. * The ALS/AS Logic Data Book, 1986, TI
  23912. * tvh    07/5/89        Update interface and model names
  23913.  
  23914. .subckt 74AS253  G1BAR G2BAR A B 1C0 1C1 1C2 1C3 2C0 2C1 2C2 2C3 Y1 Y2
  23915. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23916. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23917. UIBUF bufa(2) DPWR DGND
  23918. +    A B   A_BUF B_BUF 
  23919. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  23920. U1 bufa(2) DPWR DGND
  23921. +    A_BUF B_BUF   P Q 
  23922. +    D_AS253_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  23923. U2 inva(2) DPWR DGND
  23924. +    A_BUF B_BUF   PBAR QBAR 
  23925. +    D_AS253_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  23926. U3 inva(2) DPWR DGND
  23927. +    G1BAR G2BAR   G1 G2 
  23928. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  23929. U4 ao(3,4) DPWR DGND
  23930. +    1C0    PBAR    QBAR
  23931. +    1C1    P    QBAR
  23932. +    1C2    PBAR    Q
  23933. +    1C3    P    Q
  23934. +    D1
  23935. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  23936. U5 ao(3,4) DPWR DGND
  23937. +    2C0    PBAR    QBAR
  23938. +    2C1    P    QBAR
  23939. +    2C2    PBAR    Q
  23940. +    2C3    P    Q
  23941. +    D2
  23942. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  23943. U6 buf3 DPWR DGND
  23944. +    D1   G1   Y1 
  23945. +    D_AS253_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23946. U7 buf3 DPWR DGND
  23947. +    D2   G2   Y2 
  23948. +    D_AS253_3 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  23949. .ends
  23950.  
  23951. .model D_AS253_1 ugate (
  23952. +    tplhmn=1ns    tplhmx=6ns
  23953. +    tphlmn=1ns    tphlmx=3.5ns
  23954. +    )
  23955. .model D_AS253_3 utgate (
  23956. +    tpzhmn=4ns    tpzhmx=12.5ns
  23957. +    tpzlmn=4ns    tpzlmx=11.5ns
  23958. +    tphzmn=2ns    tphzmx=6ns
  23959. +    tplzmn=2ns    tplzmx=7ns
  23960. +    tplhmn=3ns    tplhmx=7.5ns
  23961. +    tphlmn=3ns    tphlmx=8ns
  23962. +    )
  23963. *----------
  23964. * 74F253  DUAL 4 TO 1-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  23965. *
  23966. * The F Logic Data Book, 1987, TI
  23967. * tvh    07/05/89    Update interface and model names
  23968.  
  23969. .subckt 74F253  G1BAR G2BAR A B 1C0 1C1 1C2 1C3 2C0 2C1 2C2 2C3 Y1 Y2
  23970. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  23971. +    params: MNTYMXDLY=0 IO_LEVEL=0
  23972. UIBUF bufa(2) DPWR DGND
  23973. +    A B   A_BUF B_BUF 
  23974. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  23975. U1 bufa(2) DPWR DGND
  23976. +    A_BUF B_BUF   P Q 
  23977. +    D_F253_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  23978. U2 inva(2) DPWR DGND
  23979. +    A_BUF B_BUF   PBAR QBAR 
  23980. +    D_F253_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  23981. U3 inva(2) DPWR DGND
  23982. +    G1BAR G2BAR   G1 G2 
  23983. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  23984. U4 ao(3,4) DPWR DGND
  23985. +    1C0    PBAR    QBAR
  23986. +    1C1    P    QBAR
  23987. +    1C2    PBAR    Q
  23988. +    1C3    P    Q
  23989. +    D1
  23990. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  23991. U5 ao(3,4) DPWR DGND
  23992. +    2C0    PBAR    QBAR
  23993. +    2C1    P    QBAR
  23994. +    2C2    PBAR    Q
  23995. +    2C3    P    Q
  23996. +    D2
  23997. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  23998. U6 buf3 DPWR DGND
  23999. +    D1   G1   Y1 
  24000. +    D_F253_3 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24001. U7 buf3 DPWR DGND
  24002. +    D2   G2   Y2 
  24003. +    D_F253_3 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24004. .ends
  24005.  
  24006. .model D_F253_1 ugate (
  24007. +    tplhmn=1.5ns    tplhty=3ns
  24008. +    tplhmx=5ns    tphlmn=0.5ns
  24009. +    tphlty=2ns    tphlmx=3ns
  24010. +    )
  24011. .model D_F253_3 utgate (
  24012. +    tpzhmn=2.2ns    tpzhty=5.6ns
  24013. +    tpzhmx=9ns    tpzlmn=2.2ns
  24014. +    tpzlty=5.6ns    tpzlmx=9ns
  24015. +    tphzmn=1.2ns    tphzty=3.3ns
  24016. +    tphzmx=6ns    tplzmn=1.2ns
  24017. +    tplzty=4ns    tplzmx=7ns
  24018. +    tplhmn=2.2ns    tplhty=5.1ns
  24019. +    tplhmx=8ns    tphlmn=1.7ns
  24020. +    tphlty=4.1ns    tphlmx=7ns
  24021. +    )
  24022. *----------
  24023. * 74HC253  DUAL 4 TO 1-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24024. *
  24025. * The High-speed CMOS Logic Data Book, 1988, TI
  24026. * tvh    07/05/89    Update interface and model names
  24027.  
  24028. .subckt 74HC253  G1BAR G2BAR A B 1C0 1C1 1C2 1C3 2C0 2C1 2C2 2C3 Y1 Y2
  24029. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24030. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24031. U1 bufa(2) DPWR DGND
  24032. +    A B   P Q 
  24033. +    D_HC253_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24034. U3 inva(4) DPWR DGND
  24035. +    P Q G1BAR G2BAR   PBAR QBAR G1 G2 
  24036. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24037. U4 ao(3,4) DPWR DGND
  24038. +    1C0    PBAR    QBAR
  24039. +    1C1    P    QBAR
  24040. +    1C2    PBAR    Q
  24041. +    1C3    P    Q
  24042. +    D1
  24043. +    D_HC253_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24044. U5 ao(3,4) DPWR DGND
  24045. +    2C0    PBAR    QBAR
  24046. +    2C1    P    QBAR
  24047. +    2C2    PBAR    Q
  24048. +    2C3    P    Q
  24049. +    D2
  24050. +    D_HC253_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24051. U6 buf3 DPWR DGND
  24052. +    D1   G1   Y1 
  24053. +    D_HC253_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24054. U7 buf3 DPWR DGND
  24055. +    D2   G2   Y2 
  24056. +    D_HC253_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24057. .ends
  24058.  
  24059. .model D_HC253_1 ugate (
  24060. +    tplhty=3ns    tplhmx=3ns
  24061. +    tphlty=3ns    tphlmx=3ns
  24062. +    )
  24063. .model D_HC253_2 ugate (
  24064. +    tplhty=16ns    tplhmx=35ns
  24065. +    tphlty=16ns    tphlmx=35ns
  24066. +    )
  24067. .model D_HC253_3 utgate (
  24068. +    tpzhty=11ns    tpzhmx=25ns
  24069. +    tpzlty=11ns    tpzlmx=25ns
  24070. +    tphzty=14ns    tphzmx=38ns
  24071. +    tplzty=14ns    tplzmx=38ns
  24072. +    )
  24073. *----------
  24074. * 74LS253  DUAL 4 TO 1-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24075. *
  24076. * The TTL Data Book, Vol 2, 1985, TI
  24077. * tvh    07/5/89      Update interface and model names
  24078.  
  24079. .subckt 74LS253  G1BAR G2BAR A B 1C0 1C1 1C2 1C3 2C0 2C1 2C2 2C3 Y1 Y2
  24080. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24081. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24082. UIBUF bufa(2) DPWR DGND
  24083. +    A B   A_BUF B_BUF 
  24084. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24085. U1 bufa(2) DPWR DGND
  24086. +    A_BUF B_BUF   P Q 
  24087. +    D_LS253_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  24088. U2 inva(2) DPWR DGND
  24089. +    A_BUF B_BUF   PBAR QBAR 
  24090. +    D_LS253_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  24091. U3 inva(2) DPWR DGND
  24092. +    G1BAR G2BAR   G1 G2 
  24093. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24094. U4 ao(3,4) DPWR DGND
  24095. +    1C0    PBAR    QBAR
  24096. +    1C1    P    QBAR
  24097. +    1C2    PBAR    Q
  24098. +    1C3    P    Q
  24099. +    D1
  24100. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24101. U5 ao(3,4) DPWR DGND
  24102. +    2C0    PBAR    QBAR
  24103. +    2C1    P    QBAR
  24104. +    2C2    PBAR    Q
  24105. +    2C3    P    Q
  24106. +    D2
  24107. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24108. U6 buf3 DPWR DGND
  24109. +    D1   G1   Y1 
  24110. +    D_LS253_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24111. U7 buf3 DPWR DGND
  24112. +    D2   G2   Y2 
  24113. +    D_LS253_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24114. .ends
  24115.  
  24116. .model D_LS253_1 ugate (
  24117. +    tplhty=13ns    tplhmx=20ns
  24118. +    tphlty=8ns    tphlmx=12ns
  24119. +    )
  24120. .model D_LS253_3 utgate (
  24121. +    tpzhty=15ns    tpzhmx=28ns
  24122. +    tpzlty=15ns    tpzlmx=23ns
  24123. +    tphzty=27ns    tphzmx=41ns
  24124. +    tplzty=18ns    tplzmx=27ns
  24125. +    tplhty=17ns    tplhmx=25ns
  24126. +    tphlty=13ns    tphlmx=20ns
  24127. +    )
  24128. *----------
  24129. * 74S253  DUAL 4 TO 1-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24130. *
  24131. * The TTL Data Book, Vol 2, 1985, TI
  24132. * tvh    07/5/89      Update interface and model names
  24133.  
  24134. .subckt 74S253  G1BAR G2BAR A B 1C0 1C1 1C2 1C3 2C0 2C1 2C2 2C3 Y1 Y2
  24135. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24136. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24137. UIBUF bufa(2) DPWR DGND
  24138. +    A B   A_BUF B_BUF 
  24139. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24140. U1 bufa(2) DPWR DGND
  24141. +    A_BUF B_BUF   P Q 
  24142. +    D_S253_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  24143. U2 inva(2) DPWR DGND
  24144. +    A_BUF B_BUF   PBAR QBAR 
  24145. +    D_S253_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  24146. U3 inva(2) DPWR DGND
  24147. +    G1BAR G2BAR   G1 G2 
  24148. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24149. U4 ao(3,4) DPWR DGND
  24150. +    1C0    PBAR    QBAR
  24151. +    1C1    P    QBAR
  24152. +    1C2    PBAR    Q
  24153. +    1C3    P    Q
  24154. +    D1
  24155. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24156. U5 ao(3,4) DPWR DGND
  24157. +    2C0    PBAR    QBAR
  24158. +    2C1    P    QBAR
  24159. +    2C2    PBAR    Q
  24160. +    2C3    P    Q
  24161. +    D2
  24162. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24163. U6 buf3 DPWR DGND
  24164. +    D1   G1   Y1 
  24165. +    D_S253_3 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24166. U7 buf3 DPWR DGND
  24167. +    D2   G2   Y2 
  24168. +    D_S253_3 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24169. .ends
  24170.  
  24171. .model D_S253_1 ugate (
  24172. +    tplhty=5.5ns    tplhmx=9ns
  24173. +    tphlty=6ns    tphlmx=9ns
  24174. +    )
  24175. .model D_S253_3 utgate (
  24176. +    tpzhty=11ns    tpzhmx=16.5ns
  24177. +    tpzlty=12ns    tpzlmx=18ns
  24178. +    tphzty=6.5ns    tphzmx=9.5ns
  24179. +    tplzty=10ns    tplzmx=15ns
  24180. +    tplhty=6ns    tplhmx=9ns
  24181. +    tphlty=6ns    tphlmx=9ns
  24182. +    )
  24183. *--------------------------------------------------------------------------
  24184. * 74AC257  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24185. *
  24186. * The FACT Data Book, 1987, Fairchild
  24187. * cv    06/29/90       Created from LS
  24188.  
  24189. .subckt 74AC257  OEBAR I0A I1A I0B I1B I0C I1C I0D I1D S ZA ZB ZC ZD
  24190. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24191. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24192. UIBUF buf DPWR DGND
  24193. +    S   S_BUF 
  24194. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24195. U1 inv DPWR DGND
  24196. +    OEBAR   OE 
  24197. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24198. U2 buf DPWR DGND
  24199. +    S_BUF   D 
  24200. +    D_AC257_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  24201. U3 inv DPWR DGND
  24202. +    S_BUF   DBAR 
  24203. +    D_AC257_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  24204. U4 ao(2,2) DPWR DGND
  24205. +    I0A D I1A DBAR   X1 
  24206. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24207. U5 ao(2,2) DPWR DGND
  24208. +    I0B D I1B DBAR   X2 
  24209. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24210. U6 ao(2,2) DPWR DGND
  24211. +    I0C D I1C DBAR   X3 
  24212. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24213. U7 ao(2,2) DPWR DGND
  24214. +    I0D D I1D DBAR   X4 
  24215. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24216. U8 buf3a(4) DPWR DGND
  24217. +    X1 X2 X3 X4   OE   ZA ZB ZC ZD 
  24218. +    D_AC257_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24219. .ends
  24220.  
  24221. .model D_AC257_1 ugate (
  24222. +    tplhty=5ns    tphlty=5.5ns
  24223. +    )
  24224. .model D_AC257_2 utgate (
  24225. +    tplhty=4ns    tphlty=4.5ns
  24226. +    tpzhty=5ns    tpzlty=5ns
  24227. +    tphzty=5ns    tplzty=5ns
  24228. +    )
  24229. *---------
  24230. * 74ACT257  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24231. *
  24232. * The FACT Data Book, 1987, Fairchild
  24233. * cv    06/29/90       Created from LS
  24234.  
  24235. .subckt 74ACT257  OEBAR I0A I1A I0B I1B I0C I1C I0D I1D S ZA ZB ZC ZD
  24236. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24237. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24238. UIBUF buf DPWR DGND
  24239. +    S   S_BUF 
  24240. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24241. U1 inv DPWR DGND
  24242. +    OEBAR   OE 
  24243. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24244. U2 buf DPWR DGND
  24245. +    S_BUF   D 
  24246. +    D_ACT257_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  24247. U3 inv DPWR DGND
  24248. +    S_BUF   DBAR 
  24249. +    D_ACT257_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  24250. U4 ao(2,2) DPWR DGND
  24251. +    I0A D I1A DBAR   X1 
  24252. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24253. U5 ao(2,2) DPWR DGND
  24254. +    I0B D I1B DBAR   X2 
  24255. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24256. U6 ao(2,2) DPWR DGND
  24257. +    I0C D I1C DBAR   X3 
  24258. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24259. U7 ao(2,2) DPWR DGND
  24260. +    I0D D I1D DBAR   X4 
  24261. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24262. U8 buf3a(4) DPWR DGND
  24263. +    X1 X2 X3 X4   OE   ZA ZB ZC ZD 
  24264. +    D_ACT257_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24265. .ends
  24266.  
  24267. .model D_ACT257_1 ugate (
  24268. +    tplhmn=1ns    tplhty=7ns
  24269. +    tplhmx=10.5ns    tphlmn=1ns
  24270. +    tphlty=7ns    tphlmx=11.5ns
  24271. +    )
  24272. .model D_ACT257_2 utgate (
  24273. +    tplhmn=1ns    tplhty=5ns
  24274. +    tplhmx=7.5ns    tphlmn=1ns
  24275. +    tphlty=6ns    tphlmx=8.5ns
  24276. +    tpzhmn=1ns    tpzhty=6ns
  24277. +    tpzhmx=9ns    tpzlmn=1ns
  24278. +    tpzlty=6ns    tpzlmx=9ns
  24279. +    tphzmn=1ns    tphzty=6.5ns
  24280. +    tphzmx=10ns    tplzmn=1ns
  24281. +    tplzty=6ns    tplzmx=8.5ns
  24282. +    )
  24283. *---------
  24284. * 74ALS257  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24285. *
  24286. * The ALS/AS Logic Data Book, 1986, TI
  24287. * tvh    07/5/89        Update interface and model names
  24288.  
  24289. .subckt 74ALS257  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24290. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24291. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24292. UIBUF buf DPWR DGND
  24293. +    SELECT   SELECT_BUF 
  24294. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24295. U2 buf DPWR DGND
  24296. +    SELECT_BUF   D 
  24297. +    D_ALS257_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  24298. U2A inv DPWR DGND
  24299. +    SELECT_BUF   DBAR 
  24300. +    D_ALS257_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  24301. U3 inv DPWR DGND
  24302. +    GBAR   G 
  24303. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24304. U4 ao(2,2) DPWR DGND
  24305. +    1A D 1B DBAR   X1 
  24306. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24307. U5 ao(2,2) DPWR DGND
  24308. +    2A D 2B DBAR   X2 
  24309. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24310. U6 ao(2,2) DPWR DGND
  24311. +    3A D 3B DBAR   X3 
  24312. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24313. U7 ao(2,2) DPWR DGND
  24314. +    4A D 4B DBAR   X4 
  24315. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24316. U8 buf3a(4) DPWR DGND
  24317. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24318. +    D_ALS257_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24319. .ends
  24320.  
  24321. .model D_ALS257_1 ugate (
  24322. +    tplhmn=5ns    tplhmx=8ns
  24323. +    tphlmn=4ns    tphlmx=10ns
  24324. +    )
  24325. .model D_ALS257_2 utgate (
  24326. +    tplhmn=2ns    tplhmx=10ns
  24327. +    tphlmn=2ns    tphlmx=12ns
  24328. +    tpzhmn=4ns    tpzhmx=16ns
  24329. +    tpzlmn=5ns    tpzlmx=18ns
  24330. +    tphzmn=2ns    tphzmx=10ns
  24331. +    tplzmn=4ns    tplzmx=15ns
  24332. +    )
  24333. *----------
  24334. * 74AS257  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24335. *
  24336. * The ALS/AS Logic Data Book, 1986, TI
  24337. * tvh    07/5/89        Update interface and model names
  24338.  
  24339. .subckt 74AS257  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24340. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24341. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24342. UIBUF buf DPWR DGND
  24343. +    SELECT   SELECT_BUF 
  24344. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24345. U1 buf DPWR DGND
  24346. +    SELECT_BUF   D 
  24347. +    D_AS257_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  24348. U2 inv DPWR DGND
  24349. +    SELECT_BUF   DBAR 
  24350. +    D_AS257_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  24351. U3 inv DPWR DGND
  24352. +    GBAR   G 
  24353. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24354. U4 ao(2,2) DPWR DGND
  24355. +    1A D 1B DBAR   X1 
  24356. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24357. U5 ao(2,2) DPWR DGND
  24358. +    2A D 2B DBAR   X2 
  24359. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24360. U6 ao(2,2) DPWR DGND
  24361. +    3A D 3B DBAR   X3 
  24362. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24363. U7 ao(2,2) DPWR DGND
  24364. +    4A D 4B DBAR   X4 
  24365. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24366. U8 buf3a(4) DPWR DGND
  24367. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24368. +    D_AS257_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24369. .ends
  24370.  
  24371. .model D_AS257_1 ugate (
  24372. +    tplhmn=1ns    tplhmx=5.5ns
  24373. +    tphlmn=1ns    tphlmx=4ns
  24374. +    )
  24375. .model D_AS257_2 utgate (
  24376. +    tplhmn=1ns    tplhmx=5.5ns
  24377. +    tphlmn=1ns    tphlmx=6ns
  24378. +    tpzhmn=2ns    tpzhmx=7.5ns
  24379. +    tpzlmn=2ns    tpzlmx=9.5ns
  24380. +    tphzmn=1.5ns    tphzmx=6.5ns
  24381. +    tplzmn=2ns    tplzmx=7ns
  24382. +    )
  24383. *----------
  24384. * 74F257  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24385. *
  24386. * The F Logic Data Book, 1987, TI
  24387. * tvh    07/05/89    Update interface and model names
  24388.  
  24389. .subckt 74F257  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24390. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24391. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24392. UIBUF buf DPWR DGND
  24393. +    SELECT   SELECT_BUF 
  24394. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24395. U1 buf DPWR DGND
  24396. +    SELECT_BUF   D 
  24397. +    D_F257_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  24398. U2 inv DPWR DGND
  24399. +    SELECT_BUF   DBAR 
  24400. +    D_F257_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  24401. U3 inv DPWR DGND
  24402. +    GBAR   G 
  24403. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24404. U4 ao(2,2) DPWR DGND
  24405. +    1A D 1B DBAR   X1 
  24406. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24407. U5 ao(2,2) DPWR DGND
  24408. +    2A D 2B DBAR   X2 
  24409. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24410. U6 ao(2,2) DPWR DGND
  24411. +    3A D 3B DBAR   X3 
  24412. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24413. U7 ao(2,2) DPWR DGND
  24414. +    4A D 4B DBAR   X4 
  24415. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24416. U8 buf3a(4) DPWR DGND
  24417. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24418. +    D_F257_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24419. .ends
  24420.  
  24421. .model D_F257_1 ugate (
  24422. +    tplhmn=1.5ns    tplhty=5.6ns
  24423. +    tplhmx=8ns    tphlmn=1.5ns
  24424. +    tphlty=2.3ns    tphlmx=3ns
  24425. +    )
  24426. .model D_F257_2 utgate (
  24427. +    tplhmn=2.2ns    tplhty=4.1ns
  24428. +    tplhmx=7ns    tphlmn=1.2ns
  24429. +    tphlty=3.8ns    tphlmx=6.5ns
  24430. +    tpzhmn=2.2ns    tpzhty=5.5ns
  24431. +    tpzhmx=8.5ns    tpzlmn=2.2ns
  24432. +    tpzlty=5.1ns    tpzlmx=8.5ns
  24433. +    tphzmn=1.2ns    tphzty=3.9ns
  24434. +    tphzmx=7ns    tplzmn=1.2ns
  24435. +    tplzty=4.1ns    tplzmx=7ns
  24436. +    )
  24437. *----------
  24438. * 74HC257  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24439. *
  24440. * The High-speed CMOS Logic Data Book, 1988, TI
  24441. * tvh    07/05/89    Update interface and model names
  24442.  
  24443. .subckt 74HC257  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24444. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24445. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24446. U1 inva(2) DPWR DGND
  24447. +    GBAR D   G DBAR 
  24448. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24449. U2 buf DPWR DGND
  24450. +    SELECT   D 
  24451. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24452. U4 ao(2,2) DPWR DGND
  24453. +    1A D 1B DBAR   X1 
  24454. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24455. U5 ao(2,2) DPWR DGND
  24456. +    2A D 2B DBAR   X2 
  24457. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24458. U6 ao(2,2) DPWR DGND
  24459. +    3A D 3B DBAR   X3 
  24460. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24461. U7 ao(2,2) DPWR DGND
  24462. +    4A D 4B DBAR   X4 
  24463. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24464. U8 buf3a(4) DPWR DGND
  24465. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24466. +    D_HC257 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24467. .ends
  24468.  
  24469. .model D_HC257 utgate (
  24470. +    tplhty=10ns    tplhmx=25ns
  24471. +    tphlty=10ns    tphlmx=25ns
  24472. +    tpzhty=15ns    tpzhmx=38ns
  24473. +    tpzlty=15ns    tpzlmx=38ns
  24474. +    tphzty=15ns    tphzmx=38ns
  24475. +    tplzty=15ns    tplzmx=38ns
  24476. +    )
  24477. *----------
  24478. * 74LS257B  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24479. *
  24480. * The TTL Data Book, Vol 2, 1985, TI
  24481. * tvh    07/5/89      Update interface and model names
  24482.  
  24483. .subckt 74LS257B  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24484. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24485. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24486. UIBUF buf DPWR DGND
  24487. +    SELECT   SELECT_BUF 
  24488. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24489. U1 inv DPWR DGND
  24490. +    GBAR   G 
  24491. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24492. U2 buf DPWR DGND
  24493. +    SELECT_BUF   D 
  24494. +    D_LS257B_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  24495. U3 inv DPWR DGND
  24496. +    SELECT_BUF   DBAR 
  24497. +    D_LS257B_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  24498. U4 ao(2,2) DPWR DGND
  24499. +    1A D 1B DBAR   X1 
  24500. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24501. U5 ao(2,2) DPWR DGND
  24502. +    2A D 2B DBAR   X2 
  24503. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24504. U6 ao(2,2) DPWR DGND
  24505. +    3A D 3B DBAR   X3 
  24506. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24507. U7 ao(2,2) DPWR DGND
  24508. +    4A D 4B DBAR   X4 
  24509. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24510. U8 buf3a(4) DPWR DGND
  24511. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24512. +    D_LS257B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24513. .ends
  24514.  
  24515. .model D_LS257B_1 ugate (
  24516. +    tplhty=8ns    tplhmx=8ns
  24517. +    tphlty=7ns    tphlmx=9ns
  24518. +    )
  24519. .model D_LS257B_2 utgate (
  24520. +    tplhty=8ns    tplhmx=13ns
  24521. +    tphlty=10ns    tphlmx=15ns
  24522. +    tpzhty=15ns    tpzhmx=30ns
  24523. +    tpzlty=19ns    tpzlmx=30ns
  24524. +    tphzty=18ns    tphzmx=30ns
  24525. +    tplzty=16ns    tplzmx=25ns
  24526. +    )
  24527. *----------
  24528. * 74S257  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24529. *
  24530. * The TTL Data Book, Vol 2, 1985, TI
  24531. * tvh    07/5/89      Update interface and model names
  24532.  
  24533. .subckt 74S257  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24534. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24535. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24536. UIBUF buf DPWR DGND
  24537. +    SELECT   SELECT_BUF 
  24538. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24539. U1 inv DPWR DGND
  24540. +    GBAR   G 
  24541. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24542. U2 buf DPWR DGND
  24543. +    SELECT_BUF   D 
  24544. +    D_S257_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  24545. U3 inv DPWR DGND
  24546. +    SELECT_BUF   DBAR 
  24547. +    D_S257_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  24548. U4 ao(2,2) DPWR DGND
  24549. +    1A D 1B DBAR   X1 
  24550. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24551. U5 ao(2,2) DPWR DGND
  24552. +    2A D 2B DBAR   X2 
  24553. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24554. U6 ao(2,2) DPWR DGND
  24555. +    3A D 3B DBAR   X3 
  24556. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24557. U7 ao(2,2) DPWR DGND
  24558. +    4A D 4B DBAR   X4 
  24559. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24560. U8 buf3a(4) DPWR DGND
  24561. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24562. +    D_S257_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24563. .ends
  24564.  
  24565. .model D_S257_1 ugate (
  24566. +    tplhty=3.5ns    tplhmx=7.5ns
  24567. +    tphlty=4ns    tphlmx=8.5ns
  24568. +    )
  24569. .model D_S257_2 utgate (
  24570. +    tplhty=5ns    tplhmx=7.5ns
  24571. +    tphlty=4.5ns    tphlmx=6.5ns
  24572. +    tpzhty=13ns    tpzhmx=19.5ns
  24573. +    tpzlty=14ns    tpzlmx=21ns
  24574. +    tphzty=5.5ns    tphzmx=8.5ns
  24575. +    tplzty=9ns    tplzmx=14ns
  24576. +    )
  24577. *--------------------------------------------------------------------------
  24578. * 74AC258  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24579. *
  24580. * The FACT Data Book, 1987, Fairchild
  24581. * cv    06/29/90      Created from LS
  24582.  
  24583. .subckt 74AC258  OEBAR I0A I1A I0B I1B I0C I1C I0D I1D S ZABAR ZBBAR ZCBAR ZDBAR
  24584. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24585. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24586. UIBUF buf DPWR DGND
  24587. +    S   S_BUF 
  24588. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24589. U1 inv DPWR DGND
  24590. +    OEBAR   OE 
  24591. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24592. U2 buf DPWR DGND
  24593. +    S_BUF   D 
  24594. +    D_AC258_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  24595. U3 inv DPWR DGND
  24596. +    S_BUF   DBAR 
  24597. +    D_AC258_1 IO_AC MNTYMXDLY={MNTYMXDLY} 
  24598. U4 ao(2,2) DPWR DGND
  24599. +    I0A D I1A DBAR   X1 
  24600. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24601. U5 ao(2,2) DPWR DGND
  24602. +    I0B D I1B DBAR   X2 
  24603. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24604. U6 ao(2,2) DPWR DGND
  24605. +    I0C D I1C DBAR   X3 
  24606. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24607. U7 ao(2,2) DPWR DGND
  24608. +    I0D D I1D DBAR   X4 
  24609. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  24610. U8 inv3a(4) DPWR DGND
  24611. +    X1 X2 X3 X4   OE   ZABAR ZBBAR ZCBAR ZDBAR 
  24612. +    D_AC258_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24613. .ends
  24614.  
  24615. .model D_AC258_1 ugate (
  24616. +    tplhmn=1ns    tplhty=6ns
  24617. +    tplhmx=10.5ns    tphlmn=1ns
  24618. +    tphlty=5.5ns    tphlmx=10ns
  24619. +    )
  24620. .model D_AC258_2 utgate (
  24621. +    tplhmn=1ns    tplhty=4.5ns
  24622. +    tplhmx=8.5ns    tphlmn=1ns
  24623. +    tphlty=4ns    tphlmx=7ns
  24624. +    tpzhmn=1ns    tpzhty=4.5ns
  24625. +    tpzhmx=8.5ns    tpzlmn=1ns
  24626. +    tpzlty=5.5ns    tpzlmx=8ns
  24627. +    tphzmn=1ns    tphzty=5.5ns
  24628. +    tphzmx=9ns    tplzmn=1ns
  24629. +    tplzty=5ns    tplzmx=8ns
  24630. +    )
  24631. *---------
  24632. * 74ACT258  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24633. *
  24634. * The FACT Data Book, 1987, Fairchild
  24635. * cv    06/29/90      Created from LS
  24636.  
  24637. .subckt 74ACT258  OEBAR I0A I1A I0B I1B I0C I1C I0D I1D S ZABAR ZBBAR ZCBAR
  24638. +    ZDBAR
  24639. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24640. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24641. UIBUF buf DPWR DGND
  24642. +    S   S_BUF 
  24643. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24644. U1 inv DPWR DGND
  24645. +    OEBAR   OE 
  24646. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24647. U2 buf DPWR DGND
  24648. +    S_BUF   D 
  24649. +    D_ACT258_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  24650. U3 inv DPWR DGND
  24651. +    S_BUF   DBAR 
  24652. +    D_ACT258_1 IO_ACT MNTYMXDLY={MNTYMXDLY} 
  24653. U4 ao(2,2) DPWR DGND
  24654. +    I0A D I1A DBAR   X1 
  24655. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24656. U5 ao(2,2) DPWR DGND
  24657. +    I0B D I1B DBAR   X2 
  24658. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24659. U6 ao(2,2) DPWR DGND
  24660. +    I0C D I1C DBAR   X3 
  24661. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24662. U7 ao(2,2) DPWR DGND
  24663. +    I0D D I1D DBAR   X4 
  24664. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  24665. U8 inv3a(4) DPWR DGND
  24666. +    X1 X2 X3 X4   OE   ZABAR ZBBAR ZCBAR ZDBAR 
  24667. +    D_ACT258_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24668. .ends
  24669.  
  24670. .model D_ACT258_1 ugate (
  24671. +    tplhmn=1ns    tplhty=7.5ns
  24672. +    tplhmx=11.5ns    tphlmn=1ns
  24673. +    tphlty=7ns    tphlmx=11ns
  24674. +    )
  24675. .model D_ACT258_2 utgate (
  24676. +    tplhmn=1ns    tplhty=6.5ns
  24677. +    tplhmx=9.5ns    tphlmn=1ns
  24678. +    tphlty=5.5ns    tphlmx=8ns
  24679. +    tpzhmn=1ns    tpzhty=6.5ns
  24680. +    tpzhmx=9.5ns    tpzlmn=1ns
  24681. +    tpzlty=6.5ns    tpzlmx=9.5ns
  24682. +    tphzmn=1ns    tphzty=7ns
  24683. +    tphzmx=10ns    tplzmn=1ns
  24684. +    tplzty=6ns    tplzmx=9ns
  24685. +    )
  24686. *---------
  24687. * 74ALS258  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24688. *
  24689. * The ALS/AS Logic Data Book, 1986, TI
  24690. * tvh    07/5/89        Update interface and model names
  24691.  
  24692. .subckt 74ALS258  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24693. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24694. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24695. UIBUF buf DPWR DGND
  24696. +    SELECT   SELECT_BUF 
  24697. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24698. U1 inv DPWR DGND
  24699. +    GBAR   G 
  24700. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24701. U2 buf DPWR DGND
  24702. +    SELECT_BUF   D 
  24703. +    D_ALS258_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  24704. U3 inv DPWR DGND
  24705. +    SELECT_BUF   DBAR 
  24706. +    D_ALS258_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} 
  24707. U4 ao(2,2) DPWR DGND
  24708. +    1A D 1B DBAR   X1 
  24709. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24710. U5 ao(2,2) DPWR DGND
  24711. +    2A D 2B DBAR   X2 
  24712. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24713. U6 ao(2,2) DPWR DGND
  24714. +    3A D 3B DBAR   X3 
  24715. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24716. U7 ao(2,2) DPWR DGND
  24717. +    4A D 4B DBAR   X4 
  24718. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24719. U8 inv3a(4) DPWR DGND
  24720. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24721. +    D_ALS258_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24722. .ends
  24723.  
  24724. .model D_ALS258_1 ugate (
  24725. +    tplhmn=3ns    tplhmx=18ns
  24726. +    tphlmn=6ns    tphlmx=12ns
  24727. +    )
  24728. .model D_ALS258_2 utgate (
  24729. +    tplhmn=2ns    tplhmx=8ns
  24730. +    tphlmn=2ns    tphlmx=7ns
  24731. +    tpzhmn=5ns    tpzhmx=18ns
  24732. +    tpzlmn=5ns    tpzlmx=18ns
  24733. +    tphzmn=2ns    tphzmx=10ns
  24734. +    tplzmn=5ns    tplzmx=18ns
  24735. +    )
  24736. *----------
  24737. * 74AS258  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24738. *
  24739. * The ALS/AS Logic Data Book, 1986, TI
  24740. * tvh    07/5/89        Update interface and model names
  24741.  
  24742. .subckt 74AS258  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24743. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24744. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24745. UIBUF buf DPWR DGND
  24746. +    SELECT   SELECT_BUF 
  24747. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24748. U1 inv DPWR DGND
  24749. +    GBAR   G 
  24750. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24751. U2 buf DPWR DGND
  24752. +    SELECT_BUF   D 
  24753. +    D_AS258_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  24754. U3 inv DPWR DGND
  24755. +    SELECT_BUF   DBAR 
  24756. +    D_AS258_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  24757. U4 ao(2,2) DPWR DGND
  24758. +    1A D 1B DBAR   X1 
  24759. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24760. U5 ao(2,2) DPWR DGND
  24761. +    2A D 2B DBAR   X2 
  24762. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24763. U6 ao(2,2) DPWR DGND
  24764. +    3A D 3B DBAR   X3 
  24765. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24766. U7 ao(2,2) DPWR DGND
  24767. +    4A D 4B DBAR   X4 
  24768. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  24769. U8 inv3a(4) DPWR DGND
  24770. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24771. +    D_AS258_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24772. .ends
  24773.  
  24774. .model D_AS258_1 ugate (
  24775. +    tplhmn=1ns    tplhmx=6ns
  24776. +    tphlmn=1ns    tphlmx=4.5ns
  24777. +    )
  24778. .model D_AS258_2 utgate (
  24779. +    tplhmn=1ns    tplhmx=5ns
  24780. +    tphlmn=1ns    tphlmx=4ns
  24781. +    tpzhmn=2ns    tpzhmx=8ns
  24782. +    tpzlmn=2ns    tpzlmx=10ns
  24783. +    tphzmn=1.5ns    tphzmx=6ns
  24784. +    tplzmn=2ns    tplzmx=6.5ns
  24785. +    )
  24786. *----------
  24787. * 74F258  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24788. *
  24789. * The F Logic Data Book, 1987, TI
  24790. * tvh    07/05/89    Update interface and model names
  24791.  
  24792. .subckt 74F258  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24793. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24794. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24795. UIBUF buf DPWR DGND
  24796. +    SELECT   SELECT_BUF 
  24797. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24798. U1 inv DPWR DGND
  24799. +    GBAR   G 
  24800. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24801. U2 buf DPWR DGND
  24802. +    SELECT_BUF   D 
  24803. +    D_F258_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  24804. U3 inv DPWR DGND
  24805. +    SELECT_BUF   DBAR 
  24806. +    D_F258_1 IO_F MNTYMXDLY={MNTYMXDLY} 
  24807. U4 ao(2,2) DPWR DGND
  24808. +    1A D 1B DBAR   X1 
  24809. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24810. U5 ao(2,2) DPWR DGND
  24811. +    2A D 2B DBAR   X2 
  24812. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24813. U6 ao(2,2) DPWR DGND
  24814. +    3A D 3B DBAR   X3 
  24815. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24816. U7 ao(2,2) DPWR DGND
  24817. +    4A D 4B DBAR   X4 
  24818. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  24819. U8 inv3a(4) DPWR DGND
  24820. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24821. +    D_F258_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24822. .ends
  24823.  
  24824. .model D_F258_1 ugate (
  24825. +    tplhmn=2.2ns    tplhty=3.8ns
  24826. +    tplhmx=5.5ns    tphlmn=2.2ns
  24827. +    tphlty=2.5ns    tphlmx=3.5ns
  24828. +    )
  24829. .model D_F258_2 utgate (
  24830. +    tplhmn=1ns    tplhty=3.6ns
  24831. +    tplhmx=6ns    tphlmn=1ns
  24832. +    tphlty=3.1ns    tphlmx=5.5ns
  24833. +    tpzhmn=2.2ns    tpzhty=5.5ns
  24834. +    tpzhmx=8.5ns    tpzlmn=2.2ns
  24835. +    tpzlty=5.1ns    tpzlmx=8.5ns
  24836. +    tphzmn=1.2ns    tphzty=3.9ns
  24837. +    tphzmx=7ns    tplzmn=1.2ns
  24838. +    tplzty=4.1ns    tplzmx=7ns
  24839. +    )
  24840. *----------
  24841. * 74HC258  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24842. *
  24843. * The High-speed CMOS Logic Data Book, 1988, TI
  24844. * tvh    07/05/89    Update interface and model names
  24845.  
  24846. .subckt 74HC258  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24847. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24848. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24849. UIBUF buf DPWR DGND
  24850. +    SELECT   SELECT_BUF 
  24851. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24852. U1 inv DPWR DGND
  24853. +    GBAR   G 
  24854. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  24855. U2 buf DPWR DGND
  24856. +    SELECT_BUF   D 
  24857. +    D_HC258_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  24858. U3 inv DPWR DGND
  24859. +    SELECT_BUF   DBAR 
  24860. +    D_HC258_1 IO_HC MNTYMXDLY={MNTYMXDLY} 
  24861. U4 ao(2,2) DPWR DGND
  24862. +    1A D 1B DBAR   X1 
  24863. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24864. U5 ao(2,2) DPWR DGND
  24865. +    2A D 2B DBAR   X2 
  24866. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24867. U6 ao(2,2) DPWR DGND
  24868. +    3A D 3B DBAR   X3 
  24869. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24870. U7 ao(2,2) DPWR DGND
  24871. +    4A D 4B DBAR   X4 
  24872. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  24873. U8 inv3a(4) DPWR DGND
  24874. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24875. +    D_HC258_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24876. .ends
  24877.  
  24878. .model D_HC258_1 ugate (
  24879. +    tplhmx=4ns    tphlmx=4ns
  24880. +    )
  24881. .model D_HC258_2 utgate (
  24882. +    tplhty=13ns    tplhmx=25ns
  24883. +    tphlty=13ns    tphlmx=25ns
  24884. +    tpzhty=15ns    tpzhmx=38ns
  24885. +    tpzlty=15ns    tpzlmx=38ns
  24886. +    tphzty=15ns    tphzmx=38ns
  24887. +    tplzty=15ns    tplzmx=38ns
  24888. +    )
  24889. *----------
  24890. * 74LS258B  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24891. *
  24892. * The TTL Data Book, Vol 2, 1985, TI
  24893. * tvh    07/5/89      Update interface and model names
  24894.  
  24895. .subckt 74LS258B  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24896. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24897. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24898. UIBUF buf DPWR DGND
  24899. +    SELECT   SELECT_BUF 
  24900. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24901. U1 inv DPWR DGND
  24902. +    GBAR   G 
  24903. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24904. U2 buf DPWR DGND
  24905. +    SELECT_BUF   D 
  24906. +    D_LS258B_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  24907. U3 inv DPWR DGND
  24908. +    SELECT_BUF   DBAR 
  24909. +    D_LS258B_1 IO_LS MNTYMXDLY={MNTYMXDLY} 
  24910. U4 ao(2,2) DPWR DGND
  24911. +    1A D 1B DBAR   X1 
  24912. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24913. U5 ao(2,2) DPWR DGND
  24914. +    2A D 2B DBAR   X2 
  24915. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24916. U6 ao(2,2) DPWR DGND
  24917. +    3A D 3B DBAR   X3 
  24918. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24919. U7 ao(2,2) DPWR DGND
  24920. +    4A D 4B DBAR   X4 
  24921. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  24922. U8 inv3a(4) DPWR DGND
  24923. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24924. +    D_LS258B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24925. .ends
  24926.  
  24927. .model D_LS258B_1 ugate (
  24928. +    tplhty=8ns    tplhmx=7ns
  24929. +    tphlty=7ns    tphlmx=9ns
  24930. +    )
  24931. .model D_LS258B_2 utgate (
  24932. +    tplhty=7ns    tplhmx=12ns
  24933. +    tphlty=11ns    tphlmx=17ns
  24934. +    tpzhty=15ns    tpzhmx=30ns
  24935. +    tpzlty=20ns    tpzlmx=30ns
  24936. +    tphzty=18ns    tphzmx=30ns
  24937. +    tplzty=16ns    tplzmx=25ns
  24938. +    )
  24939. *----------
  24940. * 74S258  QUAD. 1 OF 2-LINE DATA SELECTORS/MULTIPLEXERS W/ 3-STATE OUTPUTS.
  24941. *
  24942. * The TTL Data Book, Vol 2, 1985, TI
  24943. * tvh    07/5/89      Update interface and model names
  24944.  
  24945. .subckt 74S258  GBAR 1A 1B 2A 2B 3A 3B 4A 4B SELECT Y1 Y2 Y3 Y4
  24946. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24947. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24948. UIBUF buf DPWR DGND
  24949. +    SELECT   SELECT_BUF 
  24950. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24951. U1 inv DPWR DGND
  24952. +    GBAR   G 
  24953. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24954. U2 buf DPWR DGND
  24955. +    SELECT_BUF   D 
  24956. +    D_S258_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  24957. U3 inv DPWR DGND
  24958. +    SELECT_BUF   DBAR 
  24959. +    D_S258_1 IO_S MNTYMXDLY={MNTYMXDLY} 
  24960. U4 ao(2,2) DPWR DGND
  24961. +    1A D 1B DBAR   X1 
  24962. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24963. U5 ao(2,2) DPWR DGND
  24964. +    2A D 2B DBAR   X2 
  24965. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24966. U6 ao(2,2) DPWR DGND
  24967. +    3A D 3B DBAR   X3 
  24968. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24969. U7 ao(2,2) DPWR DGND
  24970. +    4A D 4B DBAR   X4 
  24971. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  24972. U8 inv3a(4) DPWR DGND
  24973. +    X1 X2 X3 X4   G   Y1 Y2 Y3 Y4 
  24974. +    D_S258_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  24975. .ends
  24976.  
  24977. .model D_S258_1 ugate (
  24978. +    tplhty=3.5ns    tplhmx=6ns
  24979. +    tphlty=4ns    tphlmx=6ns
  24980. +    )
  24981. .model D_S258_2 utgate (
  24982. +    tplhty=4ns    tplhmx=6ns
  24983. +    tphlty=4ns    tphlmx=6ns
  24984. +    tpzhty=13ns    tpzhmx=19.5ns
  24985. +    tpzlty=14ns    tpzlmx=21ns
  24986. +    tphzty=5.5ns    tphzmx=8.5ns
  24987. +    tplzty=9ns    tplzmx=14ns
  24988. +    )
  24989. *--------------------------------------------------------------------------
  24990. * 74259  8-BIT ADDRESSABLE LATCHES
  24991. *
  24992. * The TTL Data Book, Vol 2, 1985, TI
  24993. * tvh    09/11/89    Update interface and model names
  24994.  
  24995. .subckt 74259  CLRBAR GBAR D S0 S1 S2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  24996. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  24997. +    params: MNTYMXDLY=0 IO_LEVEL=0
  24998. U1 bufa(3) DPWR DGND
  24999. +    CLRBAR GBAR D   RB GB DATA 
  25000. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  25001. U2 bufa(3) DPWR DGND
  25002. +    S0 S1 S2   SA SB SC 
  25003. +    D_259_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25004. U3 inva(3) DPWR DGND
  25005. +    SA SB SC   AB BB CB 
  25006. +    D0_GATE IO_STD 
  25007. U4 nanda(3,8) DPWR DGND
  25008. +    AB    BB    CB
  25009. +    SA    BB    CB
  25010. +    AB    SB    CB
  25011. +    SA    SB    CB
  25012. +    AB    BB    SC
  25013. +    SA    BB    SC
  25014. +    AB    SB    SC
  25015. +    SA    SB    SC
  25016. +    T0    T1    T2    T3    T4    T5    T6    T7
  25017. +    D0_GATE IO_STD 
  25018. U5 nora(2,8) DPWR DGND
  25019. +    GB    T0
  25020. +    GB    T1
  25021. +    GB    T2
  25022. +    GB    T3
  25023. +    GB    T4
  25024. +    GB    T5
  25025. +    GB    T6
  25026. +    GB    T7
  25027. +    G0    G1    G2    G3    G4    G5    G6    G7
  25028. +    D0_GATE IO_STD 
  25029. U6 ora(2,8) DPWR DGND
  25030. +    G0    RB
  25031. +    G1    RB
  25032. +    G2    RB
  25033. +    G3    RB
  25034. +    G4    RB
  25035. +    G5    RB
  25036. +    G6    RB
  25037. +    G7    RB
  25038. +    R0    R1    R2    R3    R4    R5    R6    R7
  25039. +    D0_GATE IO_STD 
  25040. U7 dltch(1) DPWR DGND
  25041. +    $D_HI R0 G0   DATA   Q0 $D_NC 
  25042. +    D_259_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25043. U8 dltch(1) DPWR DGND
  25044. +    $D_HI R1 G1   DATA   Q1 $D_NC 
  25045. +    D_259_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25046. U9 dltch(1) DPWR DGND
  25047. +    $D_HI R2 G2   DATA   Q2 $D_NC 
  25048. +    D_259_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25049. U10 dltch(1) DPWR DGND
  25050. +    $D_HI R3 G3   DATA   Q3 $D_NC 
  25051. +    D_259_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25052. U11 dltch(1) DPWR DGND
  25053. +    $D_HI R4 G4   DATA   Q4 $D_NC 
  25054. +    D_259_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25055. U12 dltch(1) DPWR DGND
  25056. +    $D_HI R5 G5   DATA   Q5 $D_NC 
  25057. +    D_259_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25058. U13 dltch(1) DPWR DGND
  25059. +    $D_HI R6 G6   DATA   Q6 $D_NC 
  25060. +    D_259_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25061. U14 dltch(1) DPWR DGND
  25062. +    $D_HI R7 G7   DATA   Q7 $D_NC 
  25063. +    D_259_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25064. .ends
  25065.  
  25066. .model D_259_1 ugate (
  25067. +    TPLHTY=6NS    TPLHMX=8NS
  25068. +    TPHLTY=6NS    TPHLMX=8NS
  25069. +    )
  25070. .model D_259_2 ugff (
  25071. +    TWGHMN=15NS    TWPCLMN=15NS
  25072. +    TSUDGMN=15NS    TPPCQHLTY=16NS
  25073. +    TPPCQHLMX=25NS    TPDQLHTY=14NS
  25074. +    TPDQLHMX=24NS    TPDQHLTY=11NS
  25075. +    TPDQHLMX=20NS    TPGQLHTY=12NS
  25076. +    TPGQLHMX=20NS    TPGQHLTY=11NS
  25077. +    TPGQHLMX=20NS
  25078. +    )
  25079. *----------
  25080. * 74ALS259  8-BIT ADDRESSABLE LATCHES
  25081. *
  25082. * The ALS/AS Data Book, 1986, TI
  25083. * tvh    09/11/89    Update interface and model names
  25084.  
  25085. .subckt 74ALS259  CLRBAR GBAR D S0 S1 S2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  25086. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25087. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25088. U1 bufa(3) DPWR DGND
  25089. +    CLRBAR GBAR D   RB GB DATA 
  25090. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  25091. U2 bufa(3) DPWR DGND
  25092. +    S0 S1 S2   SA SB SC 
  25093. +    D_ALS259_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25094. U3 inva(3) DPWR DGND
  25095. +    SA SB SC   AB BB CB 
  25096. +    D0_GATE IO_ALS00 
  25097. U4 nanda(3,8) DPWR DGND
  25098. +    AB    BB    CB
  25099. +    SA    BB    CB
  25100. +    AB    SB    CB
  25101. +    SA    SB    CB
  25102. +    AB    BB    SC
  25103. +    SA    BB    SC
  25104. +    AB    SB    SC
  25105. +    SA    SB    SC
  25106. +    T0    T1    T2    T3    T4    T5    T6    T7
  25107. +    D0_GATE IO_ALS00 
  25108. U5 nora(2,8) DPWR DGND
  25109. +    GB    T0
  25110. +    GB    T1
  25111. +    GB    T2
  25112. +    GB    T3
  25113. +    GB    T4
  25114. +    GB    T5
  25115. +    GB    T6
  25116. +    GB    T7
  25117. +    G0    G1    G2    G3    G4    G5    G6    G7
  25118. +    D0_GATE IO_ALS00 
  25119. U6 ora(2,8) DPWR DGND
  25120. +    G0    RB
  25121. +    G1    RB
  25122. +    G2    RB
  25123. +    G3    RB
  25124. +    G4    RB
  25125. +    G5    RB
  25126. +    G6    RB
  25127. +    G7    RB
  25128. +    R0    R1    R2    R3    R4    R5    R6    R7
  25129. +    D0_GATE IO_ALS00 
  25130. U7 dltch(1) DPWR DGND
  25131. +    $D_HI R0 G0   DATA   Q0 $D_NC 
  25132. +    D_ALS259_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25133. U8 dltch(1) DPWR DGND
  25134. +    $D_HI R1 G1   DATA   Q1 $D_NC 
  25135. +    D_ALS259_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25136. U9 dltch(1) DPWR DGND
  25137. +    $D_HI R2 G2   DATA   Q2 $D_NC 
  25138. +    D_ALS259_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25139. U10 dltch(1) DPWR DGND
  25140. +    $D_HI R3 G3   DATA   Q3 $D_NC 
  25141. +    D_ALS259_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25142. U11 dltch(1) DPWR DGND
  25143. +    $D_HI R4 G4   DATA   Q4 $D_NC 
  25144. +    D_ALS259_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25145. U12 dltch(1) DPWR DGND
  25146. +    $D_HI R5 G5   DATA   Q5 $D_NC 
  25147. +    D_ALS259_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25148. U13 dltch(1) DPWR DGND
  25149. +    $D_HI R6 G6   DATA   Q6 $D_NC 
  25150. +    D_ALS259_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25151. U14 dltch(1) DPWR DGND
  25152. +    $D_HI R7 G7   DATA   Q7 $D_NC 
  25153. +    D_ALS259_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25154. .ends
  25155.  
  25156. .model D_ALS259_1 ugate (
  25157. +    TPLHTY=2NS    TPLHMX=2NS
  25158. +    TPHLTY=2NS    TPHLMX=2NS
  25159. +    )
  25160. .model D_ALS259_2 ugff (
  25161. +    TWGHMN=15NS    TWPCLMN=10NS
  25162. +    TSUDGMN=15NS    TPPCQHLMN=2NS
  25163. +    TPPCQHLTY=8NS    TPPCQHLMX=12NS
  25164. +    TPDQLHMN=4NS    TPDQLHTY=10NS
  25165. +    TPDQLHMX=19NS    TPDQHLMN=2NS
  25166. +    TPDQHLTY=8NS    TPDQHLMX=12NS
  25167. +    TPGQLHMN=4NS    TPGQLHTY=13NS
  25168. +    TPGQLHMX=20NS    TPGQHLMN=2NS
  25169. +    TPGQHLTY=8NS    TPGQHLMX=13NS
  25170. +    )
  25171. *---------
  25172. * 74F259  8-BIT ADDRESSABLE LATCHES
  25173. *
  25174. * (c) Philips Components, 1990
  25175. * cv    09/10/90    Created from LS
  25176.  
  25177. .subckt 74F259  MRBAR EBAR D A0 A1 A2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  25178. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25179. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25180. U1 bufa(3) DPWR DGND
  25181. +    MRBAR EBAR D   MRB EB DATA 
  25182. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  25183. U2 bufa(3) DPWR DGND
  25184. +    A0 A1 A2   SA SB SC 
  25185. +    D_F259_1 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25186. U3 inva(3) DPWR DGND
  25187. +    SA SB SC   AB BB CB 
  25188. +    D0_GATE IO_F 
  25189. U4 nanda(3,8) DPWR DGND
  25190. +    AB    BB    CB
  25191. +    SA    BB    CB
  25192. +    AB    SB    CB
  25193. +    SA    SB    CB
  25194. +    AB    BB    SC
  25195. +    SA    BB    SC
  25196. +    AB    SB    SC
  25197. +    SA    SB    SC
  25198. +    T0    T1    T2    T3    T4    T5    T6    T7
  25199. +    D0_GATE IO_F 
  25200. U5 nora(2,8) DPWR DGND
  25201. +    EB    T0
  25202. +    EB    T1
  25203. +    EB    T2
  25204. +    EB    T3
  25205. +    EB    T4
  25206. +    EB    T5
  25207. +    EB    T6
  25208. +    EB    T7
  25209. +    E0    E1    E2    E3    E4    E5    E6    E7
  25210. +    D0_GATE IO_F 
  25211. U6 ora(2,8) DPWR DGND
  25212. +    E0    MRB
  25213. +    E1    MRB
  25214. +    E2    MRB
  25215. +    E3    MRB
  25216. +    E4    MRB
  25217. +    E5    MRB
  25218. +    E6    MRB
  25219. +    E7    MRB
  25220. +    R0    R1    R2    R3    R4    R5    R6    R7
  25221. +    D0_GATE IO_F 
  25222. U7 dltch(1) DPWR DGND
  25223. +    $D_HI R0 E0   DATA   Q0 $D_NC 
  25224. +    D_F259_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25225. U8 dltch(1) DPWR DGND
  25226. +    $D_HI R1 E1   DATA   Q1 $D_NC 
  25227. +    D_F259_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25228. U9 dltch(1) DPWR DGND
  25229. +    $D_HI R2 E2   DATA   Q2 $D_NC 
  25230. +    D_F259_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25231. U10 dltch(1) DPWR DGND
  25232. +    $D_HI R3 E3   DATA   Q3 $D_NC 
  25233. +    D_F259_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25234. U11 dltch(1) DPWR DGND
  25235. +    $D_HI R4 E4   DATA   Q4 $D_NC 
  25236. +    D_F259_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25237. U12 dltch(1) DPWR DGND
  25238. +    $D_HI R5 E5   DATA   Q5 $D_NC 
  25239. +    D_F259_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25240. U13 dltch(1) DPWR DGND
  25241. +    $D_HI R6 E6   DATA   Q6 $D_NC 
  25242. +    D_F259_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25243. U14 dltch(1) DPWR DGND
  25244. +    $D_HI R7 E7   DATA   Q7 $D_NC 
  25245. +    D_F259_2 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25246. .ends
  25247.  
  25248. .model D_F259_1 ugate (
  25249. +    TPLHMN=0.5NS    TPLHTY=2NS
  25250. +    TPLHMX=2.5NS    TPHLMN=1NS
  25251. +    TPHLTY=3.5NS    TPHLMX=2NS
  25252. +    )
  25253. .model D_F259_2 ugff (
  25254. +    TWGHMN=8NS    TWPCLMN=3NS
  25255. +    TSUDGMN=7NS    TSUDGMX=3NS
  25256. +    THDGMN=0NS    THDGMX=0NS
  25257. +    TPPCQHLMN=4.5NS    TPPCQHLTY=7NS
  25258. +    TPPCQHLMX=10NS    TPDQLHMN=4NS
  25259. +    TPDQLHTY=7NS    TPDQLHMX=10NS
  25260. +    TPDQHLMN=2.5NS    TPDQHLTY=5NS
  25261. +    TPDQHLMX=7.5NS    TPGQLHMN=4.5NS
  25262. +    TPGQLHTY=8NS    TPGQLHMX=12NS
  25263. +    TPGQHLMN=3NS    TPGQHLTY=5NS
  25264. +    TPGQHLMX=8NS
  25265. +    )
  25266. *----------
  25267. * 74HC259  8-BIT ADDRESSABLE LATCHES
  25268. *
  25269. * The High-speed CMOS Logic Data Book, 1988, TI
  25270. * tvh    09/11/89    Update interface and model names
  25271.  
  25272. .subckt 74HC259  CLRBAR GBAR D S0 S1 S2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  25273. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25274. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25275. U1 bufa(3) DPWR DGND
  25276. +    CLRBAR GBAR D   RB GB DATA 
  25277. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  25278. U2 bufa(3) DPWR DGND
  25279. +    S0 S1 S2   SA SB SC 
  25280. +    D_HC259_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25281. U3 inva(3) DPWR DGND
  25282. +    SA SB SC   AB BB CB 
  25283. +    D0_GATE IO_HC 
  25284. U4 nanda(3,8) DPWR DGND
  25285. +    AB    BB    CB
  25286. +    SA    BB    CB
  25287. +    AB    SB    CB
  25288. +    SA    SB    CB
  25289. +    AB    BB    SC
  25290. +    SA    BB    SC
  25291. +    AB    SB    SC
  25292. +    SA    SB    SC
  25293. +    T0    T1    T2    T3    T4    T5    T6    T7
  25294. +    D0_GATE IO_HC 
  25295. U5 nora(2,8) DPWR DGND
  25296. +    GB    T0
  25297. +    GB    T1
  25298. +    GB    T2
  25299. +    GB    T3
  25300. +    GB    T4
  25301. +    GB    T5
  25302. +    GB    T6
  25303. +    GB    T7
  25304. +    G0    G1    G2    G3    G4    G5    G6    G7
  25305. +    D0_GATE IO_HC 
  25306. U6 ora(2,8) DPWR DGND
  25307. +    G0    RB
  25308. +    G1    RB
  25309. +    G2    RB
  25310. +    G3    RB
  25311. +    G4    RB
  25312. +    G5    RB
  25313. +    G6    RB
  25314. +    G7    RB
  25315. +    R0    R1    R2    R3    R4    R5    R6    R7
  25316. +    D0_GATE IO_HC 
  25317. U7 dltch(1) DPWR DGND
  25318. +    $D_HI R0 G0   DATA   Q0 $D_NC 
  25319. +    D_HC259_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25320. U8 dltch(1) DPWR DGND
  25321. +    $D_HI R1 G1   DATA   Q1 $D_NC 
  25322. +    D_HC259_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25323. U9 dltch(1) DPWR DGND
  25324. +    $D_HI R2 G2   DATA   Q2 $D_NC 
  25325. +    D_HC259_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25326. U10 dltch(1) DPWR DGND
  25327. +    $D_HI R3 G3   DATA   Q3 $D_NC 
  25328. +    D_HC259_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25329. U11 dltch(1) DPWR DGND
  25330. +    $D_HI R4 G4   DATA   Q4 $D_NC 
  25331. +    D_HC259_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25332. U12 dltch(1) DPWR DGND
  25333. +    $D_HI R5 G5   DATA   Q5 $D_NC 
  25334. +    D_HC259_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25335. U13 dltch(1) DPWR DGND
  25336. +    $D_HI R6 G6   DATA   Q6 $D_NC 
  25337. +    D_HC259_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25338. U14 dltch(1) DPWR DGND
  25339. +    $D_HI R7 G7   DATA   Q7 $D_NC 
  25340. +    D_HC259_2 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25341. .ends
  25342.  
  25343. .model D_HC259_1 ugate (
  25344. +    TPLHTY=1NS    TPLHMX=7NS
  25345. +    TPHLTY=1NS    TPHLMX=7NS
  25346. +    )
  25347. .model D_HC259_2 ugff (
  25348. +    TWGHMN=20NS    TWPCLMN=20NS
  25349. +    TSUDGMN=19NS    THDGMN=5NS
  25350. +    TPPCQHLTY=18NS    TPPCQHLMX=38NS
  25351. +    TPDQLHTY=17NS    TPDQLHMX=33NS
  25352. +    TPDQHLTY=17NS    TPDQHLMX=33NS
  25353. +    TPGQLHTY=20NS    TPGQLHMX=43NS
  25354. +    TPGQHLTY=20NS    TPGQHLMX=43NS
  25355. +    )
  25356. *---------
  25357. * 74HCT259  8-BIT ADDRESSABLE LATCHES
  25358. *
  25359. * (c) Harris Semiconductor, 1989
  25360. * cv    09/10/90    
  25361.  
  25362. .subckt 74HCT259  MRBAR LEBAR D A0 A1 A2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  25363. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25364. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25365. U1 bufa(3) DPWR DGND
  25366. +    MRBAR LEBAR D   MRB LEB DATA 
  25367. +    D0_GATE IO_HCT IO_LEVEL={IO_LEVEL} 
  25368. U2 bufa(3) DPWR DGND
  25369. +    A0 A1 A2   SA SB SC 
  25370. +    D_HCT259_1 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25371. U3 inva(3) DPWR DGND
  25372. +    SA SB SC   AB BB CB 
  25373. +    D0_GATE IO_HCT 
  25374. U4 nanda(3,8) DPWR DGND
  25375. +    AB    BB    CB
  25376. +    SA    BB    CB
  25377. +    AB    SB    CB
  25378. +    SA    SB    CB
  25379. +    AB    BB    SC
  25380. +    SA    BB    SC
  25381. +    AB    SB    SC
  25382. +    SA    SB    SC
  25383. +    T0    T1    T2    T3    T4    T5    T6    T7
  25384. +    D0_GATE IO_HCT 
  25385. U5 nora(2,8) DPWR DGND
  25386. +    LEB    T0
  25387. +    LEB    T1
  25388. +    LEB    T2
  25389. +    LEB    T3
  25390. +    LEB    T4
  25391. +    LEB    T5
  25392. +    LEB    T6
  25393. +    LEB    T7
  25394. +    LE0    LE1    LE2    LE3    LE4    LE5    LE6    LE7
  25395. +    D0_GATE IO_HCT 
  25396. U6 ora(2,8) DPWR DGND
  25397. +    LE0    MRB
  25398. +    LE1    MRB
  25399. +    LE2    MRB
  25400. +    LE3    MRB
  25401. +    LE4    MRB
  25402. +    LE5    MRB
  25403. +    LE6    MRB
  25404. +    LE7    MRB
  25405. +    R0    R1    R2    R3    R4    R5    R6    R7
  25406. +    D0_GATE IO_HCT 
  25407. U7 dltch(1) DPWR DGND
  25408. +    $D_HI R0 LE0   DATA   Q0 $D_NC 
  25409. +    D_HCT259_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25410. U8 dltch(1) DPWR DGND
  25411. +    $D_HI R1 LE1   DATA   Q1 $D_NC 
  25412. +    D_HCT259_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25413. U9 dltch(1) DPWR DGND
  25414. +    $D_HI R2 LE2   DATA   Q2 $D_NC 
  25415. +    D_HCT259_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25416. U10 dltch(1) DPWR DGND
  25417. +    $D_HI R3 LE3   DATA   Q3 $D_NC 
  25418. +    D_HCT259_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25419. U11 dltch(1) DPWR DGND
  25420. +    $D_HI R4 LE4   DATA   Q4 $D_NC 
  25421. +    D_HCT259_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25422. U12 dltch(1) DPWR DGND
  25423. +    $D_HI R5 LE5   DATA   Q5 $D_NC 
  25424. +    D_HCT259_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25425. U13 dltch(1) DPWR DGND
  25426. +    $D_HI R6 LE6   DATA   Q6 $D_NC 
  25427. +    D_HCT259_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25428. U14 dltch(1) DPWR DGND
  25429. +    $D_HI R7 LE7   DATA   Q7 $D_NC 
  25430. +    D_HCT259_2 IO_HCT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25431. .ends
  25432.  
  25433. .model D_HCT259_1 ugate (
  25434. +    TPLHMX=3NS    TPHLMX=3NS
  25435. +    )
  25436. .model D_HCT259_2 ugff (
  25437. +    TWGHMN=23NS    TWPCLMN=23NS
  25438. +    TSUDGMN=21NS    THDGMN=0NS
  25439. +    TPPCQHLMX=49NS    TPDQLHMX=49NS
  25440. +    TPDQHLMX=49NS    TPGQLHMX=48NS
  25441. +    TPGQHLMX=48NS
  25442. +    )
  25443. *----------
  25444. * 74LS259B  8-BIT ADDRESSABLE LATCHES
  25445. *
  25446. * The TTL Data Book, Vol 2, 1985, TI
  25447. * tvh    09/11/89    Update interface and model names
  25448.  
  25449. .subckt 74LS259B  CLRBAR GBAR D S0 S1 S2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  25450. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25451. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25452. U1 bufa(3) DPWR DGND
  25453. +    CLRBAR GBAR D   RB GB DATA 
  25454. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  25455. U2 bufa(3) DPWR DGND
  25456. +    S0 S1 S2   SA SB SC 
  25457. +    D_LS259B_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25458. U3 inva(3) DPWR DGND
  25459. +    SA SB SC   AB BB CB 
  25460. +    D0_GATE IO_LS 
  25461. U4 nanda(3,8) DPWR DGND
  25462. +    AB    BB    CB
  25463. +    SA    BB    CB
  25464. +    AB    SB    CB
  25465. +    SA    SB    CB
  25466. +    AB    BB    SC
  25467. +    SA    BB    SC
  25468. +    AB    SB    SC
  25469. +    SA    SB    SC
  25470. +    T0    T1    T2    T3    T4    T5    T6    T7
  25471. +    D0_GATE IO_LS 
  25472. U5 nora(2,8) DPWR DGND
  25473. +    GB    T0
  25474. +    GB    T1
  25475. +    GB    T2
  25476. +    GB    T3
  25477. +    GB    T4
  25478. +    GB    T5
  25479. +    GB    T6
  25480. +    GB    T7
  25481. +    G0    G1    G2    G3    G4    G5    G6    G7
  25482. +    D0_GATE IO_LS 
  25483. U6 ora(2,8) DPWR DGND
  25484. +    G0    RB
  25485. +    G1    RB
  25486. +    G2    RB
  25487. +    G3    RB
  25488. +    G4    RB
  25489. +    G5    RB
  25490. +    G6    RB
  25491. +    G7    RB
  25492. +    R0    R1    R2    R3    R4    R5    R6    R7
  25493. +    D0_GATE IO_LS 
  25494. U7 dltch(1) DPWR DGND
  25495. +    $D_HI R0 G0   DATA   Q0 $D_NC 
  25496. +    D_LS259B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25497. U8 dltch(1) DPWR DGND
  25498. +    $D_HI R1 G1   DATA   Q1 $D_NC 
  25499. +    D_LS259B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25500. U9 dltch(1) DPWR DGND
  25501. +    $D_HI R2 G2   DATA   Q2 $D_NC 
  25502. +    D_LS259B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25503. U10 dltch(1) DPWR DGND
  25504. +    $D_HI R3 G3   DATA   Q3 $D_NC 
  25505. +    D_LS259B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25506. U11 dltch(1) DPWR DGND
  25507. +    $D_HI R4 G4   DATA   Q4 $D_NC 
  25508. +    D_LS259B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25509. U12 dltch(1) DPWR DGND
  25510. +    $D_HI R5 G5   DATA   Q5 $D_NC 
  25511. +    D_LS259B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25512. U13 dltch(1) DPWR DGND
  25513. +    $D_HI R6 G6   DATA   Q6 $D_NC 
  25514. +    D_LS259B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25515. U14 dltch(1) DPWR DGND
  25516. +    $D_HI R7 G7   DATA   Q7 $D_NC 
  25517. +    D_LS259B_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25518. .ends
  25519.  
  25520. .model D_LS259B_1 ugate (
  25521. +    TPLHTY=2NS    TPLHMX=3NS
  25522. +    TPHLTY=2NS    TPHLMX=3NS
  25523. +    )
  25524. .model D_LS259B_2 ugff (
  25525. +    TWGHMN=17NS    TWPCLMN=10NS
  25526. +    TSUDGMN=20NS    TPPCQHLTY=12NS
  25527. +    TPPCQHLMX=18NS    TPDQLHTY=19NS
  25528. +    TPDQLHMX=30NS    TPDQHLTY=13NS
  25529. +    TPDQHLMX=20NS    TPGQLHTY=15NS
  25530. +    TPGQLHMX=24NS    TPGQHLTY=15NS
  25531. +    TPGQHLMX=24NS
  25532. +    )
  25533. *--------------------------------------------------------------------------
  25534. * 74S260  DUAL 5-INPUT POSITIVE-NOR GATES.
  25535. *
  25536. * The TTL Data Book, Vol 2, 1985, TI
  25537. * tvh    07/5/89      Update interface and model names
  25538.  
  25539. .subckt 74S260  A B C D E Y
  25540. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25541. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25542. U1 nor(5) DPWR DGND
  25543. +    A B C D E   Y 
  25544. +    D_S260 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25545. .ends
  25546.  
  25547. .model D_S260 ugate (
  25548. +    TPLHTY=4NS    TPLHMX=5.5NS
  25549. +    TPHLTY=4NS    TPHLMX=6NS
  25550. +    )
  25551. *--------------------------------------------------------------------------
  25552. * 74LS261  2-BIT BY 4-BIT PARALLEL BINARY MULTIPLEXERS
  25553. *
  25554. * The TTL Data Book, Vol 2, 1985, TI
  25555. * tvh    09/06/89    Update interface and model names
  25556.  
  25557. .subckt 74LS261  C M2 M1 M0 B0 B1 B2 B3 B4 Q0 Q1 Q2 Q3 Q4BAR
  25558. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25559. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25560. U1 bufa(5) DPWR DGND
  25561. +    B0    B1    B2    B3    B4
  25562. +    B0D    B1D    B2D    B3D    B4D
  25563. +    D_LS261_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25564. U2 bufa(3) DPWR DGND
  25565. +    M0 M1 M2   M0D M1D M2D 
  25566. +    D_LS261_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25567. U3 inva(7) DPWR DGND
  25568. +    B0D    B1D    B2D    B3D    B4D    C    QEB
  25569. +    B0B    B1B    B2B    B3B    B4B    CB    QE
  25570. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  25571. U4 nora(2,4) DPWR DGND
  25572. +    CB    M2D
  25573. +    M1D    M0D
  25574. +    M0M1    M01
  25575. +    M2C    CB
  25576. +    M2C    M01    M    M2CB
  25577. +    D0_GATE IO_LS 
  25578. U5 and(2) DPWR DGND
  25579. +    M0D M1D   M0M1 
  25580. +    D0_GATE IO_LS 
  25581. U6 aoi(3,5) DPWR DGND
  25582. +    QE    $D_HI    CB
  25583. +    M2CB    B4B    M
  25584. +    M2C    M    B4D
  25585. +    M2CB    M01    B4B
  25586. +    M2C    M0M1    B4D
  25587. +    QEB
  25588. +    D0_GATE IO_LS 
  25589. U7 ao(3,5) DPWR DGND
  25590. +    QD    $D_HI    CB
  25591. +    M2CB    B4B    M
  25592. +    M2C    M    B4D
  25593. +    M2CB    M01    B3B
  25594. +    M0M1    M2C    B3D
  25595. +    QD
  25596. +    D0_GATE IO_LS 
  25597. U8 ao(3,5) DPWR DGND
  25598. +    QC    $D_HI    CB
  25599. +    M2CB    M    B3B
  25600. +    M2C    M    B3D
  25601. +    M2CB    M01    B2B
  25602. +    M2C    M0M1    B2D
  25603. +    QC
  25604. +    D0_GATE IO_LS 
  25605. U9 ao(3,5) DPWR DGND
  25606. +    QB    $D_HI    CB
  25607. +    M2CB    M    B2B
  25608. +    M2C    M    B2D
  25609. +    M2CB    M01    B1B
  25610. +    M2C    M0M1    B1D
  25611. +    QB
  25612. +    D0_GATE IO_LS 
  25613. U10 ao(3,5) DPWR DGND
  25614. +    QA    $D_HI    CB
  25615. +    M2CB    M    B1B
  25616. +    M2C    M    B1D
  25617. +    M2CB    M01    B0B
  25618. +    M2C    M0M1    B0D
  25619. +    QA
  25620. +    D0_GATE IO_LS 
  25621. U11 bufa(5) DPWR DGND
  25622. +    QA    QB    QC    QD    QEB
  25623. +    Q0    Q1    Q2    Q3    Q4BAR
  25624. +    D_LS261_3 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25625. .ends
  25626.  
  25627. .model D_LS261_1 ugate (
  25628. +    TPLHTY=4NS    TPHLTY=4NS
  25629. +    TPLHMX=7NS    TPHLMX=7NS
  25630. +    )
  25631. .model D_LS261_2 ugate (
  25632. +    TPLHTY=2NS    TPHLTY=2NS
  25633. +    TPLHMX=5NS    TPHLMX=5NS
  25634. +    )
  25635. .model D_LS261_3 ugate (
  25636. +    TPLHTY=23NS    TPHLTY=20NS
  25637. +    TPLHMX=35NS    TPHLMX=30NS
  25638. +    )
  25639. *--------------------------------------------------------------------------
  25640. * 74AS264  LOOK-AHEAD CARRY GENERATORS FOR COUNTERS
  25641. *
  25642. * The ALS/AS Data Book, 1986, TI
  25643. * tvh    09/06/89      Update interface and model names
  25644.  
  25645. .subckt 74AS264  CE A0 A1 A2 A3 B0 B1 B2 B3 C0 C1 C2 RCOA RCOB
  25646. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25647. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25648. U1 bufa(9) DPWR DGND
  25649. +    CE    A0    A1    A2    A3    B0    B1    B2    B3
  25650. +    CED    A0D    A1D    A2D    A3D    B0D    B1D    B2D    B3D
  25651. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  25652. U2 buf DPWR DGND
  25653. +    CED   CEBUF 
  25654. +    D_AS264_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} 
  25655. U3 ao(2,2) DPWR DGND
  25656. +    A0D B0D A0D CEBUF   C0 
  25657. +    D_AS264_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25658. U4 ao(3,3) DPWR DGND
  25659. +    $D_HI    A1D    B1D
  25660. +    A0D    A1D    B0D
  25661. +    CEBUF    A0D    A1D
  25662. +    C1
  25663. +    D_AS264_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25664. U5 ao(4,4) DPWR DGND
  25665. +    $D_HI    $D_HI    A2D    B2D
  25666. +    A1D    A2D    B1D    $D_HI
  25667. +    A0D    A1D    A2D    B0D
  25668. +    CEBUF    A0D    A1D    A2D
  25669. +    C2
  25670. +    D_AS264_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25671. U6 ao(5,4) DPWR DGND
  25672. +    $D_HI    $D_HI    $D_HI    A3D    B3D
  25673. +    A2D    A3D    B2D    $D_HI    $D_HI
  25674. +    A1D    A2D    A3D    B1D    $D_HI
  25675. +    A3D    A2D    A1D    A0D    CED
  25676. +    RCOA
  25677. +    D_AS264_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25678. U7 or(5) DPWR DGND
  25679. +    CED B3D B2D B1D B0D   RCOB 
  25680. +    D_AS264_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25681. .ends
  25682.  
  25683. .model D_AS264_1 ugate (
  25684. +    TPLHTY=1NS
  25685. +    )
  25686. .model D_AS264_2 ugate (
  25687. +    TPLHTY=5NS    TPHLTY=5NS
  25688. +    )
  25689. *--------------------------------------------------------------------------
  25690. * 74265  QUAD. COMPLEMENTARY-OUTPUT ELEMENTS
  25691. *
  25692. * The TTL Data Book, Vol 2, 1985, TI
  25693. * tvh    07/5/89      Update interface and model names
  25694.  
  25695. .subckt 74265  1A 1W 1Y 2A 2B 2W 2Y 3A 3B 3W 3Y 4A 4W 4Y
  25696. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25697. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25698. UIBUF bufa(6) DPWR DGND
  25699. +    1A    2A    2B    3A    3B    4A
  25700. +    1A_BUF    2A_BUF    2B_BUF    3A_BUF    3B_BUF    4A_BUF
  25701. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  25702. U1 bufa(2) DPWR DGND
  25703. +    1A_BUF 4A_BUF   1W 4W 
  25704. +    D_265_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25705. U2 inva(2) DPWR DGND
  25706. +    1A_BUF 4A_BUF   1Y 4Y 
  25707. +    D_265_2 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25708. U3 anda(2,2) DPWR DGND
  25709. +    2A_BUF 2B_BUF 3A_BUF 3B_BUF   2W 3W 
  25710. +    D_265_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25711. U4 nanda(2,2) DPWR DGND
  25712. +    2A_BUF 2B_BUF 3A_BUF 3B_BUF   2Y 3Y 
  25713. +    D_265_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25714. .ends
  25715.  
  25716. .model D_265_1 ugate (
  25717. +    TPLHTY=11.6NS    TPLHMX=18NS
  25718. +    TPHLTY=9.8NS    TPHLMX=18NS
  25719. +    )
  25720. .model D_265_2 ugate (
  25721. +    TPLHTY=10.2NS    TPLHMX=18NS
  25722. +    TPHLTY=11.3NS    TPHLMX=18NS
  25723. +    )
  25724. .model D_265_3 ugate (
  25725. +    TPLHTY=11.6NS    TPLHMX=18NS
  25726. +    TPHLTY=9.8NS    TPHLMX=18NS
  25727. +    )
  25728. .model D_265_4 ugate (
  25729. +    TPLHTY=10.2NS    TPLHMX=18NS
  25730. +    TPHLTY=11.3NS    TPHLMX=18NS
  25731. +    )
  25732. *--------------------------------------------------------------------------
  25733. * 74HC266  QUADRUPLE 2-INPUT EXCLUSIVE-NOR GATES WITH OPEN-COLLECTOR OUTPUTS.
  25734. *
  25735. * The High-speed CMOS Logic Data Book, 1988, TI
  25736. * tvh    07/05/89    Update interface and model names
  25737.  
  25738. .subckt 74HC266  A B Y
  25739. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25740. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25741. U1 nxor DPWR DGND
  25742. +    A B   Y 
  25743. +    D_HC266 IO_HC_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25744. .ends
  25745.  
  25746. .model D_HC266 ugate (
  25747. +    TPLHTY=13NS    TPLHMX=31NS
  25748. +    TPHLTY=13NS    TPHLMX=25NS
  25749. +    )
  25750. *----------
  25751. * 74LS266  QUADRUPLE 2-INPUT EXCLUSIVE-NOR GATES WITH OPEN-COLLECTOR OUTPUTS.
  25752. *
  25753. * The TTL Data Book, Vol 2, 1985, TI
  25754. * tvh    07/5/89      Update interface and model names
  25755.  
  25756. .subckt 74LS266  A B Y
  25757. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25758. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25759. U1 nxor DPWR DGND
  25760. +    A B   Y 
  25761. +    D_LS266 IO_LS_OC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25762. .ends
  25763.  
  25764. .model D_LS266 ugate (
  25765. +    TPLHTY=18NS    TPLHMX=30NS
  25766. +    TPHLTY=18NS    TPHLMX=30NS
  25767. +    )
  25768. *--------------------------------------------------------------------------
  25769. * 74S268  HEX D-TYPE TRANSPARENT LATCHES WITH 3-STATE OUTPUTS
  25770. *
  25771. * The TTL Data Book, Vol 2, 1985, TI
  25772. * tvh    09/07/89      Update interface and model names
  25773.  
  25774. .subckt 74S268  OCBAR C 1D 2D 3D 4D 5D 6D 1Q 2Q 3Q 4Q 5Q 6Q
  25775. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25776. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25777. U1 inv DPWR DGND
  25778. +    OCBAR   OC 
  25779. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  25780. U2 dltch(6) DPWR DGND
  25781. +    $D_HI    $D_HI    C
  25782. +    1D    2D    3D    4D    5D    6D
  25783. +    Q1    Q2    Q3    Q4    Q5    Q6
  25784. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  25785. +    D_S268_1 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25786. U3 buf3a(6) DPWR DGND
  25787. +    Q1    Q2    Q3    Q4    Q5    Q6
  25788. +    OC
  25789. +    1Q    2Q    3Q    4Q    5Q    6Q
  25790. +    D_S268_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25791. .ends
  25792.  
  25793. .model D_S268_1 ugff (
  25794. +    TWGHMN=6NS    THDGMN=10NS
  25795. +    TPGQLHTY=1PS    TPGQLHMX=2NS
  25796. +    TPGQHLTY=5NS    TPGQHLMX=6NS
  25797. +    )
  25798. .model D_S268_2 utgate (
  25799. +    TPLHTY=7NS    TPLHMX=12NS
  25800. +    TPHLTY=7NS    TPHLMX=12NS
  25801. +    TPZHTY=8NS    TPZHMX=15NS
  25802. +    TPZLTY=11NS    TPZLMX=18NS
  25803. +    TPHZTY=6NS    TPHZMX=9NS
  25804. +    TPLZTY=8NS    TPLZMX=12NS
  25805. +    )
  25806. *--------------------------------------------------------------------------
  25807. * 74273  OCTAL D-TYPE EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR
  25808. *
  25809. * The TTL Data Book, Vol 2, 1985, TI
  25810. * tvh    07/5/89      Update interface and model names
  25811.  
  25812. .subckt 74273  CLRBAR CLK D1 D2 D3 D4 D5 D6 D7 D8 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
  25813. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25814. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25815. UD dff(8) DPWR DGND
  25816. +    $D_HI    CLRBAR    CLK
  25817. +    D1    D2    D3    D4    D5    D6    D7    D8
  25818. +    Q1    Q2    Q3    Q4    Q5    Q6    Q7    Q8
  25819. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  25820. +    D_273 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25821. .ends
  25822.  
  25823. .model D_273 ueff (
  25824. +    TWCLKLMN=16.5NS    TWCLKHMN=16.5NS
  25825. +    TWPCLMN=16.5NS    TSUDCLKMN=20NS
  25826. +    TSUPCCLKHMN=25NS    THDCLKMN=5NS
  25827. +    TPPCQHLTY=18NS    TPPCQHLMX=27NS
  25828. +    TPCLKQLHTY=17NS    TPCLKQLHMX=27NS
  25829. +    TPCLKQHLTY=18NS    TPCLKQHLMX=27NS
  25830. +    )
  25831. *---------
  25832. * 74AC273  OCTAL D-TYPE EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR
  25833. *
  25834. * The FACT Data Book, 1987, Fairchild
  25835. * cv    06/29/90      Created from LS
  25836.  
  25837. .subckt 74AC273  MRBAR CP D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  25838. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25839. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25840. UD dff(8) DPWR DGND
  25841. +    $D_HI    MRBAR    CP
  25842. +    D0    D1    D2    D3    D4    D5    D6    D7
  25843. +    Q0    Q1    Q2    Q3    Q4    Q5    Q6    Q7
  25844. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  25845. +    D_AC273 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25846. .ends
  25847.  
  25848. .model D_AC273 ueff (
  25849. +    TWCLKLMN=4.5NS    TWCLKHMN=4.5NS
  25850. +    TWPCLMN=4.5NS    TSUDCLKMN=4.5NS
  25851. +    TSUPCCLKHMN=3NS    THDCLKMN=1NS
  25852. +    TPPCQHLMN=1NS    TPPCQHLTY=5NS
  25853. +    TPPCQHLMX=10.5NS    TPCLKQLHMN=1NS
  25854. +    TPCLKQLHTY=5.5NS    TPCLKQLHMX=10NS
  25855. +    TPCLKQHLMN=1NS    TPCLKQHLTY=5NS
  25856. +    TPCLKQHLMX=11NS
  25857. +    )
  25858. *---------
  25859. * 74ACT273  OCTAL D-TYPE EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR
  25860. *
  25861. * The Advanced CMOS Logic ICs Data Book, 1988, RCA
  25862. * cv    07/16/90      Created from LS
  25863.  
  25864. .subckt 74ACT273  MRBAR CP D0 D1 D2 D3 D4 D5 D6 D7 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
  25865. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25866. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25867. UD dff(8) DPWR DGND
  25868. +    $D_HI    MRBAR    CP
  25869. +    D0    D1    D2    D3    D4    D5    D6    D7
  25870. +    Q0    Q1    Q2    Q3    Q4    Q5    Q6    Q7
  25871. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  25872. +    D_ACT273 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25873. .ends
  25874.  
  25875. .model D_ACT273 ueff (
  25876. +    TWCLKLMN=5.3NS    TWCLKHMN=5.3NS
  25877. +    TWPCLMN=4.4NS    TSUDCLKMN=2NS
  25878. +    TSUPCCLKHMN=2NS    THDCLKMN=2NS
  25879. +    TPPCQHLMN=3.5NS    TPPCQHLMX=12.3NS
  25880. +    TPPCQLHMN=3.5NS    TPPCQLHMX=12.3NS
  25881. +    TPCLKQLHMN=3.5NS    TPCLKQLHMX=12.3NS
  25882. +    TPCLKQHLMN=3.5NS    TPCLKQHLMX=12.3NS
  25883. +    )
  25884. *----------
  25885. * 74ALS273  OCTAL D-TYPE EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR
  25886. *
  25887. * The ALS/AS Logic Data Book, 1986, TI
  25888. * tvh    07/5/89        Update interface and model names
  25889.  
  25890. .subckt 74ALS273  CLRBAR CLK D1 D2 D3 D4 D5 D6 D7 D8 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
  25891. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25892. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25893. UD dff(8) DPWR DGND
  25894. +    $D_HI    CLRBAR    CLK
  25895. +    D1    D2    D3    D4    D5    D6    D7    D8
  25896. +    Q1    Q2    Q3    Q4    Q5    Q6    Q7    Q8
  25897. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  25898. +    D_ALS273 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25899. .ends
  25900.  
  25901. .model D_ALS273 ueff (
  25902. +    TWCLKLMN=14NS    TWCLKHMN=14NS
  25903. +    TWPCLMN=10NS    TSUDCLKMN=10NS
  25904. +    TSUPCCLKHMN=15NS    TPPCQHLMN=4NS
  25905. +    TPPCQHLMX=18NS    TPCLKQLHMN=2NS
  25906. +    TPCLKQLHMX=12NS    TPCLKQHLMN=3NS
  25907. +    TPCLKQHLMX=15NS
  25908. +    )
  25909. *----------
  25910. * 74F273  OCTAL D-TYPE EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR
  25911. *
  25912. * The F Logic Data Book, 1987, TI
  25913. * tvh    09/07/89      Update interface and model names
  25914.  
  25915. .subckt 74F273  CLRBAR CLK D1 D2 D3 D4 D5 D6 D7 D8 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
  25916. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25917. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25918. UD dff(8) DPWR DGND
  25919. +    $D_HI    CLRBAR    CLK
  25920. +    D1    D2    D3    D4    D5    D6    D7    D8
  25921. +    Q1    Q2    Q3    Q4    Q5    Q6    Q7    Q8
  25922. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  25923. +    D_F273 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25924. .ends
  25925.  
  25926. .model D_F273 ueff (
  25927. +    TWCLKLMN=5NS    TWCLKHMN=4NS
  25928. +    TWPCLMN=3.5NS    TSUDCLKMN=1.5NS
  25929. +    TSUPCCLKHMN=8NS    TPPCQHLTY=7NS
  25930. +    TPCLKQLHTY=7.5NS    TPCLKQHLTY=7.5NS
  25931. +    )
  25932. *----------
  25933. * 74HC273  OCTAL D-TYPE EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR
  25934. *
  25935. * The High-speed CMOS Logic Data Book, 1988, TI
  25936. * tvh    07/05/89    Update interface and model names
  25937.  
  25938. .subckt 74HC273  CLRBAR CLK D1 D2 D3 D4 D5 D6 D7 D8 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
  25939. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25940. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25941. UD dff(8) DPWR DGND
  25942. +    $D_HI    CLRBAR    CLK
  25943. +    D1    D2    D3    D4    D5    D6    D7    D8
  25944. +    Q1    Q2    Q3    Q4    Q5    Q6    Q7    Q8
  25945. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  25946. +    D_HC273 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25947. .ends
  25948.  
  25949. .model D_HC273 ueff (
  25950. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  25951. +    TWPCLMN=20NS    TSUDCLKMN=25NS
  25952. +    TSUPCCLKHMN=25NS    TPPCQHLTY=15NS
  25953. +    TPPCQHLMX=40NS    TPCLKQLHTY=15NS
  25954. +    TPCLKQLHMX=40NS    TPCLKQHLTY=15NS
  25955. +    TPCLKQHLMX=40NS
  25956. +    )
  25957. *----------
  25958. * 74LS273  OCTAL D-TYPE EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR
  25959. *
  25960. * The TTL Data Book, Vol 2, 1985, TI
  25961. * tvh    07/5/89      Update interface and model names
  25962.  
  25963. .subckt 74LS273  CLRBAR CLK D1 D2 D3 D4 D5 D6 D7 D8 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
  25964. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25965. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25966. UD dff(8) DPWR DGND
  25967. +    $D_HI    CLRBAR    CLK
  25968. +    D1    D2    D3    D4    D5    D6    D7    D8
  25969. +    Q1    Q2    Q3    Q4    Q5    Q6    Q7    Q8
  25970. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  25971. +    D_LS273 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  25972. .ends
  25973.  
  25974. .model D_LS273 ueff (
  25975. +    TWCLKLMN=20NS    TWCLKHMN=20NS
  25976. +    TWPCLMN=20NS    TSUDCLKMN=20NS
  25977. +    TSUPCCLKHMN=25NS    THDCLKMN=5NS
  25978. +    TPPCQHLTY=18NS    TPPCQHLMX=27NS
  25979. +    TPCLKQLHTY=17NS    TPCLKQLHMX=27NS
  25980. +    TPCLKQHLTY=18NS    TPCLKQHLMX=27NS
  25981. +    )
  25982. *---------------------------------------------------------------------------
  25983. * 74276  QUADRUPLE J-K FLIP-FLOPS
  25984. *
  25985. * The TTL Data Book, Vol 2, 1985, TI
  25986. * tvh    07/5/89      Update interface and model names
  25987.  
  25988. .subckt 74276  PREBAR CLRBAR CLK1 CLK2 CLK3 CLK4 J1 J2 J3 J4 KBAR1 KBAR2 KBAR3
  25989. +    KBAR4 Q1 Q2 Q3 Q4
  25990. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  25991. +    params: MNTYMXDLY=0 IO_LEVEL=0
  25992. UIBUF bufa(2) DPWR DGND
  25993. +    PREBAR CLRBAR   PREB CLRB 
  25994. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  25995. UK inva(4) DPWR DGND
  25996. +    KBAR1 KBAR2 KBAR3 KBAR4   K1 K2 K3 K4 
  25997. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  25998. U1 jkff(1) DPWR DGND
  25999. +    PREB CLRB CLK1   J1 K1   Q1 Q1BAR 
  26000. +    D_276 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26001. U2 jkff(1) DPWR DGND
  26002. +    PREB CLRB CLK2   J2 K2   Q2 Q2BAR 
  26003. +    D_276 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26004. U3 jkff(1) DPWR DGND
  26005. +    PREB CLRB CLK3   J3 K3   Q3 Q3BAR 
  26006. +    D_276 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26007. U4 jkff(1) DPWR DGND
  26008. +    PREB CLRB CLK4   J4 K4   Q4 Q4BAR 
  26009. +    D_276 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26010. .ends
  26011.  
  26012. .model D_276 ueff (
  26013. +    TWCLKLMN=15NS    TWCLKHMN=13.5NS
  26014. +    TWPCLMN=12NS    TSUPCCLKHMN=10NS
  26015. +    TSUDCLKMN=3NS    THDCLKMN=10NS
  26016. +    TPPCQLHTY=15NS    TPPCQLHMX=25NS
  26017. +    TPPCQHLTY=18NS    TPPCQHLMX=30NS
  26018. +    TPCLKQLHTY=17NS    TPCLKQLHMX=30NS
  26019. +    TPCLKQHLTY=20NS    TPCLKQHLMX=30NS
  26020. +    )
  26021. *---------------------------------------------------------------------------
  26022. * 74278  4-BIT CASCADABLE PRIORITY REGISTERS
  26023. *
  26024. * The TTL Data Book, Vol 2, 1985, TI
  26025. * tvh    09/07/89      Update interface and model names
  26026.  
  26027. .subckt 74278  P0 STRB D1 D2 D3 D4 Y1 Y2 Y3 Y4 P1
  26028. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26029. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26030. U1 bufa(5) DPWR DGND
  26031. +    STRB    D1    D2    D3    D4
  26032. +    G    1D    2D    3D    4D
  26033. +    D0_GATE IO_STD 
  26034. U2A dltch(4) DPWR DGND
  26035. +    $D_HI    $D_HI    G
  26036. +    1D    2D    3D    4D
  26037. +    Q1    Q2    Q3    Q4    Q1B    Q2B    Q3B    Q4B
  26038. +    D_278_1 IO_STD MNTYMXDLY={MNTYMXDLY} 
  26039. U2B dltch(4) DPWR DGND
  26040. +    $D_HI    $D_HI    G
  26041. +    1D    2D    3D    4D
  26042. +    Q1D    Q2D    Q3D    Q4D    $D_NC    $D_NC    $D_NC    $D_NC
  26043. +    D_278_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  26044. U2 nor(2) DPWR DGND
  26045. +    Q1B P0   Y1 
  26046. +    D_278_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26047. U3 nor(3) DPWR DGND
  26048. +    Q2B Q1 P0   Y2 
  26049. +    D_278_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26050. U4 nor(4) DPWR DGND
  26051. +    Q3B Q2 Q1 P0   Y3 
  26052. +    D_278_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26053. U5 nor(5) DPWR DGND
  26054. +    Q4B Q3 Q2 Q1 P0   Y4 
  26055. +    D_278_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26056. U6 or(5) DPWR DGND
  26057. +    P0 Q1D Q2D Q3D Q4D   P1 
  26058. +    D_278_4 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26059. .ends
  26060.  
  26061. .model D_278_1 ugff (
  26062. +    TWGHMN=20NS    TSUDGMN=20NS
  26063. +    THDGMN=5NS    TPDQLHMX=8NS
  26064. +    TPDQHLMX=0NS    TPGQLHMX=0NS
  26065. +    TPGQHLMX=0NS
  26066. +    )
  26067. .model D_278_2 ugff (
  26068. +    TWGHMN=20NS    TSUDGMN=20NS
  26069. +    THDGMN=5NS    TPDQLHMX=23NS
  26070. +    TPDQHLMX=9NS    TPGQLHMX=15NS
  26071. +    TPGQHLMX=12NS
  26072. +    )
  26073. .model D_278_3 ugate (
  26074. +    TPLHMX=30NS    TPHLMX=31NS
  26075. +    )
  26076. .model D_278_4 ugate (
  26077. +    TPLHMX=23NS    TPHLMX=30NS
  26078. +    )
  26079. *---------------------------------------------------------------------------
  26080. * 74279  QUADRUPLE SBAR-RBAR LATCHES
  26081. *
  26082. * The TTL Data Book, Vol 2, 1985, TI
  26083. * tvh    09/07/89      Update interface and model names
  26084.  
  26085. .subckt 74279  1RBAR 1S1BAR 1S2BAR 2RBAR 2SBAR 1Q 2Q
  26086. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26087. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26088. U1 bufa(2) DPWR DGND
  26089. +    1RBAR 2RBAR   1RB 2RB 
  26090. +    D_279_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26091. U2 nanda(3,2) DPWR DGND
  26092. +    1RB Q1 $D_HI 1S1BAR 1S2BAR Q1B   Q1B Q1 
  26093. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  26094. U3 nanda(2,2) DPWR DGND
  26095. +    2RB Q2 2SBAR Q2B   Q2B Q2 
  26096. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  26097. U4 wdthck(5) DPWR DGND
  26098. +    1RBAR    1S1BAR    1S2BAR    2RBAR    2SBAR
  26099. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  26100. +    1RLO    1S1LO    1S2LO    2RLO    2SLO
  26101. +    D_279_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  26102. U5 ora(3,2) DPWR DGND
  26103. +    1RLO 1S1LO 1S2LO 2RLO 2SLO $D_LO   X1 X2 
  26104. +    D0_GATE IO_STD 
  26105. U6 inva(2) DPWR DGND
  26106. +    X1 X2   T1 T2 
  26107. +    D0_GATE IO_STD 
  26108. U7 buf3 DPWR DGND
  26109. +    $D_X   X1   1Q 
  26110. +    D_279_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26111. U8 buf3 DPWR DGND
  26112. +    $D_X   X2   2Q 
  26113. +    D_279_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26114. U9 buf3 DPWR DGND
  26115. +    Q1   T1   1Q 
  26116. +    D_279_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26117. U10 buf3 DPWR DGND
  26118. +    Q2   T2   2Q 
  26119. +    D_279_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26120. .ends
  26121.  
  26122. .model D_279_1 ugate (
  26123. +    TPHLTY=6NS    TPHLMX=12NS
  26124. +    )
  26125. .model D_279_2 uwdth (
  26126. +    TWLMN=20NS
  26127. +    )
  26128. .model D_279_3 utgate (
  26129. +    TPLHTY=12NS    TPHLTY=9NS
  26130. +    TPLHMX=22NS    TPHLMX=15NS
  26131. +    TPZHTY=12NS    TPZLTY=9NS
  26132. +    TPZHMX=22NS    TPZLMX=15NS
  26133. +    TPLZTY=12NS    TPHZTY=9NS
  26134. +    TPLZMX=22NS    TPHZMX=15NS
  26135. +    )
  26136. *---------
  26137. * 74HC279  QUADRUPLE SBAR-RBAR LATCHES
  26138. *
  26139. * (c) Motorola Semiconductor, 1989
  26140. * cv    09/10/90      Created from HC
  26141.  
  26142. .subckt 74HC279  1RBAR 1S1BAR 1S2BAR 2RBAR 2SBAR 1Q 2Q
  26143. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26144. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26145. U1 bufa(2) DPWR DGND
  26146. +    1RBAR 2RBAR   1RB 2RB 
  26147. +    D_HC279_1 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26148. U2 nanda(3,2) DPWR DGND
  26149. +    1RB Q1 $D_HI 1S1BAR 1S2BAR Q1B   Q1B Q1 
  26150. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  26151. U3 nanda(2,2) DPWR DGND
  26152. +    2RB Q2 2SBAR Q2B   Q2B Q2 
  26153. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  26154. U4 wdthck(5) DPWR DGND
  26155. +    1RBAR    1S1BAR    1S2BAR    2RBAR    2SBAR
  26156. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  26157. +    1RLO    1S1LO    1S2LO    2RLO    2SLO
  26158. +    D_HC279_2 IO_HC MNTYMXDLY={MNTYMXDLY} 
  26159. U5 ora(3,2) DPWR DGND
  26160. +    1RLO 1S1LO 1S2LO 2RLO 2SLO $D_LO   X1 X2 
  26161. +    D0_GATE IO_HC 
  26162. U6 inva(2) DPWR DGND
  26163. +    X1 X2   T1 T2 
  26164. +    D0_GATE IO_HC 
  26165. U7 buf3 DPWR DGND
  26166. +    $D_X   X1   1Q 
  26167. +    D_HC279_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26168. U8 buf3 DPWR DGND
  26169. +    $D_X   X2   2Q 
  26170. +    D_HC279_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26171. U9 buf3 DPWR DGND
  26172. +    Q1   T1   1Q 
  26173. +    D_HC279_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26174. U10 buf3 DPWR DGND
  26175. +    Q2   T2   2Q 
  26176. +    D_HC279_3 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26177. .ends
  26178.  
  26179. .model D_HC279_1 ugate (
  26180. +    TPHLTY=2NS    TPHLMX=3NS
  26181. +    )
  26182. .model D_HC279_2 uwdth (
  26183. +    TWLMN=20NS
  26184. +    )
  26185. .model D_HC279_3 utgate (
  26186. +    TPLHTY=10NS    TPHLTY=10NS
  26187. +    TPLHMX=17NS    TPHLMX=17NS
  26188. +    TPZHTY=10NS    TPZLTY=10NS
  26189. +    TPZHMX=17NS    TPZLMX=17NS
  26190. +    TPLZTY=10NS    TPHZTY=10NS
  26191. +    TPLZMX=17NS    TPHZMX=17NS
  26192. +    )
  26193. *----------
  26194. * 74LS279A  QUADRUPLE SBAR-RBAR LATCHES
  26195. *
  26196. * The TTL Data Book, Vol 2, 1985, TI
  26197. * tvh    09/07/89      Update interface and model names
  26198.  
  26199. .subckt 74LS279A  1RBAR 1S1BAR 1S2BAR 2RBAR 2SBAR 1Q 2Q
  26200. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26201. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26202. U1 bufa(2) DPWR DGND
  26203. +    1RBAR 2RBAR   1RB 2RB 
  26204. +    D_LS279A_1 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26205. U2 nanda(3,2) DPWR DGND
  26206. +    1RB Q1 $D_HI 1S1BAR 1S2BAR Q1B   Q1B Q1 
  26207. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  26208. U3 nanda(2,2) DPWR DGND
  26209. +    2RB Q2 2SBAR Q2B   Q2B Q2 
  26210. +    D0_GATE IO_STD IO_LEVEL={IO_LEVEL} 
  26211. U4 wdthck(5) DPWR DGND
  26212. +    1RBAR    1S1BAR    1S2BAR    2RBAR    2SBAR
  26213. +    $D_NC    $D_NC    $D_NC    $D_NC    $D_NC
  26214. +    1RLO    1S1LO    1S2LO    2RLO    2SLO
  26215. +    D_LS279A_2 IO_STD MNTYMXDLY={MNTYMXDLY} 
  26216. U5 ora(3,2) DPWR DGND
  26217. +    1RLO 1S1LO 1S2LO 2RLO 2SLO $D_LO   X1 X2 
  26218. +    D0_GATE IO_STD 
  26219. U6 inva(2) DPWR DGND
  26220. +    X1 X2   T1 T2 
  26221. +    D0_GATE IO_STD 
  26222. U7 buf3 DPWR DGND
  26223. +    $D_X   X1   1Q 
  26224. +    D_LS279A_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26225. U8 buf3 DPWR DGND
  26226. +    $D_X   X2   2Q 
  26227. +    D_LS279A_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26228. U9 buf3 DPWR DGND
  26229. +    Q1   T1   1Q 
  26230. +    D_LS279A_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26231. U10 buf3 DPWR DGND
  26232. +    Q2   T2   2Q 
  26233. +    D_LS279A_3 IO_STD MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26234. .ends
  26235.  
  26236. .model D_LS279A_1 ugate (
  26237. +    TPHLTY=2NS    TPHLMX=6NS
  26238. +    )
  26239. .model D_LS279A_2 uwdth (
  26240. +    TWLMN=20NS
  26241. +    )
  26242. .model D_LS279A_3 utgate (
  26243. +    TPLHTY=12NS    TPHLTY=13NS
  26244. +    TPLHMX=22NS    TPHLMX=21NS
  26245. +    TPZHTY=12NS    TPZLTY=13NS
  26246. +    TPZHMX=22NS    TPZLMX=21NS
  26247. +    TPLZTY=12NS    TPHZTY=13NS
  26248. +    TPLZMX=22NS    TPHZMX=21NS
  26249. +    )
  26250. *---------------------------------------------------------------------------
  26251. * 74AC280  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  26252. *
  26253. * The Advanced CMOS Logic ICs Data Book, 1988, RCA
  26254. * cv    07/16/90      Update interface and model names
  26255.  
  26256. .subckt 74AC280  I0 I1 I2 I3 I4 I5 I6 I7 I8 EOUT OOUT
  26257. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26258. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26259. UIBUF bufa(9) DPWR DGND
  26260. +    I0    I1    I2    I3    I4    I5    I6    I7    I8
  26261. +    I0_BUF    I1_BUF    I2_BUF    I3_BUF    I4_BUF    I5_BUF    I6_BUF    I7_BUF    I8_BUF
  26262. +    D0_GATE IO_AC IO_LEVEL={IO_LEVEL} 
  26263. X1  I0_BUF I1_BUF I2_BUF X1 X1BAR  DPWR DGND  AC280LV1
  26264. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26265. X2  I3_BUF I4_BUF I5_BUF X2 X2BAR  DPWR DGND  AC280LV1
  26266. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26267. X3  I6_BUF I7_BUF I8_BUF X3 X3BAR  DPWR DGND  AC280LV1
  26268. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26269. UE aoi(3,4) DPWR DGND
  26270. +    X1BAR    X2    X3
  26271. +    X1    X2BAR    X3
  26272. +    X1    X2    X3BAR
  26273. +    X1BAR    X2BAR    X3BAR
  26274. +    EVEN
  26275. +    D0_GATE IO_AC 
  26276. UO aoi(3,4) DPWR DGND
  26277. +    X1    X2BAR    X3BAR
  26278. +    X1BAR    X2    X3BAR
  26279. +    X1BAR    X2BAR    X3
  26280. +    X1    X2    X3
  26281. +    ODD
  26282. +    D0_GATE IO_AC 
  26283. UEOUT buf DPWR DGND
  26284. +    EVEN   EOUT 
  26285. +    D_AC280_1 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26286. UOOUT buf DPWR DGND
  26287. +    ODD   OOUT 
  26288. +    D_AC280_2 IO_AC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26289. .ends
  26290.  
  26291. .subckt AC280LV1  IN1 IN2 IN3 OUT OUTBAR DPWR DGND
  26292. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26293. UIIN1 inv DPWR DGND
  26294. +    IN1   IN1BAR 
  26295. +    D0_GATE IO_AC 
  26296. UIIN2 inv DPWR DGND
  26297. +    IN2   IN2BAR 
  26298. +    D0_GATE IO_AC 
  26299. UIIN3 inv DPWR DGND
  26300. +    IN3   IN3BAR 
  26301. +    D0_GATE IO_AC 
  26302. UX1 and(3) DPWR DGND
  26303. +    IN1 IN2BAR IN3BAR   X1 
  26304. +    D0_GATE IO_AC 
  26305. UX2 and(3) DPWR DGND
  26306. +    IN1BAR IN2 IN3BAR   X2 
  26307. +    D0_GATE IO_AC 
  26308. UX3 and(3) DPWR DGND
  26309. +    IN1BAR IN2BAR IN3   X3 
  26310. +    D0_GATE IO_AC 
  26311. UX4 and(3) DPWR DGND
  26312. +    IN1 IN2 IN3   X4 
  26313. +    D0_GATE IO_AC 
  26314. UOUT nor(4) DPWR DGND
  26315. +    X1 X2 X3 X4   OUT 
  26316. +    D0_GATE IO_AC 
  26317. UOUTB inv DPWR DGND
  26318. +    OUT   OUTBAR 
  26319. +    D0_GATE IO_AC 
  26320. .ends
  26321.  
  26322. .model D_AC280_1 ugate (
  26323. +    TPLHMN=5.2NS    TPLHMX=18.2NS
  26324. +    TPHLMN=5.2NS    TPHLMX=18.2NS
  26325. +    )
  26326. .model D_AC280_2 ugate (
  26327. +    TPLHMN=5.4NS    TPLHMX=19.1NS
  26328. +    TPHLMN=5.4NS    TPHLMX=19.1NS
  26329. +    )
  26330. *---------
  26331. * 74ACT280  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  26332. *
  26333. * The Advanced CMOS Logic ICs Data Book, 1988, RCA
  26334. * cv    07/16/90      Update interface and model names
  26335.  
  26336. .subckt 74ACT280  I0 I1 I2 I3 I4 I5 I6 I7 I8 EOUT OOUT
  26337. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26338. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26339. UIBUF bufa(9) DPWR DGND
  26340. +    I0    I1    I2    I3    I4    I5    I6    I7    I8
  26341. +    I0_BUF    I1_BUF    I2_BUF    I3_BUF    I4_BUF    I5_BUF    I6_BUF    I7_BUF    I8_BUF
  26342. +    D0_GATE IO_ACT IO_LEVEL={IO_LEVEL} 
  26343. X1  I0_BUF I1_BUF I2_BUF X1 X1BAR  DPWR DGND  ACT280LV1
  26344. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26345. X2  I3_BUF I4_BUF I5_BUF X2 X2BAR  DPWR DGND  ACT280LV1
  26346. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26347. X3  I6_BUF I7_BUF I8_BUF X3 X3BAR  DPWR DGND  ACT280LV1
  26348. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26349. UE aoi(3,4) DPWR DGND
  26350. +    X1BAR    X2    X3
  26351. +    X1    X2BAR    X3
  26352. +    X1    X2    X3BAR
  26353. +    X1BAR    X2BAR    X3BAR
  26354. +    EVEN
  26355. +    D0_GATE IO_ACT 
  26356. UO aoi(3,4) DPWR DGND
  26357. +    X1    X2BAR    X3BAR
  26358. +    X1BAR    X2    X3BAR
  26359. +    X1BAR    X2BAR    X3
  26360. +    X1    X2    X3
  26361. +    ODD
  26362. +    D0_GATE IO_ACT 
  26363. UEOUT buf DPWR DGND
  26364. +    EVEN   EOUT 
  26365. +    D_ACT280_1 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26366. UOOUT buf DPWR DGND
  26367. +    ODD   OOUT 
  26368. +    D_ACT280_2 IO_ACT MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26369. .ends
  26370.  
  26371. .subckt ACT280LV1  IN1 IN2 IN3 OUT OUTBAR DPWR DGND
  26372. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26373. UIIN1 inv DPWR DGND
  26374. +    IN1   IN1BAR 
  26375. +    D0_GATE IO_ACT 
  26376. UIIN2 inv DPWR DGND
  26377. +    IN2   IN2BAR 
  26378. +    D0_GATE IO_ACT 
  26379. UIIN3 inv DPWR DGND
  26380. +    IN3   IN3BAR 
  26381. +    D0_GATE IO_ACT 
  26382. UX1 and(3) DPWR DGND
  26383. +    IN1 IN2BAR IN3BAR   X1 
  26384. +    D0_GATE IO_ACT 
  26385. UX2 and(3) DPWR DGND
  26386. +    IN1BAR IN2 IN3BAR   X2 
  26387. +    D0_GATE IO_ACT 
  26388. UX3 and(3) DPWR DGND
  26389. +    IN1BAR IN2BAR IN3   X3 
  26390. +    D0_GATE IO_ACT 
  26391. UX4 and(3) DPWR DGND
  26392. +    IN1 IN2 IN3   X4 
  26393. +    D0_GATE IO_ACT 
  26394. UOUT nor(4) DPWR DGND
  26395. +    X1 X2 X3 X4   OUT 
  26396. +    D0_GATE IO_ACT 
  26397. UOUTB inv DPWR DGND
  26398. +    OUT   OUTBAR 
  26399. +    D0_GATE IO_ACT 
  26400. .ends
  26401.  
  26402. .model D_ACT280_1 ugate (
  26403. +    TPLHMN=5.6NS    TPLHMX=19.6NS
  26404. +    TPHLMN=5.6NS    TPHLMX=19.6NS
  26405. +    )
  26406. .model D_ACT280_2 ugate (
  26407. +    TPLHMN=5.6NS    TPLHMX=19.6NS
  26408. +    TPHLMN=5.6NS    TPHLMX=19.6NS
  26409. +    )
  26410. *---------
  26411. * 74ALS280  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  26412. *
  26413. * The ALS/AS Logic Data Book, 1986, TI
  26414. * tvh    07/5/89        Update interface and model names
  26415.  
  26416. .subckt 74ALS280  A B C D E F G H I EOUT OOUT
  26417. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26418. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26419. UIBUF bufa(9) DPWR DGND
  26420. +    A    B    C    D    E    F    G    H    I
  26421. +    A_BUF    B_BUF    C_BUF    D_BUF    E_BUF    F_BUF    G_BUF    H_BUF    I_BUF
  26422. +    D0_GATE IO_ALS00 IO_LEVEL={IO_LEVEL} 
  26423. X11  A_BUF B_BUF C_BUF X1 X1BAR  DPWR DGND  ALS280LV1
  26424. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26425. X12  D_BUF E_BUF F_BUF X2 X2BAR  DPWR DGND  ALS280LV1
  26426. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26427. X13  G_BUF H_BUF I_BUF X3 X3BAR  DPWR DGND  ALS280LV1
  26428. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26429. U21 aoi(3,4) DPWR DGND
  26430. +    X1BAR    X2    X3
  26431. +    X1    X2BAR    X3
  26432. +    X1    X2    X3BAR
  26433. +    X1BAR    X2BAR    X3BAR
  26434. +    EVEN
  26435. +    D0_GATE IO_ALS00 
  26436. U22 aoi(3,4) DPWR DGND
  26437. +    X1    X2BAR    X3BAR
  26438. +    X1BAR    X2    X3BAR
  26439. +    X1BAR    X2BAR    X3
  26440. +    X1    X2    X3
  26441. +    ODD
  26442. +    D0_GATE IO_ALS00 
  26443. UEOUT buf DPWR DGND
  26444. +    EVEN   EOUT 
  26445. +    D_ALS280_1 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26446. UOOUT buf DPWR DGND
  26447. +    ODD   OOUT 
  26448. +    D_ALS280_2 IO_ALS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26449. .ends
  26450.  
  26451. .subckt ALS280LV1  A B C OUT OUTBAR DPWR DGND
  26452. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26453. UIA inv DPWR DGND
  26454. +    A   ABAR 
  26455. +    D0_GATE IO_ALS00 
  26456. UIB inv DPWR DGND
  26457. +    B   BBAR 
  26458. +    D0_GATE IO_ALS00 
  26459. UIC inv DPWR DGND
  26460. +    C   CBAR 
  26461. +    D0_GATE IO_ALS00 
  26462. UBC and(2) DPWR DGND
  26463. +    BBAR CBAR   BBCB 
  26464. +    D0_GATE IO_ALS00 
  26465. UAC and(2) DPWR DGND
  26466. +    ABAR CBAR   ABCB 
  26467. +    D0_GATE IO_ALS00 
  26468. UAB and(2) DPWR DGND
  26469. +    ABAR BBAR   ABBB 
  26470. +    D0_GATE IO_ALS00 
  26471. UX1 nand(3) DPWR DGND
  26472. +    A B C   X1 
  26473. +    D0_GATE IO_ALS00 
  26474. UX2 nand(2) DPWR DGND
  26475. +    A BBCB   X2 
  26476. +    D0_GATE IO_ALS00 
  26477. UX3 nand(2) DPWR DGND
  26478. +    B ABCB   X3 
  26479. +    D0_GATE IO_ALS00 
  26480. UX4 nand(2) DPWR DGND
  26481. +    C ABBB   X4 
  26482. +    D0_GATE IO_ALS00 
  26483. UOUT and(4) DPWR DGND
  26484. +    X1 X2 X3 X4   OUT 
  26485. +    D0_GATE IO_ALS00 
  26486. UIO inv DPWR DGND
  26487. +    OUT   OUTBAR 
  26488. +    D0_GATE IO_ALS00 
  26489. .ends
  26490.  
  26491. .model D_ALS280_1 ugate (
  26492. +    TPLHMN=3NS    TPLHTY=12NS
  26493. +    TPLHMX=20NS    TPHLMN=3NS
  26494. +    TPHLTY=12NS    TPHLMX=20NS
  26495. +    )
  26496. .model D_ALS280_2 ugate (
  26497. +    TPLHMN=3NS    TPLHTY=12NS
  26498. +    TPLHMX=20NS    TPHLMN=4NS
  26499. +    TPHLTY=13NS    TPHLMX=22NS
  26500. +    )
  26501. *----------
  26502. * 74AS280  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  26503. *
  26504. * The ALS/AS Logic Data Book, 1986, TI
  26505. * tvh    07/5/89        Update interface and model names
  26506.  
  26507. .subckt 74AS280  A B C D E F G H I EOUT OOUT
  26508. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26509. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26510. UIBUF bufa(9) DPWR DGND
  26511. +    A    B    C    D    E    F    G    H    I
  26512. +    A_BUF    B_BUF    C_BUF    D_BUF    E_BUF    F_BUF    G_BUF    H_BUF    I_BUF
  26513. +    D0_GATE IO_AS00 IO_LEVEL={IO_LEVEL} 
  26514. X1  A_BUF B_BUF C_BUF X1 X1BAR  DPWR DGND  AS280LV1
  26515. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26516. X2  D_BUF E_BUF F_BUF X2 X2BAR  DPWR DGND  AS280LV1
  26517. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26518. X3  G_BUF H_BUF I_BUF X3 X3BAR  DPWR DGND  AS280LV1
  26519. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26520. UE aoi(3,4) DPWR DGND
  26521. +    X1BAR    X2    X3
  26522. +    X1    X2BAR    X3
  26523. +    X1    X2    X3BAR
  26524. +    X1BAR    X2BAR    X3BAR
  26525. +    EVEN
  26526. +    D0_GATE IO_AS00 
  26527. UO aoi(3,4) DPWR DGND
  26528. +    X1    X2BAR    X3BAR
  26529. +    X1BAR    X2    X3BAR
  26530. +    X1BAR    X2BAR    X3
  26531. +    X1    X2    X3
  26532. +    ODD
  26533. +    D0_GATE IO_AS00 
  26534. UEOUT buf DPWR DGND
  26535. +    EVEN   EOUT 
  26536. +    D_AS280_1 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26537. UOOUT buf DPWR DGND
  26538. +    ODD   OOUT 
  26539. +    D_AS280_2 IO_AS00 MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26540. .ends
  26541.  
  26542. .subckt AS280LV1  IN1 IN2 IN3 OUT OUTBAR DPWR DGND
  26543. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26544. UIIN1 inv DPWR DGND
  26545. +    IN1   IN1BAR 
  26546. +    D0_GATE IO_AS00 
  26547. UIIN2 inv DPWR DGND
  26548. +    IN2   IN2BAR 
  26549. +    D0_GATE IO_AS00 
  26550. UIIN3 inv DPWR DGND
  26551. +    IN3   IN3BAR 
  26552. +    D0_GATE IO_AS00 
  26553. UX1 and(3) DPWR DGND
  26554. +    IN1 IN2BAR IN3BAR   X1 
  26555. +    D0_GATE IO_AS00 
  26556. UX2 and(3) DPWR DGND
  26557. +    IN1BAR IN2 IN3BAR   X2 
  26558. +    D0_GATE IO_AS00 
  26559. UX3 and(3) DPWR DGND
  26560. +    IN1BAR IN2BAR IN3   X3 
  26561. +    D0_GATE IO_AS00 
  26562. UX4 and(3) DPWR DGND
  26563. +    IN1 IN2 IN3   X4 
  26564. +    D0_GATE IO_AS00 
  26565. UOUT nor(4) DPWR DGND
  26566. +    X1 X2 X3 X4   OUT 
  26567. +    D0_GATE IO_AS00 
  26568. UOUTB inv DPWR DGND
  26569. +    OUT   OUTBAR 
  26570. +    D0_GATE IO_AS00 
  26571. .ends
  26572.  
  26573. .model D_AS280_1 ugate (
  26574. +    TPLHMN=3NS    TPLHMX=12NS
  26575. +    TPHLMN=3NS    TPHLMX=11NS
  26576. +    )
  26577. .model D_AS280_2 ugate (
  26578. +    TPLHMN=3NS    TPLHMX=12NS
  26579. +    TPHLMN=3NS    TPHLMX=11.5NS
  26580. +    )
  26581. *----------
  26582. * 74F280  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  26583. *
  26584. * The FAST Data Book, 1982, Fairchild
  26585. * tvh    07/05/89    Update interface and model names
  26586.  
  26587. .subckt 74F280  I0 I1 I2 I3 I4 I5 I6 I7 I8 EOUT OOUT
  26588. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26589. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26590. UIBUF bufa(9) DPWR DGND
  26591. +    I0    I1    I2    I3    I4    I5    I6    I7    I8
  26592. +    A_BUF    B_BUF    C_BUF    D_BUF    E_BUF    F_BUF    G_BUF    H_BUF    I_BUF
  26593. +    D0_GATE IO_F IO_LEVEL={IO_LEVEL} 
  26594. X1  A_BUF B_BUF C_BUF X1 X1BAR  DPWR DGND  F280LV1
  26595. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26596. X2  D_BUF E_BUF F_BUF X2 X2BAR  DPWR DGND  F280LV1
  26597. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26598. X3  G_BUF H_BUF I_BUF X3 X3BAR  DPWR DGND  F280LV1
  26599. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26600. UE aoi(3,4) DPWR DGND
  26601. +    X1BAR    X2    X3
  26602. +    X1    X2BAR    X3
  26603. +    X1    X2    X3BAR
  26604. +    X1BAR    X2BAR    X3BAR
  26605. +    EVEN
  26606. +    D0_GATE IO_F 
  26607. UO aoi(3,4) DPWR DGND
  26608. +    X1    X2BAR    X3BAR
  26609. +    X1BAR    X2    X3BAR
  26610. +    X1BAR    X2BAR    X3
  26611. +    X1    X2    X3
  26612. +    ODD
  26613. +    D0_GATE IO_F 
  26614. UEOUT buf DPWR DGND
  26615. +    EVEN   EOUT 
  26616. +    D_F280 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26617. UOOUT buf DPWR DGND
  26618. +    ODD   OOUT 
  26619. +    D_F280 IO_F MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26620. .ends
  26621.  
  26622. .subckt F280LV1  IN1 IN2 IN3 OUT OUTBAR DPWR DGND
  26623. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26624. UIIN1 inv DPWR DGND
  26625. +    IN1   IN1BAR 
  26626. +    D0_GATE IO_F 
  26627. UIIN2 inv DPWR DGND
  26628. +    IN2   IN2BAR 
  26629. +    D0_GATE IO_F 
  26630. UIIN3 inv DPWR DGND
  26631. +    IN3   IN3BAR 
  26632. +    D0_GATE IO_F 
  26633. UX1 and(3) DPWR DGND
  26634. +    IN1 IN2BAR IN3BAR   X1 
  26635. +    D0_GATE IO_F 
  26636. UX2 and(3) DPWR DGND
  26637. +    IN1BAR IN2 IN3BAR   X2 
  26638. +    D0_GATE IO_F 
  26639. UX3 and(3) DPWR DGND
  26640. +    IN1BAR IN2BAR IN3   X3 
  26641. +    D0_GATE IO_F 
  26642. UX4 and(3) DPWR DGND
  26643. +    IN1 IN2 IN3   X4 
  26644. +    D0_GATE IO_F 
  26645. UOUT nor(4) DPWR DGND
  26646. +    X1 X2 X3 X4   OUT 
  26647. +    D0_GATE IO_F 
  26648. UOUTB inv DPWR DGND
  26649. +    OUT   OUTBAR 
  26650. +    D0_GATE IO_F 
  26651. .ends
  26652.  
  26653. .model D_F280 ugate (
  26654. +    TPLHMN=6.5NS    TPLHTY=11NS
  26655. +    TPLHMX=16NS    TPHLMN=7.5NS
  26656. +    TPHLTY=12NS    TPHLMX=17NS
  26657. +    )
  26658. *----------
  26659. * 74F280A  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  26660. *
  26661. * The F Logic Data Book, 1987, TI
  26662. * tvh    09/08/89      Update interface and model names
  26663.  
  26664. .subckt 74F280A  A B C D E F G H I EOUT OOUT
  26665. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26666. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26667. UIBUF bufa(9) DPWR DGND
  26668. +    A    B    C    D    E    F    G    H    I
  26669. +    A_BUF    B_BUF    C_BUF    D_BUF    E_BUF    F_BUF    G_BUF    H_BUF    I_BUF
  26670. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  26671. X1  A_BUF B_BUF C_BUF X1 X1BAR  DPWR DGND  F280ALV1
  26672. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26673. X2  D_BUF E_BUF F_BUF X2 X2BAR  DPWR DGND  F280ALV1
  26674. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26675. X3  G_BUF H_BUF I_BUF X3 X3BAR  DPWR DGND  F280ALV1
  26676. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26677. UE aoi(3,4) DPWR DGND
  26678. +    X1BAR    X2    X3
  26679. +    X1    X2BAR    X3
  26680. +    X1    X2    X3BAR
  26681. +    X1BAR    X2BAR    X3BAR
  26682. +    EVEN
  26683. +    D0_GATE IO_S 
  26684. UO aoi(3,4) DPWR DGND
  26685. +    X1    X2BAR    X3BAR
  26686. +    X1BAR    X2    X3BAR
  26687. +    X1BAR    X2BAR    X3
  26688. +    X1    X2    X3
  26689. +    ODD
  26690. +    D0_GATE IO_S 
  26691. UEOUT buf DPWR DGND
  26692. +    EVEN   EOUT 
  26693. +    D_F280A_1 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26694. UOOUT buf DPWR DGND
  26695. +    ODD   OOUT 
  26696. +    D_F280A_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26697. .ends
  26698.  
  26699. .subckt F280ALV1  IN1 IN2 IN3 OUT OUTBAR DPWR DGND
  26700. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26701. UIIN1 inv DPWR DGND
  26702. +    IN1   IN1BAR 
  26703. +    D0_GATE IO_S 
  26704. UIIN2 inv DPWR DGND
  26705. +    IN2   IN2BAR 
  26706. +    D0_GATE IO_S 
  26707. UIIN3 inv DPWR DGND
  26708. +    IN3   IN3BAR 
  26709. +    D0_GATE IO_S 
  26710. UX1 and(3) DPWR DGND
  26711. +    IN1 IN2BAR IN3BAR   X1 
  26712. +    D0_GATE IO_S 
  26713. UX2 and(3) DPWR DGND
  26714. +    IN1BAR IN2 IN3BAR   X2 
  26715. +    D0_GATE IO_S 
  26716. UX3 and(3) DPWR DGND
  26717. +    IN1BAR IN2BAR IN3   X3 
  26718. +    D0_GATE IO_S 
  26719. UX4 and(3) DPWR DGND
  26720. +    IN1 IN2 IN3   X4 
  26721. +    D0_GATE IO_S 
  26722. UOUT nor(4) DPWR DGND
  26723. +    X1 X2 X3 X4   OUT 
  26724. +    D0_GATE IO_S 
  26725. UOUTB inv DPWR DGND
  26726. +    OUT   OUTBAR 
  26727. +    D0_GATE IO_S 
  26728. .ends
  26729.  
  26730. .model D_F280A_1 ugate (
  26731. +    TPLHMN=4.2NS    TPLHTY=6.6NS
  26732. +    TPLHMX=10NS    TPHLMN=6.7NS
  26733. +    TPHLTY=10.7NS    TPHLMX=14.5NS
  26734. +    )
  26735. .model D_F280A_2 ugate (
  26736. +    TPLHMN=5.7NS    TPLHTY=8.2NS
  26737. +    TPLHMX=11NS    TPHLMN=5.2NS
  26738. +    TPHLTY=8.7NS    TPHLMX=13NS
  26739. +    )
  26740. *----------
  26741. * 74HC280  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  26742. *
  26743. * The High-speed CMOS Logic Data Book, 1988, TI
  26744. * tvh    07/05/89    Update interface and model names
  26745.  
  26746. .subckt 74HC280  A B C D E F G H I EOUT OOUT
  26747. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26748. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26749. UIBUF bufa(9) DPWR DGND
  26750. +    A    B    C    D    E    F    G    H    I
  26751. +    A_BUF    B_BUF    C_BUF    D_BUF    E_BUF    F_BUF    G_BUF    H_BUF    I_BUF
  26752. +    D0_GATE IO_HC IO_LEVEL={IO_LEVEL} 
  26753. X1  A_BUF B_BUF C_BUF X1 X1BAR  DPWR DGND  HC280LV1
  26754. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26755. X2  D_BUF E_BUF F_BUF X2 X2BAR  DPWR DGND  HC280LV1
  26756. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26757. X3  G_BUF H_BUF I_BUF X3 X3BAR  DPWR DGND  HC280LV1
  26758. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26759. UE aoi(3,4) DPWR DGND
  26760. +    X1BAR    X2    X3
  26761. +    X1    X2BAR    X3
  26762. +    X1    X2    X3BAR
  26763. +    X1BAR    X2BAR    X3BAR
  26764. +    EVEN
  26765. +    D0_GATE IO_HC 
  26766. UO aoi(3,4) DPWR DGND
  26767. +    X1    X2BAR    X3BAR
  26768. +    X1BAR    X2    X3BAR
  26769. +    X1BAR    X2BAR    X3
  26770. +    X1    X2    X3
  26771. +    ODD
  26772. +    D0_GATE IO_HC 
  26773. UOUT bufa(2) DPWR DGND
  26774. +    EVEN ODD   EOUT OOUT 
  26775. +    D_HC280 IO_HC MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26776. .ends
  26777.  
  26778. .subckt HC280LV1  IN1 IN2 IN3 OUT OUTBAR DPWR DGND
  26779. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26780. UIIN1 inv DPWR DGND
  26781. +    IN1   IN1BAR 
  26782. +    D0_GATE IO_HC 
  26783. UIIN2 inv DPWR DGND
  26784. +    IN2   IN2BAR 
  26785. +    D0_GATE IO_HC 
  26786. UIIN3 inv DPWR DGND
  26787. +    IN3   IN3BAR 
  26788. +    D0_GATE IO_HC 
  26789. UX1 and(3) DPWR DGND
  26790. +    IN1 IN2BAR IN3BAR   X1 
  26791. +    D0_GATE IO_HC 
  26792. UX2 and(3) DPWR DGND
  26793. +    IN1BAR IN2 IN3BAR   X2 
  26794. +    D0_GATE IO_HC 
  26795. UX3 and(3) DPWR DGND
  26796. +    IN1BAR IN2BAR IN3   X3 
  26797. +    D0_GATE IO_HC 
  26798. UX4 and(3) DPWR DGND
  26799. +    IN1 IN2 IN3   X4 
  26800. +    D0_GATE IO_HC 
  26801. UOUT nor(4) DPWR DGND
  26802. +    X1 X2 X3 X4   OUT 
  26803. +    D0_GATE IO_HC 
  26804. UOUTB inv DPWR DGND
  26805. +    OUT   OUTBAR 
  26806. +    D0_GATE IO_HC 
  26807. .ends
  26808.  
  26809. .model D_HC280 ugate (
  26810. +    TPLHTY=21NS    TPLHMX=52NS
  26811. +    TPHLTY=21NS    TPHLMX=52NS
  26812. +    )
  26813. *----------
  26814. * 74LS280  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  26815. *
  26816. * The TTL Data Book, Vol 2, 1985, TI
  26817. * tvh    07/5/89      Update interface and model names
  26818.  
  26819. .subckt 74LS280  A B C D E F G H I EOUT OOUT
  26820. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26821. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26822. UIBUF bufa(9) DPWR DGND
  26823. +    A    B    C    D    E    F    G    H    I
  26824. +    A_BUF    B_BUF    C_BUF    D_BUF    E_BUF    F_BUF    G_BUF    H_BUF    I_BUF
  26825. +    D0_GATE IO_LS IO_LEVEL={IO_LEVEL} 
  26826. X1  A_BUF B_BUF C_BUF X1 X1BAR  DPWR DGND  LS280LV1
  26827. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26828. X2  D_BUF E_BUF F_BUF X2 X2BAR  DPWR DGND  LS280LV1
  26829. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26830. X3  G_BUF H_BUF I_BUF X3 X3BAR  DPWR DGND  LS280LV1
  26831. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26832. UE aoi(3,4) DPWR DGND
  26833. +    X1BAR    X2    X3
  26834. +    X1    X2BAR    X3
  26835. +    X1    X2    X3BAR
  26836. +    X1BAR    X2BAR    X3BAR
  26837. +    EVEN
  26838. +    D0_GATE IO_LS 
  26839. UO aoi(3,4) DPWR DGND
  26840. +    X1    X2BAR    X3BAR
  26841. +    X1BAR    X2    X3BAR
  26842. +    X1BAR    X2BAR    X3
  26843. +    X1    X2    X3
  26844. +    ODD
  26845. +    D0_GATE IO_LS 
  26846. UEOUT buf DPWR DGND
  26847. +    EVEN   EOUT 
  26848. +    D_LS280_1 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26849. UOOUT buf DPWR DGND
  26850. +    ODD   OOUT 
  26851. +    D_LS280_2 IO_LS MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26852. .ends
  26853.  
  26854. .subckt LS280LV1  IN1 IN2 IN3 OUT OUTBAR DPWR DGND
  26855. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26856. UIIN1 inv DPWR DGND
  26857. +    IN1   IN1BAR 
  26858. +    D0_GATE IO_LS 
  26859. UIIN2 inv DPWR DGND
  26860. +    IN2   IN2BAR 
  26861. +    D0_GATE IO_LS 
  26862. UIIN3 inv DPWR DGND
  26863. +    IN3   IN3BAR 
  26864. +    D0_GATE IO_LS 
  26865. UX1 and(3) DPWR DGND
  26866. +    IN1 IN2BAR IN3BAR   X1 
  26867. +    D0_GATE IO_LS 
  26868. UX2 and(3) DPWR DGND
  26869. +    IN1BAR IN2 IN3BAR   X2 
  26870. +    D0_GATE IO_LS 
  26871. UX3 and(3) DPWR DGND
  26872. +    IN1BAR IN2BAR IN3   X3 
  26873. +    D0_GATE IO_LS 
  26874. UX4 and(3) DPWR DGND
  26875. +    IN1 IN2 IN3   X4 
  26876. +    D0_GATE IO_LS 
  26877. UOUT nor(4) DPWR DGND
  26878. +    X1 X2 X3 X4   OUT 
  26879. +    D0_GATE IO_LS 
  26880. UOUTB inv DPWR DGND
  26881. +    OUT   OUTBAR 
  26882. +    D0_GATE IO_LS 
  26883. .ends
  26884.  
  26885. .model D_LS280_1 ugate (
  26886. +    TPLHTY=33NS    TPLHMX=50NS
  26887. +    TPHLTY=29NS    TPHLMX=45NS
  26888. +    )
  26889. .model D_LS280_2 ugate (
  26890. +    TPLHTY=23NS    TPLHMX=35NS
  26891. +    TPHLTY=31NS    TPHLMX=50NS
  26892. +    )
  26893. *----------
  26894. * 74S280  9-BIT ODD/EVEN PARITY GENERATORS/CHECKERS
  26895. *
  26896. * The TTL Data Book, Vol 2, 1985, TI
  26897. * tvh    07/5/89      Update interface and model names
  26898.  
  26899. .subckt 74S280  A B C D E F G H I EOUT OOUT
  26900. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  26901. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26902. UIBUF bufa(9) DPWR DGND
  26903. +    A    B    C    D    E    F    G    H    I
  26904. +    A_BUF    B_BUF    C_BUF    D_BUF    E_BUF    F_BUF    G_BUF    H_BUF    I_BUF
  26905. +    D0_GATE IO_S IO_LEVEL={IO_LEVEL} 
  26906. X1  A_BUF B_BUF C_BUF X1 X1BAR  DPWR DGND  S280LV1
  26907. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26908. X2  D_BUF E_BUF F_BUF X2 X2BAR  DPWR DGND  S280LV1
  26909. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26910. X3  G_BUF H_BUF I_BUF X3 X3BAR  DPWR DGND  S280LV1
  26911. +    params: MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL}
  26912. UE aoi(3,4) DPWR DGND
  26913. +    X1BAR    X2    X3
  26914. +    X1    X2BAR    X3
  26915. +    X1    X2    X3BAR
  26916. +    X1BAR    X2BAR    X3BAR
  26917. +    EVEN
  26918. +    D0_GATE IO_S 
  26919. UO aoi(3,4) DPWR DGND
  26920. +    X1    X2BAR    X3BAR
  26921. +    X1BAR    X2    X3BAR
  26922. +    X1BAR    X2BAR    X3
  26923. +    X1    X2    X3
  26924. +    ODD
  26925. +    D0_GATE IO_S 
  26926. UEOUT buf DPWR DGND
  26927. +    EVEN   EOUT 
  26928. +    D_S280_1 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26929. UOOUT buf DPWR DGND
  26930. +    ODD   OOUT 
  26931. +    D_S280_2 IO_S MNTYMXDLY={MNTYMXDLY} IO_LEVEL={IO_LEVEL} 
  26932. .ends
  26933.  
  26934. .subckt S280LV1  IN1 IN2 IN3 OUT OUTBAR DPWR DGND
  26935. +    params: MNTYMXDLY=0 IO_LEVEL=0
  26936. UIIN1 inv DPWR DGND
  26937. +    IN1   IN1BAR 
  26938. +    D0_GATE IO_S 
  26939. UIIN2 inv DPWR DGND
  26940. +    IN2   IN2BAR 
  26941. +    D0_GATE IO_S 
  26942. UIIN3 inv DPWR DGND
  26943. +    IN3   IN3BAR 
  26944. +    D0_GATE IO_S 
  26945. UX1 and(3) DPWR DGND
  26946. +    IN1 IN2BAR IN3BAR   X1 
  26947. +    D0_GATE IO_S 
  26948. UX2 and(3) DPWR DGND
  26949. +    IN1BAR IN2 IN3BAR   X2 
  26950. +    D0_GATE IO_S 
  26951. UX3 and(3) DPWR DGND
  26952. +    IN1BAR IN2BAR IN3   X3 
  26953. +    D0_GATE IO_S 
  26954. UX4 and(3) DPWR DGND
  26955. +    IN1 IN2 IN3   X4 
  26956. +    D0_GATE IO_S 
  26957. UOUT nor(4) DPWR DGND
  26958. +    X1 X2 X3 X4   OUT 
  26959. +    D0_GATE IO_S 
  26960. UOUTB inv DPWR DGND
  26961. +    OUT   OUTBAR 
  26962. +    D0_GATE IO_S 
  26963. .ends
  26964.  
  26965. .model D_S280_1 ugate (
  26966. +    TPLHTY=14NS    TPLHMX=21NS
  26967. +    TPHLTY=11.5NS    TPHLMX=18NS
  26968. +    )
  26969. .model D_S280_2 ugate (
  26970. +    TPLHTY=14NS    TPLHMX=21NS
  26971. +    TPHLTY=11.5NS    TPHLMX=18NS
  26972. +    )
  26973.