home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / sys / intel / 2831 < prev    next >
Encoding:
Text File  |  1992-12-23  |  1.0 KB  |  25 lines
  1. Newsgroups: comp.sys.intel
  2. Path: sparky!uunet!think.com!enterpoop.mit.edu!bloom-picayune.mit.edu!athena.mit.edu!jfc
  3. From: jfc@athena.mit.edu (John F Carr)
  4. Subject: Re: 486/66 .. Into a 486/50 motherboard?
  5. Message-ID: <1992Dec24.010425.19979@athena.mit.edu>
  6. Sender: news@athena.mit.edu (News system)
  7. Nntp-Posting-Host: achates.mit.edu
  8. Organization: Massachusetts Institute of Technology
  9. References: <92351.46019.J056600@LMSC5.IS.LMSC.LOCKHEED.COM> <BzFnyr.IHI@wimsey.bc.ca>
  10. Date: Thu, 24 Dec 1992 01:04:25 GMT
  11. Lines: 12
  12.  
  13. In article <BzFnyr.IHI@wimsey.bc.ca> sl@wimsey.bc.ca (Stuart Lynne) writes:
  14. >Since 20 nanosecond SRAM still needs wait states to run with 33 Mhz clock I 
  15. >suspect it will be a while before DRAM gets fast enough to run with no 
  16. >wait states at 50 Mhz :-)
  17.  
  18. I had assumed that the 20 ns caches advertised with 486 systems were 0
  19. wait state.  Is this not true?  How many bus cycles does it take for a
  20. (33, 50) Mhz 486 to read (a word, a cache line) from a 20 ns secondary
  21. cache?
  22.  
  23. --
  24.     John Carr (jfc@athena.mit.edu)
  25.