home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / lang / vhdl / 612 < prev    next >
Encoding:
Text File  |  1992-12-28  |  2.9 KB  |  57 lines
  1. Newsgroups: comp.lang.vhdl
  2. Path: sparky!uunet!clsi!daniel
  3. From: daniel@clsi.COM (Daniel S. Barclay)
  4. Subject: Re: wire primitives in VHDL
  5. In-Reply-To: gotom@hpysoln.tky.hp.com's message of Wed, 23 Dec 1992 17:12:10 GMT
  6. Message-ID: <DANIEL.92Dec28124951@algol.clsi.COM>
  7. Sender: usenet@clsi.COM
  8. Organization: CAD Language Systems Inc.
  9. References: <1992Dec22.014551.24293@ole.cdac.com> <4380003@hpysoln.tky.hp.com>
  10. Date: 28 Dec 92 12:49:51
  11. Lines: 44
  12.  
  13. >  I am not an expert on the subject, and not sure if I can give you an 
  14. > appropreate idea.  If my information is wrong, please ignore. I have no
  15. > confidence on this, just an idea. 
  16. > 
  17. >  But the difference between Verilog and VHDL seems like Port Collapsing. 
  18. > Verilog manual says it Verilog-XL simulator collapses port connections
  19. > whenever possible. And no special declaration is needed for collapsing nets.
  20. > While,(though I am not too sure) in VHDL , if you want to collapse nets
  21. > you need to declare the net type of "Buffer". So, I imagine one of the
  22. > bidirectional signal has to be "Buffer" type. (Do I understand correct?
  23. > VHDL expert, please correct if I am wrong.)
  24. >  However, an example of "Buffer" usage I've seen is different from your
  25. > situation.
  26.  
  27. Well, port collapsing is not _the_ difference (there are many) ...
  28.  
  29. A VHDL simulator is allowed to collapse ports (or do whatever other 
  30. optimization it wants) as long as it does not change the behavior of the 
  31. model.  The language is defined (fairly) precisely so that (usually) a 
  32. simulator can tell when it can optimize something. 
  33.  
  34. Using mode "buffer" may make it easier for a given simulator to optimize the 
  35. simulation.  However, that doesn't mean that all simulators must require you
  36. to use a specific mode to get optimized simulation, and neither does it mean
  37. that using mode "buffer" will optimize simulation on all simulators.
  38.  
  39. Resolved ports in VHDL make port collapsing difficult.  Because of the signal 
  40. resolution mechanism in VHDL, a simulator can't precisely collapse a resolved 
  41. part unless the user tells the simulator that a given resolution function is 
  42. suitable for collapsing.  (The resolution function must be commutative and 
  43. associative (extended beyond two-argument functions).  In general, a simulator
  44. cannot determine this by inspecting the function.)  A simulator could have a
  45. flag set by the user to assume that resolution functions are collapsible; a
  46. simulator might recognize resolution functions written in a certain form
  47. (e.g., a lookup table) and inspect the table to determine if ports are
  48. collapsible.
  49.  
  50. --
  51. ------------------------------------------------------------------------------
  52. Daniel S. Barclay                    --who's still searching for a good 
  53. CAD Language Systems, Inc.           signature, not liking any of his recent
  54. Suite 101, 5457 Twin Knolls Rd.      feeble attempts to improve on the whiny:
  55. Columbia, MD  21045  USA             Why can't _I_ think of a good signature?
  56.  
  57.