home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / lang / vhdl / 611 < prev    next >
Encoding:
Internet Message Format  |  1992-12-23  |  1.1 KB
  1. From: gotom@hpysoln.tky.hp.com (Masaharu Goto)
  2. Date: Wed, 23 Dec 1992 17:12:10 GMT
  3. Subject: Re: wire primitives in VHDL
  4. Message-ID: <4380003@hpysoln.tky.hp.com>
  5. Organization: YHP Hachioji IT, Tokyo Japan
  6. Path: sparky!uunet!cs.utexas.edu!sdd.hp.com!hpscit.sc.hp.com!hplextra!hpcc05!hpyhde4!hpysoln!gotom
  7. Newsgroups: comp.lang.vhdl
  8. References: <1992Dec22.014551.24293@ole.cdac.com>
  9. Lines: 14
  10.  
  11.  
  12.  I am not an expert on the subject, and not sure if I can give you an 
  13. appropreate idea.  If my information is wrong, please ignore. I have no
  14. confidence on this, just an idea. 
  15.  
  16.  But the difference between Verilog and VHDL seems like Port Collapsing. 
  17. Verilog manual says it Verilog-XL simulator collapses port connections
  18. whenever possible. And no special declaration is needed for collapsing nets.
  19. While,(though I am not too sure) in VHDL , if you want to collapse nets
  20. you need to declare the net type of "Buffer". So, I imagine one of the
  21. bidirectional signal has to be "Buffer" type. (Do I understand correct?
  22. VHDL expert, please correct if I am wrong.)
  23.  However, an example of "Buffer" usage I've seen is different from your
  24. situation.
  25.