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Encoding:
Assembly Source File  |  1992-08-04  |  1.5 KB  |  42 lines
  1. CTL_B    equ    0 ; Offset of channel B control register
  2. DATA_B    equ    1 ; Offset of channel B data register
  3. CTL_A    equ    2 ; Offset of channel A control register
  4. DATA_A    equ    3 ; Offset of channel A data register
  5. DMAEN    equ    4 ; Offset of DMA control register
  6.  
  7. ; Timer chip offsets
  8. TMR0    equ    8h     ; Offset of timer 0 register
  9. TMR1    equ    9h     ; Offset of timer 1 register
  10. TMR2    equ    0Ah     ; Offset of timer 2 register
  11. TMRCMD    equ    0Bh     ; Offset of timer command register
  12.  
  13. ; Timer chip equates
  14. SC0    equ    00h    ; Select counter 0
  15. SC1    equ    40h    ; Select counter 1
  16. SC2    equ    80h    ; Select counter 2
  17. CLATCH    equ    00h    ; Counter latching operation
  18. MSB    equ    20h    ; Read/load MSB only
  19. LSB    equ    10h    ; Read/load LSB only
  20. LSB_MSB    equ    30h    ; Read/load LSB, then MSB
  21. MODE0    equ    00h    ; Interrupt on terminal count
  22. MODE1    equ    02h    ; Programmable one shot
  23. MODE2    equ    04h    ; Rate generator
  24. MODE3    equ    06h    ; Square wave rate generator
  25. MODE4    equ    08h    ; Software triggered strobe
  26. MODE5    equ    0ah    ; Hardware triggered strobe
  27. BCD    equ    01h    ; BCD counter
  28.  
  29. ; DMA controller registers
  30. DMA_STAT    equ    8    ; DMA controller status register
  31. DMA_MASK        equ    10    ; DMA controller mask register
  32. DMA_MODE        equ    11    ; DMA controller mode register
  33. DMA_RESETFF    equ    12    ; DMA controller first/last flip flop
  34. ; DMA data
  35. DMA_DISABLE     equ    04h    ; Disable channel n
  36. DMA_ENABLE    equ    00h    ; Enable channel n
  37. ; Single transfers, incr. address, auto init, writes, ch. n
  38. DMA_RX_MODE    equ    54h
  39. ; Single transfers, incr. address, no auto init, reads, ch. n
  40. DMA_TX_MODE     equ    48h
  41.  
  42.