home *** CD-ROM | disk | FTP | other *** search
/ Liren Large Software Subsidy 15 / 15.iso / s / s079 / 1.img / V8COMP.APL < prev    next >
Encoding:
Text File  |  1992-11-17  |  4.8 KB  |  138 lines
  1. TITLE 'APEEL FILE: PEEL18CV8 EXPANADABLE 8-BIT (DUAL 4-BIT) COMPARATOR
  2. DESIGNER: Robin Jigour and James Khong
  3. DATE: 9/13/87'
  4.  
  5. PEEL18CV8
  6.  
  7. "DESCRIPTION"
  8.  
  9. "                     PEEL18CV8
  10.  
  11. "       Expanadable 8-Bit (or Dual 4-Bit) Comparitor
  12. "                     ____  ____
  13. "                    |    \/    |
  14. "                A0  { 1     20 }  Vcc
  15. "                A1  { 2     19 }- B_EQ_D   ( - = output )
  16. "                A2  { 3     18 }- A_EQ_C
  17. "                A3  { 4     17 }  D3
  18. "                B0  { 5     16 }  D2
  19. "                B1  { 6     15 }  D1
  20. "                B2  { 7     14 }  D0
  21. "                B3  { 8     13 }  C3
  22. "                C0  { 9     12 }  C2
  23. "               Gnd  {10     11 }  C1
  24. "                    |__________|
  25.  
  26.  
  27. " This application uses the PEEL18CV8 as an expanadable 8-bit
  28. " (or dual 4-bit) comparator. The inputs are organized into four
  29. " 4-bit groups and are labeled A0-A3, B0-B3, C0-C3, and D0-D3.
  30. " The comparison is done between inputs A and C, and inputs B and D.
  31. " As an 8-bit comparator, both outputs must be tied together with a
  32. " resistor pull-up (2-20K depending on system speed requirements).
  33. " If the comparison is equal, the outputs will disable, allowing the
  34. " resistor to pull the output high.  If the comparison of is not equal
  35. " an output will be asserted low pulling both outputs low.
  36.  
  37. " The application utilizes the individual output enables and internal
  38. " feedback capability of the 18CV8 macro cell to allow expandability.
  39. " (configuration 7 in figure 6 of the PEEL18CV8 data sheet). This
  40. " configuration is used to implement a wired-or function (actually
  41. " an AND function in this case) allowing additional comparators outputs
  42. " to be tied together. Thus, two 18CV8s could create a 16 bit comparitor,
  43. " three a 24 bit comparitor, and so on.  A dual 4-bit comparator can be
  44. " achieved by using two pull-up resistors (one resistor for each output).
  45. " Note, if expanadability is not needed, the pull-up resistors can be
  46. " removed for the dual 4-bit comparitor by permanantly enabling the
  47. " outputs.
  48.  
  49.  
  50. "PIN DEFINITIONS"
  51.  
  52. "Inputs"
  53.  
  54. A0       pin 1
  55. A1       pin 2
  56. A2       pin 3
  57. A3       pin 4
  58. B0       pin 5
  59. B1       pin 6
  60. B2       pin 7
  61. B3       pin 8
  62. C0       pin 9
  63. C1       pin 11
  64. C2       pin 12                        "Use as inputs only.
  65. C3       pin 13                        "Pins 12-17 macro configurations
  66. D0       pin 14                        "are defaulted to 'pos com feed_pin'.
  67. D1       pin 15
  68. D2       pin 16
  69. D3       pin 17
  70.  
  71.  
  72. "Outputs Macro Cell definitions
  73.  
  74. A_EQ_C   pin 18 = neg com feed_or      "Internal feedback.
  75. B_EQ_D   pin 19 = neg com feed_or
  76.  
  77.  
  78. EQUATIONS
  79.  
  80. A_EQ_C = !( !A0 & C0  #  A0 & !C0 #     "Compare A0-3 and C0-3,
  81.             !A1 & C1  #  A1 & !C1 #     "when A does not = C then
  82.             !A2 & C2  #  A2 & !C2 #     "A_EQ_C is 0.
  83.             !A3 & C3  #  A3 & !C3 )
  84.  
  85. Enable A_EQ_C = !A_EQ_C                 "Enable when A does not = C.
  86.                                         "Disable when A = C.
  87.  
  88. B_EQ_D = !( !B0 & D0  #  B0 & !D0 #     "Compare B0-3 and D0-3.
  89.             !B1 & D1  #  B1 & !D1 #     "When B does not = D then
  90.             !B2 & D2  #  B2 & !D2 #     "B_EQ_D is 0
  91.             !B3 & D3  #  B3 & !D3 )
  92.  
  93. Enable B_EQ_D = !B_EQ_D                 "Enable when B does not = D.
  94.                                         "Disable when B = D.
  95.  
  96.  
  97. TEST_VECTORS
  98.  
  99. (  A3 A2 A1 A0  C3 C2 C1 C0   ->   A_EQ_C  )
  100.    0  0  0  0   0  0  0  0    ->      Z
  101.    0  0  0  1   0  0  0  0    ->      L
  102.    0  0  1  0   0  0  1  0    ->      Z
  103.    0  0  1  1   0  0  1  0    ->      L
  104.    0  1  0  0   0  1  0  0    ->      Z
  105.    0  1  0  1   0  1  0  0    ->      L
  106.    0  1  1  0   0  1  1  0    ->      Z
  107.    0  1  1  1   0  1  1  0    ->      L
  108.    1  0  0  0   1  0  0  0    ->      Z
  109.    1  0  0  1   1  0  0  0    ->      L
  110.    1  0  1  0   1  0  1  0    ->      Z
  111.    1  0  1  1   1  0  1  0    ->      L
  112.    1  1  0  0   1  1  0  0    ->      Z
  113.    1  1  0  1   1  1  0  0    ->      L
  114.    1  1  1  0   1  1  1  0    ->      Z
  115.    1  1  1  1   1  1  1  0    ->      L
  116.    1  1  1  1   1  1  1  1    ->      Z
  117.  
  118.  
  119. TEST_VECTORS
  120.  
  121. (  B0 B1 B2 B3  D0 D1 D2 D3   ->   B_EQ_D  )
  122.    0  0  0  0   0  0  0  0    ->      Z
  123.    0  0  0  1   0  0  0  0    ->      L
  124.    0  0  1  0   0  0  1  0    ->      Z
  125.    0  0  1  1   0  0  1  0    ->      L
  126.    0  1  0  0   0  1  0  0    ->      Z
  127.    0  1  0  1   0  1  0  0    ->      L
  128.    0  1  1  0   0  1  1  0    ->      Z
  129.    0  1  1  1   0  1  1  0    ->      L
  130.    1  0  0  0   1  0  0  0    ->      Z
  131.    1  0  0  1   1  0  0  0    ->      L
  132.    1  0  1  0   1  0  1  0    ->      Z
  133.    1  0  1  1   1  0  1  0    ->      L
  134.    1  1  0  0   1  1  0  0    ->      Z
  135.    1  1  0  1   1  1  0  0    ->      L
  136.    1  1  1  0   1  1  1  0    ->      Z
  137.    1  1  1  1   1  1  1  0    ->      L
  138.    1  1  1  1   1  1  1  1    ->      Z