home *** CD-ROM | disk | FTP | other *** search
/ Liren Large Software Subsidy 15 / 15.iso / s / s079 / 1.img / PRI173.APL < prev    next >
Encoding:
Text File  |  1992-11-17  |  5.0 KB  |  133 lines
  1. TITLE 'APEEL FILE: PEEL173 16 TO 4 PRIORITY ENCODER
  2. DESIGNER: Robin Jigour, ICT
  3. DATE: 10/15/87'
  4.  
  5. PEEL173
  6.  
  7. "DESCRIPTION"
  8.  
  9. "                       PEEL173
  10. "               16 To 4 Priority Encoder
  11. "                     ____  ____
  12. "                    |    \/    |
  13. "                D0  { 1     24 }  Vcc
  14. "                D1  { 2     23 }- GS      (- = output)
  15. "                D2  { 3     22 }- E3
  16. "                D3  { 4     21 }- E2
  17. "                D4  { 5     20 }- E1
  18. "                D5  { 6     19 }- E0
  19. "                D6  { 7     18 }  OE
  20. "                D7  { 8     17 }  DF
  21. "                D8  { 9     16 }  DE
  22. "                D9  {10     15 }  DD
  23. "                DA  {11     14 }  DC
  24. "               Gnd  {12     13 }  DB
  25. "                    |__________|
  26.  
  27. " This PEEL173 application implements a 16 to 4 priority encoder with
  28. " high-impedence outputs. If any D0-DF input goes low, the GS (group
  29. " strobe) output will go high and the binary value of the highest
  30. " priority input will be placed on the E0-E3 (Encoded) outputs when
  31. " enabled by OE (output enable). The D0 input is highest priority and
  32. " DF lowest.
  33.  
  34. " When the E0-E3 outputs are disabled (a function of OE or !GS) they
  35. " assume a high-impedance state. This makes it possible to interface the
  36. " encoded  outputs onto a system bus where GS might serve as an interrupt
  37. " line to a uP and OE as the chip select. The high-impedence control also
  38. " allows multiple PEEL173 priority encoders to be bussed together for
  39. " creating wider (32, 48 or 64 bit etc.) priority encoders. To add
  40. " additional encoders, the highest priority OE must be tied low, and the
  41. " GS must control the next highest priority OE. The multiple GS can be
  42. " further encoded to identify which device is driving the E0-E3 lines.
  43.  
  44.  
  45. "PIN DEFINITIONS"
  46.  
  47. "Inputs"
  48.  
  49. D0       pin  1
  50. D1       pin  2
  51. D2       pin  3
  52. D3       pin  4
  53. D4       pin  5
  54. D5       pin  6
  55. D6       pin  7
  56. D7       pin  8
  57. D8       pin  9
  58. D9       pin 10
  59. DA       pin 11
  60. DB       pin 13
  61. DC       pin 14           "Pins 14-18, default polarity = pos.
  62. DD       pin 15
  63. DE       pin 16
  64. DF       pin 17
  65. OE       pin 18
  66.  
  67.  
  68. "Outputs
  69.  
  70. E0       pin 19 = pos
  71. E1       pin 20 = pos
  72. E2       pin 21 = pos
  73. E3       pin 22 = pos
  74. GS       pin 23 = neg
  75.  
  76.  
  77. EQUATIONS
  78.  
  79. GS = !(D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7 & D8 & D9 & DA & DB & DC & DD & DE & DF)
  80.  
  81. E0 = D0 & !D1 #
  82.      D0 & D1 & D2 & !D3 #
  83.      D0 & D1 & D2 & D3 & D4 & !D5 #
  84.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & !D7 #
  85.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7 & D8 & !D9 #
  86.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7 & D8 & D9 & DA & !DB #
  87.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7 & D8 & D9 & DA & DB & DC & !DD #
  88.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7 & D8 & D9 & DA & DB & DC & DD & DE
  89. Enable E0 = !OE & GS
  90.  
  91. E1 = D0 & D1 & !D2 #
  92.      D0 & D1 & D2 & !D3 #
  93.      D0 & D1 & D2 & D3 & D4 & D5 & !D6 #
  94.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & !D7 #
  95.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7 & D8 & D9 & !DA #
  96.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7 & D8 & D9 & DA & !DB #
  97.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7 & D8 & D9 & DA & DB & DC & DD
  98. Enable E1 = !OE & GS
  99.  
  100. E2 = D0 & D1 & D2 & D3 & !D4 #
  101.      D0 & D1 & D2 & D3 & D4 & !D5 #
  102.      D0 & D1 & D2 & D3 & D4 & D5 & !D6 #
  103.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & !D7 #
  104.      D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7 & D8 & D9 & DA & DB
  105. Enable E2 = !OE & GS
  106.  
  107. E3 = D0 & D1 & D2 & D3 & D4 & D5 & D6 & D7
  108. Enable E3 = !OE & GS
  109.  
  110.  
  111. TEST_VECTORS
  112.  
  113. ( D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DD DE DF OE -> E3 E2 E1 E0  GS  )
  114.    1  1  1  1  1  1  1  1  1  1  1  1  1  1  1  1  0 ->  Z  Z  Z  Z   L
  115.    1  1  1  1  1  1  1  1  1  1  1  1  1  1  1  1  1 ->  Z  Z  Z  Z   L
  116.    0  X  X  X  X  X  X  X  X  X  X  X  X  X  X  X  0 ->  L  L  L  L   H
  117.    1  0  X  X  X  X  X  X  X  X  X  X  X  X  X  X  0 ->  L  L  L  H   H
  118.    1  1  0  X  X  X  X  X  X  X  X  X  X  X  X  X  0 ->  L  L  H  L   H
  119.    1  1  1  0  X  X  X  X  X  X  X  X  X  X  X  X  0 ->  L  L  H  H   H
  120.    1  1  1  1  0  X  X  X  X  X  X  X  X  X  X  X  0 ->  L  H  L  L   H
  121.    1  1  1  1  1  0  X  X  X  X  X  X  X  X  X  X  0 ->  L  H  L  H   H
  122.    1  1  1  1  1  1  0  X  X  X  X  X  X  X  X  X  0 ->  L  H  H  L   H
  123.    1  1  1  1  1  1  1  0  X  X  X  X  X  X  X  X  0 ->  L  H  H  H   H
  124.    1  1  1  1  1  1  1  1  0  X  X  X  X  X  X  X  0 ->  H  L  L  L   H
  125.    1  1  1  1  1  1  1  1  1  0  X  X  X  X  X  X  0 ->  H  L  L  H   H
  126.    1  1  1  1  1  1  1  1  1  1  0  X  X  X  X  X  0 ->  H  L  H  L   H
  127.    1  1  1  1  1  1  1  1  1  1  1  0  X  X  X  X  0 ->  H  L  H  H   H
  128.    1  1  1  1  1  1  1  1  1  1  1  1  0  X  X  X  0 ->  H  H  L  L   H
  129.    1  1  1  1  1  1  1  1  1  1  1  1  1  0  X  X  0 ->  H  H  L  H   H
  130.    1  1  1  1  1  1  1  1  1  1  1  1  1  1  0  X  0 ->  H  H  H  L   H
  131.    1  1  1  1  1  1  1  1  1  1  1  1  1  1  1  0  0 ->  H  H  H  H   H
  132.    1  1  1  1  1  1  1  1  1  1  1  1  1  1  1  1  0 ->  Z  Z  Z  Z   L
  133.