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Text File  |  1991-12-08  |  2.4 KB  |  66 lines
  1. Name      Ioport;
  2. Partno      CA0014;
  3. Rev      02;
  4. Designer  T. Kahl;
  5. Date      12/21/84;
  6. Company   Assisted Technology;
  7. Assembly  none;
  8. Location  none;
  9.  
  10. /****************************************************************/
  11. /* 7-bit register with handshake logic used to interface    */
  12. /* between a microprocesseor and I/O port.  The on-chip flag    */
  13. /* flip-flop (DRDY) provides the handshaking capability     */
  14. /* required in typical demand-response based data transfer.    */
  15. /* Both the register and the flag flip-flops are asynchronously */
  16. /* cleared by the CLR signal.  Input data (D0-6) is stored in    */
  17. /* the register (Q0-6) when the DCLK signal is applied.  At the */
  18. /* same time, DRDY is asserted via the asyncronous reset term.    */
  19. /* The stored data is transfered to the Q0-6 outputs when the    */
  20. /* outputs are enabled via the OE signal.  The DACK signal is    */
  21. /* applied to clear the DRDY flag flip-flop.            */
  22. /****************************************************************/
  23. /** Allowable Target Device Types :  PAL20RA10               **/
  24. /****************************************************************/
  25.  
  26. /**  Inputs  **/
  27.  
  28. pin 1 = !pl;            /* Register Preload Pin     */
  29. pin [2..8] = [D0..6];        /* Input Data            */
  30. pin 9 = !oe;            /* Register Output Enable    */
  31. pin 10 = dclk;            /* Register Clock and Flag Set    */
  32. pin 11 = clr;            /* Asynchronous Clear for Regs    */
  33. pin 13 = !ce;            /* Chip Enable - LO to enable    */
  34. pin 14 = dack;            /* Data Acknowledge Input    */
  35.  
  36. /**  Outputs  **/
  37.  
  38. pin 15 = drdy;            /* Data Ready Flag        */
  39. pin [17..23] = [Q6..0];     /* Output Register        */
  40.  
  41. /** Declarations and Intermediate Variable Definitions **/
  42.  
  43. field Q = [Q6..0];        /* Bit Field For All Outputs    */
  44.  
  45. /** Logic Equations **/
  46.  
  47. Q.ck = dclk;        /* Output Regs use dclk for clocking    */
  48. Q.ap = clr;        /* NOTE: Due to polarity control before */
  49.             /*     register, an active-HI output    */
  50.             /*     is cleared using the .ap term    */
  51. Q.oe = oe;        /* output enable control for registers    */
  52.  
  53. Q0.d = D0;        /* Each Register input is the        */
  54. Q1.d = D1;        /* corresponding Data input        */
  55. Q2.d = D2;
  56. Q3.d = D3;
  57. Q4.d = D4;
  58. Q5.d = D5;
  59. Q6.d = D6;
  60.  
  61. drdy.d = 'b'0;        /* active-HI output reset by dack clock */
  62.             /* by specifying "0" on its input    */
  63. drdy.ck = dack;     /* flag clocked by data acknowledge    */
  64. drdy.ap = clr;        /* active-HI output reset with .ap term */
  65. drdy.ar = dclk;     /* flag sets when register clock HI    */
  66.