home *** CD-ROM | disk | FTP | other *** search
/ Liren Large Software Subsidy 13 / 13.iso / p / p078 / 5.img / VLIB.PLB / RAM.DSF < prev    next >
Encoding:
Text File  |  1991-06-23  |  7.7 KB  |  203 lines
  1. (***************************************************************************)
  2. (*                                                                         *)
  3. (*                         Copyright (C) 1987-1990                         *)
  4. (*                      by Gogesch Micro Systems, INC.                     *)
  5. (*                                                                         *)
  6. (*                           All rights reserved.                          *)
  7. (*                                                                         *)
  8. (***************************************************************************)
  9.  
  10.  
  11. ;Write Recovery, Data Hold, Cycle and Chip Select Hold Times were not modeled.
  12. :CY7C122_15   MEMORY  22
  13. LINV(P17;L4);
  14. LINV(P20;L5);
  15. LOR(L4,P19;L1);
  16. LOR(L5,P18;L2);
  17. LNOR(L1,L2;L3);
  18. RAM(P20; P4,P3,P2,P1,P21,P5,P6,P7; P9,P11,P13,P15; N1,N2,N3,N4; 0,0,4,11,0,0,4,11);
  19. TSB(N1,L3;P10;8,8,12,12,8,8,12,12);
  20. TSB(N2,L3;P12;8,8,12,12,8,8,12,12);
  21. TSB(N3,L3;P14;8,8,12,12,8,8,12,12);
  22. TSB(N4,L3;P16;8,8,12,12,8,8,12,12);
  23. %
  24. ;Write Recovery, Data Hold, Cycle and Chip Select Hold Times were not modeled.
  25. :CY7C122_25   MEMORY  22
  26. LINV(P17;L4);
  27. LINV(P20;L5);
  28. LOR(L4,P19;L1);
  29. LOR(L5,P18;L2);
  30. LNOR(L1,L2;L3);
  31. RAM(P20; P4,P3,P2,P1,P21,P5,P6,P7; P9,P11,P13,P15; N1,N2,N3,N4; 25,5,5,15,25,5,5,15);
  32. TSB(N1,L3;P10;15,15,20,20,15,15,20,20);
  33. TSB(N2,L3;P12;15,15,20,20,15,15,20,20);
  34. TSB(N3,L3;P14;15,15,20,20,15,15,20,20);
  35. TSB(N4,L3;P16;15,15,20,20,15,15,20,20);
  36. %
  37. ;Write Recovery, Data Hold, Cycle and Chip Select Hold Times were not modeled.
  38. :CY7C122_35   MEMORY  22
  39. LINV(P17;L4);
  40. LINV(P20;L5);
  41. LOR(L4,P19;L1);
  42. LOR(L5,P18;L2);
  43. LNOR(L1,L2;L3);
  44. RAM(P20; P4,P3,P2,P1,P21,P5,P6,P7; P9,P11,P13,P15; N1,N2,N3,N4; 35,10,5,25,35,10,5,25);
  45. TSB(N1,L3;P10;25,25,30,30,25,25,30,30);
  46. TSB(N2,L3;P12;25,25,30,30,25,25,30,30);
  47. TSB(N3,L3;P14;25,25,30,30,25,25,30,30);
  48. TSB(N4,L3;P16;25,25,30,30,25,25,30,30);
  49. %
  50. ;Delays modeled are as follows:  Address to Data Valid, Address Set-Up to WE,
  51. ;Address Hold from WE, WE pulse width, OE and CS to High Z, OE and CS to Data
  52. ;Valid
  53. :CY7C123_7  MEMORY 24
  54. LINV(P17;L4);
  55. LINV(P21;L5);
  56. LOR(L4,P20;L1);
  57. LOR(L5,P19;L2);
  58. LNOR(L1,L2;L3);
  59. RAM(P21; P22,P23,P1,P2,P3,P4,P5,P6; P8,P9,P15,P16; N1,N2,N3,N4; 7,1,2,5,7,1,2,5);
  60. TSB(N1,L3;P10;7,7,5,5,7,7,5,5);
  61. TSB(N2,L3;P11;7,7,5,5,7,7,5,5);
  62. TSB(N3,L3;P13;7,7,5,5,7,7,5,5);
  63. TSB(N4,L3;P14;7,7,5,5,7,7,5,5);
  64. %
  65. ;Delays modeled are as follows:  Address to Data Valid, Address Set-Up to WE,
  66. ;Address Hold from WE, WE pulse width, OE and CS to High Z, OE and CS to Data
  67. ;Valid
  68. :CY7C123_9  MEMORY 24
  69. LINV(P17;L4);
  70. LINV(P21;L5);
  71. LOR(L4,P20;L1);
  72. LOR(L5,P19;L2);
  73. LNOR(L1,L2;L3);
  74. RAM(P21; P22,P23,P1,P2,P3,P4,P5,P6; P8,P9,P15,P16; N1,N2,N3,N4; 9,1,2,7,9,1,2,7);
  75. TSB(N1,L3;P10;8,8,6,6,8,8,6,6);
  76. TSB(N2,L3;P11;8,8,6,6,8,8,6,6);
  77. TSB(N3,L3;P13;8,8,6,6,8,8,6,6);
  78. TSB(N4,L3;P14;8,8,6,6,8,8,6,6);
  79. %
  80. ;Delays modeled are as follows:  Address to Data Valid, Address Set-Up to WE,
  81. ;Address Hold from WE, WE pulse width, OE and CS to High Z, OE and CS to Data
  82. ;Valid
  83. :CY7C123_12  MEMORY 24
  84. LINV(P17;L4);
  85. LINV(P21;L5);
  86. LOR(L4,P20;L1);
  87. LOR(L5,P19;L2);
  88. LNOR(L1,L2;L3);
  89. RAM(P21; P22,P23,P1,P2,P3,P4,P5,P6; P8,P9,P15,P16; N1,N2,N3,N4; 12,2,2,8,12,2,2,8);
  90. TSB(N1,L3;P10;8,8,7,7,8,8,7,7);
  91. TSB(N2,L3;P11;8,8,7,7,8,8,7,7);
  92. TSB(N3,L3;P13;8,8,7,7,8,8,7,7);
  93. TSB(N4,L3;P14;8,8,7,7,8,8,7,7);
  94. %
  95. ;Delays modeled are as follows:  Address to Data Valid, Address Hold
  96. ;from Write end, Address Setup to Write Start, WE~ pulse width.
  97. ;Three state enable and disable times were averaged for CE~ and WE~
  98. :CY2147_35 MEMORY 18
  99. LINV(P10;L3);
  100. LAND(L3, P8; L1);
  101. RAM(P8;P1,P2,P3,P4,P5,P6,P17,P16,P15,P14,P13,P12;P11;N1;35,0,0,20,35,0,0,20);
  102. TSB(N1, L1;  P7; 2,2,25,25,2,2,25,25);
  103. %
  104. ;Delays modeled are as follows:  Address to Data Valid, Address Hold
  105. ;from Write end, Address Setup to Write Start, WE~ pulse width.
  106. ;Three state enable and disable times were averaged for CE~ and WE~
  107. :CY2147_45 MEMORY 18
  108. LAND(~P10, P8; L1);
  109. RAM(P8;P1,P2,P3,P4,P5,P6,P17,P16,P15,P14,P13,P12;P11;N1;45,0,0,25,45,0,0,25);
  110. TSB(N1, L1;  P7; 2,2,25,25,2,2,25,25);
  111. %
  112. ;Delays modeled are as follows:  Address to Data Valid, Address Hold
  113. ;from Write end, Address Setup to Write Start, WE~ pulse width.
  114. ;Three state enable and disable times were averaged for CE~ and WE~
  115. :CY2147_55 MEMORY 18
  116. LAND(~P10, P8; L1);
  117. RAM(P8;P1,P2,P3,P4,P5,P6,P17,P16,P15,P14,P13,P12;P11;N1;55,0,10,25,55,0,10,25);
  118. TSB(N1, L1;  P7; 2,2,25,25,2,2,25,25);
  119. %
  120. ;Delays modeled are as follows:  Address to Data Out, Address to WE low,
  121. ;Address Hold from Write End, WE Low to WE High.
  122. ;Three state enable and disable times were CS low to Data Out and
  123. ;WE low to High Z.
  124. :CY2148_35 MEMORY 18
  125. LOR(P8, P10; L1);
  126. LINV(P8;L2);
  127. LAND(L2,P10;L3);
  128. RAM(L1;P5,P6,P7,P4,P3,P2,P1,P17,P16,P15;P14,P13,P12,P11;N1,N2,N3,N4; 35,0,5,30,35,0,5,30);
  129. TSB(N1, L3; P14; 10,10,10,10,10,10,10,10);
  130. TSB(N2, L3; P13; 10,10,10,10,10,10,10,10);
  131. TSB(N3, L3; P12; 10,10,10,10,10,10,10,10);
  132. TSB(N4, L3; P11; 10,10,10,10,10,10,10,10);
  133. %
  134. ;Delays modeled are as follows:  Address to Data Out, Address to WE low,
  135. ;Address Hold from Write End, WE Low to WE High.
  136. ;Three state enable and disable times were CS low to Data Out and
  137. ;WE low to High Z.
  138. :CY2148_45 MEMORY 18
  139. LOR(P8, P10; L1);
  140. LINV(P8;L2);
  141. LAND(L2,P10;L3);
  142. RAM(L1;P5,P6,P7,P4,P3,P2,P1,P17,P16,P15;P14,P13,P12,P11;N1,N2,N3,N4; 45,0,5,35,45,0,5,35);
  143. TSB(N1, L3; P14; 10,10,15,15,10,10,15,15);
  144. TSB(N2, L3; P13; 10,10,15,15,10,10,15,15);
  145. TSB(N3, L3; P12; 10,10,15,15,10,10,15,15);
  146. TSB(N4, L3; P11; 10,10,15,15,10,10,15,15);
  147. %
  148. ;Delays modeled are as follows:  Address to Data Out, Address to WE low,
  149. ;Address Hold from Write End, WE Low to WE High.
  150. ;Three state enable and disable times were CS low to Data Out and
  151. ;WE low to High Z.
  152. :CY2148_55 MEMORY 18
  153. LOR(P8, P10; L1);
  154. LINV(P8;L2);
  155. LAND(L2,P10;L3);
  156. RAM(L1;P5,P6,P7,P4,P3,P2,P1,P17,P16,P15;P14,P13,P12,P11;N1,N2,N3,N4; 55,0,5,40,55,0,5,40);
  157. TSB(N1, L3; P14; 10,10,20,20,10,10,20,20);
  158. TSB(N2, L3; P13; 10,10,20,20,10,10,20,20);
  159. TSB(N3, L3; P12; 10,10,20,20,10,10,20,20);
  160. TSB(N4, L3; P11; 10,10,20,20,10,10,20,20);
  161. %
  162. ;Delays modeled are as follows:  Address to Data Out, Address to WE low,
  163. ;Address Hold from Write End, WE Low to WE High.
  164. ;Three state enable and disable times were CS low to Data Out and
  165. ;WE low to High Z.
  166. :CY2149_35 MEMORY 18
  167. LOR(P8, P10; L1);
  168. LINV(P8;L2);
  169. LAND(L2,P10;L3);
  170. RAM(L1;P5,P6,P7,P4,P3,P2,P1,P17,P16,P15;P14,P13,P12,P11;N1,N2,N3,N4; 35,0,5,30,35,0,5,30);
  171. TSB(N1, L3; P14; 10,10,10,10,10,10,10,10);
  172. TSB(N2, L3; P13; 10,10,10,10,10,10,10,10);
  173. TSB(N3, L3; P12; 10,10,10,10,10,10,10,10);
  174. TSB(N4, L3; P11; 10,10,10,10,10,10,10,10);
  175. %
  176. ;Delays modeled are as follows:  Address to Data Out, Address to WE low,
  177. ;Address Hold from Write End, WE Low to WE High.
  178. ;Three state enable and disable times were CS low to Data Out and
  179. ;WE low to High Z.
  180. :CY2149_45 MEMORY 18
  181. LOR(P8, P10; L1);
  182. LINV(P8;L2);
  183. LAND(L2,P10;L3);
  184. RAM(L1;P5,P6,P7,P4,P3,P2,P1,P17,P16,P15;P14,P13,P12,P11;N1,N2,N3,N4; 45,0,5,35,45,0,5,35);
  185. TSB(N1, L3; P14; 10,10,15,15,10,10,15,15);
  186. TSB(N2, L3; P13; 10,10,15,15,10,10,15,15);
  187. TSB(N3, L3; P12; 10,10,15,15,10,10,15,15);
  188. TSB(N4, L3; P11; 10,10,15,15,10,10,15,15);
  189. %
  190. ;Delays modeled are as follows:  Address to Data Out, Address to WE low,
  191. ;Address Hold from Write End, WE Low to WE High.
  192. ;Three state enable and disable times were CS low to Data Out and
  193. ;WE low to High Z.
  194. :CY2149_55 MEMORY 18
  195. LOR(P8, P10; L1);
  196. LINV(P8;L2);
  197. LAND(L2,P10;L3);
  198. RAM(L1;P5,P6,P7,P4,P3,P2,P1,P17,P16,P15;P14,P13,P12,P11;N1,N2,N3,N4; 55,0,5,40,55,0,5,40);
  199. TSB(N1, L3; P14; 10,10,20,20,10,10,20,20);
  200. TSB(N2, L3; P13; 10,10,20,20,10,10,20,20);
  201. TSB(N3, L3; P12; 10,10,20,20,10,10,20,20);
  202. TSB(N4, L3; P11; 10,10,20,20,10,10,20,20);
  203. %