home *** CD-ROM | disk | FTP | other *** search
/ Liren Large Software Subsidy 13 / 13.iso / p / p064 / 5.ddi / DIG_IO.LIB < prev    next >
Encoding:
Text File  |  1991-07-01  |  92.1 KB  |  3,165 lines
  1. * Library of analog-to-digital and digital-to-analog interfaces
  2.  
  3. * Copyright 1989, 1990, 1991 by MicroSim Corporation
  4. *   Neither this library nor any part may be copied without the express
  5. *   written consent of MicroSim Corporation
  6.  
  7. * Release date: July, 1991
  8.  
  9. * The parameters in this model library were derived from:
  10. *
  11. *   The TTL Data Book, Texas Instruments, 1985
  12. *     vol. 2, pp 1-21 to 1-28, pp 3-4 to 3-9, and pp 3-79 to 3-81
  13. *   ALS/AS Logic Data Book, Texas Instruments, 1986
  14. *     pp 4-13 to 4-21
  15. *   High-speed CMOS Logic Data Book, Texas Instruments, 1988
  16. *     pp 4-50
  17. *   FAST Data Book, Fairchild, 1982
  18. *     pp 2-4 to 2-9
  19. *
  20. * AtoD and DtoA Subcircuits
  21. * -------------------------
  22. * The subcircuits in this library are used to convert analog signals
  23. * into digital signals (AtoD) and digital signals into analog signals
  24. * (DtoA).  The PSpice Digital Simulation Option creates "X" devices which
  25. * reference these subcircuits whenever it needs to convert a digital or
  26. * analog signal.  The user usually will not need to use these subcircuits
  27. * directly.  However, if you need to add new AtoD or DtoA subcircuits, the 
  28. * interface nodes must be in the following order, and have the following
  29. * parameters:
  30. *
  31. *   AtoD: .subckt <name> <analog-node> <dig-node> <dig-pwr> <dig-gnd>
  32. *         +    params: CAPACITANCE=0
  33. *
  34. *   DtoA: .subckt <name> <dig-node> <analog-node> <dig-pwr> <dig-gnd>
  35. *         +    params: DRVL=0  DRVH=0  CAPACITANCE=0
  36. *
  37. * I/O Models
  38. * ----------
  39. * I/O models specify the names of the AtoD and DtoA subcircuits PSpice must
  40. * use to convert analog signals to digital signals or vice versa.  (I/O models
  41. * also describe driving and loading characteristics.)  Up to four of each
  42. * AtoD and DtoA subcircuit names may be specified in an I/O model, using 
  43. * parameters AtoD1 through AtoD4, and DtoA1 through DtoA4.  The subcircuit
  44. * which PSpice actually uses depends on the value of the IO_LEVEL parameter
  45. * in a subcircuit reference.
  46. *   
  47. * As implemented in this library, the levels have the following definitions:
  48. *
  49. *   IO_LEVEL  Definition
  50. *   --------  --------------------------------------------------------------
  51. *      1      Basic (simple) model with X, R, and F between VIL max and VIH min (AtoD)
  52. *      2      Basic (simple) model without intermediate X value
  53. *      3      Elaborate model with X between VIL max and VIH min (AtoD)
  54. *      4      Elaborate model without intermediate X, R, and F value
  55. *
  56. * The Elaborate model has a more accurate I-V curve, including clamping
  57. * diodes, but since it has more devices, it can take longer to simulate
  58. * when it is used.
  59. *
  60. * For example, to specify the basic interface without an intermediate
  61. * X value, you would use:
  62. *
  63. * X1 in out 74LS04 PARAMS: IO_LEVEL=2
  64. *
  65. * If the IO_LEVEL is not specified for a device, the default IO_LEVEL is used.
  66. * The default level is controled by the .OPTION parameter DIGIOLVL, which
  67. * defaults to 1.
  68. *
  69. * Switching Times
  70. * ---------------
  71. * The I/O models include switching time parameters for low-to-high, and
  72. * high-to-low transitions (TSWLHn and TSWHLn).  There is a different pair of
  73. * switching times for each IO_LEVEL value.  These times are subtracted from
  74. * the propagation delay times for devices which have a DtoA subcircuit created
  75. * at their output.  The switching time is the time it takes the output of the
  76. * DtoA to change its output voltage from steady state to the logic threshold.
  77. * The switching time values are selected so that inserting a DtoA-AtoD pair
  78. * in a logic path does not change the overall propagation delay.  (Assuming
  79. * that no additional load is placed on the analog signal.)
  80. *
  81. * Contents
  82. * --------
  83. * This library is divided into major sections.  The first section contains
  84. * miscellaneous models and subcircuits.  The remainder of the library 
  85. * contains models and subcircuits specific to device families.
  86. *
  87. *   Miscellaneous Models and Subcircuits
  88. *     Digital Power Supply
  89. *     Stimulus Device Models and Subcircuits
  90. *     Zero-Delay Models
  91. *     Default Models and Subcircuits
  92. *   CD4000A Family
  93. *   CD4000B Family
  94. *   CD4000UB Family
  95. *   74/54 Family (Standard TTL)
  96. *   74/54AC and ACT Family
  97. *   74/54ALS Family
  98. *   74/54AS Family
  99. *   74/54F Family
  100. *   74/54H Family
  101. *   74/54HC and HCT Family
  102. *   74/54L Family
  103. *   74/54LS Family
  104. *   74/54S Family
  105. *
  106.  
  107. ******************************************************************************
  108. * Miscellaneous Models and Subcircuits
  109. ******************************************************************************
  110.  
  111. *-----------------------------------------------------------------------------
  112. * Digital Power Supply
  113. *-----------------------------------------------------------------------------
  114.  
  115. *  PSpice automatically creates one instance of this subcircuit if any 
  116. *  AtoD or DtoA interfaces are created.  PSpice always uses node 0 as the
  117. *  required analog reference node "GND".  The digital power and ground
  118. *  nodes default to global nodes named $G_DPWR and $G_DGND, which are
  119. *  used throughout the digital libraries.  The default output is 5.0v.
  120. *
  121. *  To create your own power supply, simply create an instance of this
  122. *  subcircuit, using your own digital power and ground node names, and 
  123. *  the desired voltage.  For example:
  124. *
  125. *  XMYPOWER 0 MY_PWR MY_GND DIGIFPWR params: VOLTAGE=3.5V
  126. *
  127.  
  128. .subckt DIGIFPWR  AGND
  129. +    optional: DPWR=$G_DPWR DGND=$G_DGND
  130. +    params:   VOLTAGE=5.0v REFERENCE=0v
  131. *
  132. VDPWR  DPWR DGND  {VOLTAGE}
  133. R1     DPWR AGND  1MEG
  134. VDGND  DGND AGND  {REFERENCE}
  135. R2     DGND AGND  1MEG
  136. .ends
  137.  
  138.  
  139. *-----------------------------------------------------------------------------
  140. * Stimulus Device Models and Subcircuits
  141. *-----------------------------------------------------------------------------
  142.  
  143. *-------------------------------------------------
  144. * Stimulus I/O Models
  145.  
  146. .model IO_STM uio (
  147. +    drvh=0    drvl=0
  148. +    DtoA1="DtoA_STM"    DtoA2="DtoA_STM"
  149. +    DtoA3="DtoA_STM"    DtoA4="DtoA_STM"
  150. +    )
  151. .model IO_STM_OC uio (
  152. +    drvh=1MEG    drvl=0
  153. +    DtoA1="DtoA_STM_OC"    DtoA2="DtoA_STM_OC"
  154. +    DtoA3="DtoA_STM_OC"    DtoA4="DtoA_STM_OC"
  155. +    )
  156.  
  157. *-------------------------------------------------
  158. * Stimulus DtoA Subcircuit
  159.  
  160. .subckt DtoA_STM  D A  DPWR DGND
  161. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  162. *
  163. N1  A DGND DPWR DINSTM DGTLNET=D IO_STM
  164. C1  A DGND {CAPACITANCE+0.1pF}
  165. .ends
  166.  
  167. *-------------------------------------------------
  168. * Stimulus Open Collector DtoA Subcircuit
  169.  
  170. .subckt DtoA_STM_OC  D A  DPWR DGND
  171. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  172. *
  173. N1  A DGND DPWR DINSTM_OC DGTLNET=D IO_STM_OC
  174. C1  A DGND {CAPACITANCE+0.1pF}
  175. .ends
  176.  
  177. *-------------------------------------------------
  178. * Stimulus Digital Input/Output Models
  179. *
  180. * We use 1/2 ohm and a 500ps transition time, on the assumption that
  181. * this will be a "strong" signal source with a "fast" switching time
  182. * in most systems which use this library. Change the tsw's and/or the
  183. * rlow and rhi values if these don't work for your system.
  184. *
  185. .model DINSTM dinput (
  186. +    s0name="0"    s0tsw=0.5ns    s0rlo=.5    s0rhi=1k
  187. +    s1name="1"    s1tsw=0.5ns    s1rlo=1k    s1rhi=.5
  188. +    s2name="X"    s2tsw=0.5ns    s2rlo=0.429    s2rhi=1.16 ; .313ohm, 1.35v
  189. +    s3name="R"    s3tsw=0.5ns    s3rlo=0.429    s3rhi=1.16 ; .313ohm, 1.35v
  190. +    s4name="F"    s4tsw=0.5ns    s4rlo=0.429    s4rhi=1.16 ; .313ohm, 1.35v
  191. +    s5name="Z"    s5tsw=0.5ns    s5rlo=1MEG    s5rhi=1MEG
  192. +    )
  193. .model DINSTM_OC dinput (
  194. +    s0name="0"    s0tsw=0.5ns    s0rlo=.5    s0rhi=1k
  195. +    s1name="1"    s1tsw=0.5ns    s1rlo=1MEG    s1rhi=1MEG
  196. +    s2name="X"    s2tsw=0.5ns    s2rlo=0.429    s2rhi=1.16 ; .313ohm, 1.35v
  197. +    s3name="R"    s3tsw=0.5ns    s3rlo=0.429    s3rhi=1.16 ; .313ohm, 1.35v
  198. +    s4name="F"    s4tsw=0.5ns    s4rlo=0.429    s4rhi=1.16 ; .313ohm, 1.35v
  199. +    s5name="Z"    s5tsw=0.5ns    s5rlo=1MEG    s5rhi=1MEG
  200. +    )
  201.  
  202.  
  203. *-----------------------------------------------------------------------------
  204. * Zero-Delay Models
  205. *-----------------------------------------------------------------------------
  206.  
  207. *-------------------------------------------------
  208. * Zero-Delay Gate Model
  209.  
  210. .model D0_GATE ugate ()
  211.  
  212. *-------------------------------------------------
  213. * Zero-Delay Tristate Gate Model
  214.  
  215. .model D0_TGATE utgate ()
  216.  
  217. *-------------------------------------------------
  218. * Zero-Delay Edge-Triggered Flip-Flop Model
  219.  
  220. .model D0_EFF ueff ()
  221.  
  222. *-------------------------------------------------
  223. * Zero-Delay Gated Flip-Flop Model
  224.  
  225. .model D0_GFF ugff ()
  226.  
  227.  
  228. *-----------------------------------------------------------------------------
  229. * Default Models and Subcircuits
  230. *-----------------------------------------------------------------------------
  231.  
  232. *-------------------------------------------------
  233. * Default I/O Models
  234.  
  235. .model IO_DFT uio (
  236. +    drvh=50    drvl=50
  237. +    AtoD1="AtoD_STD"    AtoD2="AtoD_STD_NX"
  238. +    AtoD3="AtoD_STD_E"    AtoD4="AtoD_STD_NXE"
  239. +    DtoA1="DtoA_STD"    DtoA2="DtoA_STD"
  240. +    DtoA3="DtoA_STD"    DtoA4="DtoA_STD"
  241. +    )
  242. .model IO_DFT_OC uio (
  243. +    drvh=1MEG    drvl=50
  244. +    AtoD1="AtoD_STD"    AtoD2="AtoD_STD"
  245. +    AtoD3="AtoD_STD"    AtoD4="AtoD_STD"
  246. +    DtoA1="DtoA_STD_OC"    DtoA2="DtoA_STD_OC"
  247. +    DtoA3="DtoA_STD_OC"    DtoA4="DtoA_STD_OC"
  248. +    )
  249.  
  250. *-------------------------------------------------
  251. * Default AtoD Subcircuit
  252.  
  253. .subckt AtoDDEFAULT  A D  DPWR DGND
  254. +    params: CAPACITANCE=0
  255. *
  256. O1  A DGND DO74 DGTLNET=D IO_DFT
  257. .ends
  258.  
  259. *-------------------------------------------------
  260. * Default DtoA Subcircuit
  261.  
  262. .subckt DtoADEFAULT  D A  DPWR DGND
  263. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  264. *
  265. N1  A DGND DPWR DIN74 DGTLNET=D IO_DFT
  266. C1  A DGND {CAPACITANCE+0.1pF}
  267. .ends
  268.  
  269.  
  270. ******************************************************************************
  271. * CD4000A Family
  272. ******************************************************************************
  273. *
  274. * The CD4000A family is modeled using the delays for 5v operation.
  275. * The input thresholds and output drives are correct for operation from 
  276. * 3v to 18v supplies.  To get accurate delays for these power supply levels
  277. * you must change the delay models in file DIG_5.LIB.
  278.  
  279. *-------------------------------------------------
  280. * 4000A I/O Models
  281.  
  282. .model IO_4000A uio (
  283. +    drvh=1649    drvl=1649
  284. +    AtoD1="AtoD_4000A"    AtoD2="AtoD_4000A_NX"
  285. +    AtoD3="AtoD_4000A_E"    AtoD4="AtoD_4000A_NXE"
  286. +    DtoA1="DtoA_4000A"    DtoA2="DtoA_4000A"
  287. +    DtoA3="DtoA_4000A"    DtoA4="DtoA_4000A"
  288. +       tswhl1=7.07ns            tswlh1=8.58ns
  289. +       tswhl2=6.94ns            tswlh2=8.37ns
  290. +       tswhl3=9.33ns            tswlh3=10.73ns
  291. +       tswhl4=9.18ns            tswlh4=10.59ns
  292. +    )
  293. .model IO_4000A_ST uio (
  294. +    drvh=1649    drvl=1649
  295. +    AtoD1="AtoD_4000A_ST"    AtoD2="AtoD_4000A_ST"
  296. +    AtoD3="AtoD_4000A_ST_E"    AtoD4="AtoD_4000A_ST_E"
  297. +    DtoA1="DtoA_4000A"    DtoA2="DtoA_4000A"
  298. +    DtoA3="DtoA_4000A"    DtoA4="DtoA_4000A"
  299. +       tswhl1=7.07ns            tswlh1=8.58ns
  300. +       tswhl2=6.94ns            tswlh2=8.37ns
  301. +       tswhl3=9.33ns            tswlh3=10.73ns
  302. +       tswhl4=9.18ns            tswlh4=10.59ns
  303. +    )
  304. .model IO_4000A_OC uio (
  305. +    drvh=10MEG    drvl=1649
  306. +    AtoD1="AtoD_4000A"    AtoD2="AtoD_4000A_NX"
  307. +    AtoD3="AtoD_4000A_E"    AtoD4="AtoD_4000A_NXE"
  308. +    DtoA1="DtoA_4000A_OC"    DtoA2="DtoA_4000A_OC"
  309. +    DtoA3="DtoA_4000A_OC"    DtoA4="DtoA_4000A_OC"
  310. +       tswhl1=7.07ns            tswlh1=8.58ns
  311. +       tswhl2=6.94ns            tswlh2=8.37ns
  312. +       tswhl3=9.33ns            tswlh3=10.73ns
  313. +       tswhl4=9.18ns            tswlh4=10.59ns
  314. +    )
  315.  
  316. *-------------------------------------------------
  317. * 4000A Standard AtoD Subcircuits
  318.  
  319. * Simple Models:
  320.  
  321. .subckt AtoD_4000A  A D  DPWR DGND
  322. +    params: CAPACITANCE=0
  323. *
  324. XNORM A NORM DPWR DGND AtoD_NORM_4000A
  325. O0  NORM DGND DO4000A DGTLNET=D IO_4000A
  326. C1  A DGND {CAPACITANCE+0.1pF}
  327. .ends
  328.  
  329. .subckt AtoD_4000A_NX  A D  DPWR DGND
  330. +    params: CAPACITANCE=0
  331. *
  332. XNORM A NORM DPWR DGND AtoD_NORM_4000A
  333. O0  NORM DGND DO4000A_NX DGTLNET=D IO_4000A
  334. C1  A DGND {CAPACITANCE+0.1pF}
  335. .ends
  336.  
  337. * Elaborate Models:
  338.  
  339. .subckt AtoD_4000A_E  A D  DPWR DGND
  340. +    params: CAPACITANCE=0
  341. *
  342. XNORM A NORM DPWR DGND AtoD_NORM_4000A
  343. O0  NORM DGND DO4000A DGTLNET=D IO_4000A
  344. C1  A DGND {CAPACITANCE+0.1pF}
  345. D1  DGND A    D74CLMP
  346. D2  A    DPWR D74CLMP
  347. .ends
  348.  
  349. .subckt AtoD_4000A_NXE  A D  DPWR DGND
  350. +    params: CAPACITANCE=0
  351. *
  352. XNORM A NORM DPWR DGND AtoD_NORM_4000A
  353. O0  NORM DGND DO4000A_NX DGTLNET=D IO_4000A
  354. C1  A DGND {CAPACITANCE+0.1pF}
  355. D1  DGND A    D74CLMP
  356. D2  A    DPWR D74CLMP
  357. .ends
  358.  
  359. *-------------------------------------------------
  360. * 4000A Schmidt trigger AtoD Subcircuits
  361.  
  362. * Simple Model:
  363.  
  364. .subckt AtoD_4000A_ST  A D  DPWR DGND
  365. +    params: CAPACITANCE=0
  366. *
  367. XNORM A NORM DPWR DGND AtoD_NORM_4000A
  368. O0  NORM DGND DO4000A_ST DGTLNET=D IO_4000A
  369. C1  A DGND {CAPACITANCE+0.1pF}
  370. .ends
  371.  
  372. * Elaborate Model:
  373.  
  374. .subckt AtoD_4000A_ST_E  A D  DPWR DGND
  375. +    params: CAPACITANCE=0
  376. *
  377. XNORM A NORM DPWR DGND AtoD_NORM_4000A
  378. O0  NORM DGND DO4000A_ST DGTLNET=D IO_4000A
  379. C1  A DGND {CAPACITANCE+0.1pF}
  380. D1  DGND A    D74CLMP
  381. D2  A    DPWR D74CLMP
  382. .ends
  383.  
  384. *-------------------------------------------------
  385. * 4000A Standard DtoA Subcircuit
  386.  
  387. .subckt DtoA_4000A  D A  DPWR DGND
  388. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  389. *
  390. X1  DPWR DGND DRVPWR DRVGND DtoA_DRIVE_4000A 
  391. N1  A DRVGND DRVPWR DIN4000A DGTLNET=D IO_4000A
  392. C1  A DGND {CAPACITANCE+0.1pF}
  393. .ends
  394.  
  395. *-------------------------------------------------
  396. * 4000A Open Collector DtoA Subcircuit
  397.  
  398. .subckt DtoA_4000A_OC  D A  DPWR DGND
  399. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  400. *
  401. X1  DPWR DGND DRVPWR DRVGND DtoA_DRIVE_4000A 
  402. N1  A DRVGND DRVPWR DIN4000A_OC DGTLNET=D IO_4000A_OC
  403. C1  A DGND {CAPACITANCE+0.1pF}
  404. .ends
  405.  
  406. *-------------------------------------------------
  407. * 4000A Input Voltage Normilization Subcircuit
  408. *
  409. * This circuit normalizes the input voltage, so that
  410. * voltages below -0.5 are '0', and above +0.5 are '1'.
  411. * The EVt device "looks up" the threshold voltage for the 
  412. * current power supply voltage in the table.  The data for the
  413. * table comes from the minimum and maximum voltage transfer
  414. * characteristics graph for the CD4000A.
  415.  
  416. .subckt AtoD_NORM_4000A A ANORM DPWR DGND
  417. *
  418. EVt THRESHOLD 0 TABLE {V(DPWR,DGND)} = 2.6,0 3.5,0.6 5,1.5 10,3 15,4
  419. RVt THRESHOLD 0 100k
  420. EN  ANORM DGND VALUE = {(V(A,DGND)-V(DPWR,DGND)/2)/((V(DPWR,DGND)-2*V(THRESHOLD))+1u)}
  421. RN  ANORM DGND 100k
  422. Rld1 A DPWR 100MEG
  423. Rld2 A DGND 100MEG
  424. .ends
  425.  
  426. *-------------------------------------------------
  427. * 4000A Output Drive Subcircuit
  428. *
  429. * This circuit constructs the correct output drive
  430. * resistance for the power supply voltage.  This resistance is inserted
  431. * in series with the digital input device, and the digital input device 
  432. * resistance is set to a low value when it is on.  The tables provide the 
  433. * output current at 1v VDS for various values of VDD (3V is an estimate)
  434. * from the CD4000A
  435.  
  436. .subckt DtoA_DRIVE_4000A DPWR DGND DRVPWR DRVGND
  437. *
  438. EDRVP DRVP 0 TABLE {V(DPWR,DGND)} = 2.5,0mA 3,0.5mA 5,1.2mA 10,2.0mA 15,3.0mA
  439. EDRVN DRVN 0 TABLE {V(DPWR,DGND)} = 2.5,0mA 3,0.5mA 5,1.5mA 10,4.0mA 15,7.0mA
  440. RDRVP DRVP 0 1K
  441. RDRVN DRVN 0 1K
  442. GPWR DPWR DRVPWR VALUE = {V(DPWR,DRVPWR)*V(DRVP)}
  443. GGND DRVGND DGND VALUE = {V(DRVGND,DGND)*V(DRVN)}
  444. RDUM1 DPWR DRVPWR 100MEG
  445. RDUM2 DGND DRVGND 100MEG
  446. .ends
  447.  
  448. *-------------------------------------------------
  449. * 4000A Digital Input/Output Models
  450.  
  451. .model DIN4000A dinput (
  452. +    s0name="0"    s0tsw=15ns    s0rlo=1     s0rhi=80K
  453. +    s1name="1"    s1tsw=15ns    s1rlo=40K    s1rhi=1
  454. +    s2name="X"    s2tsw=15ns    s2rlo=800    s2rhi=800
  455. +    s3name="R"    s3tsw=15ns    s3rlo=800    s3rhi=800
  456. +    s4name="F"    s4tsw=15ns    s4rlo=800    s4rhi=800
  457. +    s5name="Z"    s5tsw=15ns    s5rlo=1MEG    s5rhi=1MEG
  458. +    )
  459. .model DIN4000A_OC dinput (
  460. +    s0name="0"    s0tsw=15ns    s0rlo=1     s0rhi=80K
  461. +    s1name="1"    s1tsw=15ns    s1rlo=1MEG    s1rhi=1MEG
  462. +    s2name="X"    s2tsw=15ns    s2rlo=800    s2rhi=800
  463. +    s3name="R"    s3tsw=15ns    s3rlo=800    s3rhi=800
  464. +    s4name="F"    s4tsw=15ns    s4rlo=800    s4rhi=800
  465. +    s5name="Z"    s5tsw=15ns    s5rlo=1MEG    s5rhi=1MEG
  466. +    )
  467. .model DO4000A doutput (
  468. +    s0name="X"    s0vlo=-0.5    s0vhi=0.5
  469. +    s1name="0"    s1vlo=-3.0    s1vhi=-0.5
  470. +    s2name="R"    s2vlo=-0.5    s2vhi=0.05
  471. +    s3name="R"    s3vlo=-0.05    s3vhi=0.5
  472. +    s4name="X"    s4vlo=-0.5    s4vhi=0.5
  473. +    s5name="1"    s5vlo= 0.5    s5vhi=3.0
  474. +    s6name="F"    s6vlo=-0.05    s6vhi=0.5
  475. +    s7name="F"    s7vlo=-0.5    s7vhi=0.05
  476. +    )
  477. .model DO4000A_NX doutput (
  478. +    s0name="0"    s0vlo=-3.0    s0vhi=0.0
  479. +    s2name="1"    s2vlo= 0.0    s2vhi=3.0
  480. +    )
  481. .model DO4000A_ST doutput (
  482. +    s0name="0"    s0vlo=-3.0    s0vhi=0.2
  483. +    s1name="1"    s1vlo=-0.3    s1vhi=3.0
  484. +    )
  485.  
  486.  
  487. ******************************************************************************
  488. * CD4000B Family
  489. ******************************************************************************
  490. *
  491. * The CD4000B family is modeled using the delays for 5v operation.
  492. * The input thresholds and output drives are correct for operation from 
  493. * 3v to 18v supplies.  To get accurate delays for these power supply levels
  494. * you must change the delay models in file DIG_5.LIB.
  495.  
  496. *-------------------------------------------------
  497. * 4000B I/O Models
  498.  
  499. .model IO_4000B uio (
  500. +    drvh=1443    drvl=1443
  501. +    AtoD1="AtoD_4000B"    AtoD2="AtoD_4000B_NX"
  502. +    AtoD3="AtoD_4000B_E"    AtoD4="AtoD_4000B_NXE"
  503. +    DtoA1="DtoA_4000B"    DtoA2="DtoA_4000B"
  504. +    DtoA3="DtoA_4000B"    DtoA4="DtoA_4000B"
  505. +       tswhl1=7.72ns            tswlh1=7.56ns
  506. +       tswhl2=7.86ns            tswlh2=7.40ns
  507. +       tswhl3=9.71ns            tswlh3=9.41ns
  508. +       tswhl4=9.63ns            tswlh4=9.24ns
  509. +    )
  510. .model IO_4000B_ST uio (
  511. +    drvh=1443    drvl=1443
  512. +    AtoD1="AtoD_4000B_ST"    AtoD2="AtoD_4000B_ST"
  513. +    AtoD3="AtoD_4000B_ST_E"    AtoD4="AtoD_4000B_ST_E"
  514. +    DtoA1="DtoA_4000B"    DtoA2="DtoA_4000B"
  515. +    DtoA3="DtoA_4000B"    DtoA4="DtoA_4000B"
  516. +       tswhl1=7.72ns            tswlh1=7.56ns
  517. +       tswhl2=7.86ns            tswlh2=7.40ns
  518. +       tswhl3=9.71ns            tswlh3=9.41ns
  519. +       tswhl4=9.63ns            tswlh4=9.24ns
  520. +    )
  521. .model IO_4000B_OC uio (
  522. +    drvh=10MEG    drvl=1443
  523. +    AtoD1="AtoD_4000B"    AtoD2="AtoD_4000B_NX"
  524. +    AtoD3="AtoD_4000B_E"    AtoD4="AtoD_4000B_NXE"
  525. +    DtoA1="DtoA_4000B_OC"    DtoA2="DtoA_4000B_OC"
  526. +    DtoA3="DtoA_4000B_OC"    DtoA4="DtoA_4000B_OC"
  527. +       tswhl1=6.68ns            tswlh1=9.78ns
  528. +       tswhl2=6.64ns            tswlh2=9.81ns
  529. +       tswhl3=10.63ns           tswlh3=22.94ns
  530. +       tswhl4=10.28ns           tswlh4=20.89ns
  531. +    )
  532.  
  533. *-------------------------------------------------
  534. * 4000B Standard AtoD Subcircuits
  535.  
  536. * Simple Models:
  537.  
  538. .subckt AtoD_4000B  A D  DPWR DGND
  539. +    params: CAPACITANCE=0
  540. *
  541. XNORM A NORM DPWR DGND AtoD_NORM_4000B
  542. O0  NORM DGND DO4000B DGTLNET=D IO_4000B
  543. C1  A DGND {CAPACITANCE+0.1pF}
  544. .ends
  545.  
  546. .subckt AtoD_4000B_NX  A D  DPWR DGND
  547. +    params: CAPACITANCE=0
  548. *
  549. XNORM A NORM DPWR DGND AtoD_NORM_4000B
  550. O0  NORM DGND DO4000B_NX DGTLNET=D IO_4000B
  551. C1  A DGND {CAPACITANCE+0.1pF}
  552. .ends
  553.  
  554. * Elaborate Models:
  555.  
  556. .subckt AtoD_4000B_E  A D  DPWR DGND
  557. +    params: CAPACITANCE=0
  558. *
  559. XNORM A NORM DPWR DGND AtoD_NORM_4000B
  560. O0  NORM DGND DO4000B DGTLNET=D IO_4000B
  561. C1  A DGND {CAPACITANCE+0.1pF}
  562. D1  DGND A    D74CLMP
  563. D2  A    DPWR D74CLMP
  564. .ends
  565.  
  566. .subckt AtoD_4000B_NXE  A D  DPWR DGND
  567. +    params: CAPACITANCE=0
  568. *
  569. XNORM A NORM DPWR DGND AtoD_NORM_4000B
  570. O0  NORM DGND DO4000B_NX DGTLNET=D IO_4000B
  571. C1  A DGND {CAPACITANCE+0.1pF}
  572. D1  DGND A    D74CLMP
  573. D2  A    DPWR D74CLMP
  574. .ends
  575.  
  576. *-------------------------------------------------
  577. * 4000B Schmidt trigger AtoD Subcircuits
  578.  
  579. * Simple Model:
  580.  
  581. .subckt AtoD_4000B_ST  A D  DPWR DGND
  582. +    params: CAPACITANCE=0
  583. *
  584. XNORM A NORM DPWR DGND AtoD_NORM_4000B
  585. O0  NORM DGND DO4000B_ST DGTLNET=D IO_4000B
  586. C1  A DGND {CAPACITANCE+0.1pF}
  587. .ends
  588.  
  589. * Elaborate Model:
  590.  
  591. .subckt AtoD_4000B_ST_E  A D  DPWR DGND
  592. +    params: CAPACITANCE=0
  593. *
  594. XNORM A NORM DPWR DGND AtoD_NORM_4000B
  595. O0  NORM DGND DO4000B_ST DGTLNET=D IO_4000B
  596. C1  A DGND {CAPACITANCE+0.1pF}
  597. D1  DGND A    D74CLMP
  598. D2  A    DPWR D74CLMP
  599. .ends
  600.  
  601. *-------------------------------------------------
  602. * 4000B Standard DtoA Subcircuit
  603.  
  604. .subckt DtoA_4000B  D A  DPWR DGND
  605. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  606. *
  607. X1  DPWR DGND DRVPWR DRVGND DtoA_DRIVE_4000B 
  608. N1  A DRVGND DRVPWR DIN4000B DGTLNET=D IO_4000B
  609. C1  A DGND {CAPACITANCE+0.1pF}
  610. .ends
  611.  
  612. *-------------------------------------------------
  613. * 4000B Open Collector DtoA Subcircuit
  614.  
  615. .subckt DtoA_4000B_OC  D A  DPWR DGND
  616. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  617. *
  618. X1  DPWR DGND DRVPWR DRVGND DtoA_DRIVE_4000B 
  619. N1  A DRVGND DRVPWR DIN4000B_OC DGTLNET=D IO_4000B_OC
  620. C1  A DGND {CAPACITANCE+0.1pF}
  621. .ends
  622.  
  623. *-------------------------------------------------
  624. * 4000B Input Voltage Normilization Subcircuit
  625. *
  626. * This circuit normalizes the input voltage, so that
  627. * voltages below -0.5 are '0', and above +0.5 are '1'.
  628. * The EVt device "looks up" the threshold voltage for the 
  629. * current power supply voltage in the table.  The data for the
  630. * table comes from the minimum and maximum voltage transfer
  631. * characteristics graph for the CD4000B.
  632.  
  633. .subckt AtoD_NORM_4000B A ANORM DPWR DGND
  634. *
  635. EVt THRESHOLD 0 TABLE {V(DPWR,DGND)} = 2.6,0 3.5,0.6 5,1.5 10,3 15,4
  636. RVt THRESHOLD 0 100k
  637. EN  ANORM DGND VALUE = {(V(A,DGND)-V(DPWR,DGND)/2)/((V(DPWR,DGND)-2*V(THRESHOLD))+1u)}
  638. RN  ANORM DGND 100k
  639. Rld1 A DPWR 100MEG
  640. Rld2 A DGND 100MEG
  641. .ends
  642.  
  643. *-------------------------------------------------
  644. * 4000B Output Drive Subcircuit
  645. *
  646. * This circuit constructs the correct output drive
  647. * resistance for the power supply voltage.  This resistance is inserted
  648. * in series with the digital input device, and the digital input device 
  649. * resistance is set to a low value when it is on.  The tables provide the 
  650. * output current at 1v VDS for various values of VDD (3V is an estimate)
  651. * from the CD4000B
  652.  
  653. .subckt DtoA_DRIVE_4000B DPWR DGND DRVPWR DRVGND
  654. *
  655. EDRVP DRVP 0 TABLE {V(DPWR,DGND)} = 3,0.0mA 5,2.0mA 10,5.0mA 15,5.0mA
  656. EDRVN DRVN 0 TABLE {V(DPWR,DGND)} = 3,0.0mA 5,1.5mA 10,4.2mA 15,6.5mA
  657. RDRVP DRVP 0 1K
  658. RDRVN DRVN 0 1K
  659. GPWR DPWR DRVPWR VALUE = {V(DPWR,DRVPWR)*V(DRVP)}
  660. GGND DRVGND DGND VALUE = {V(DRVGND,DGND)*V(DRVN)}
  661. RDUM1 DPWR DRVPWR 100MEG
  662. RDUM2 DGND DRVGND 100MEG
  663. .ends
  664.  
  665. *-------------------------------------------------
  666. * 4000B Digital Input/Output Models
  667.  
  668. .model DIN4000B dinput (
  669. +    s0name="0"    s0tsw=15ns    s0rlo=1     s0rhi=80K
  670. +    s1name="1"    s1tsw=15ns    s1rlo=40K    s1rhi=1
  671. +    s2name="X"    s2tsw=15ns    s2rlo=800    s2rhi=800
  672. +    s3name="R"    s3tsw=15ns    s3rlo=800    s3rhi=800
  673. +    s4name="F"    s4tsw=15ns    s4rlo=800    s4rhi=800
  674. +    s5name="Z"    s5tsw=15ns    s5rlo=1MEG    s5rhi=1MEG
  675. +    )
  676. .model DIN4000B_OC dinput (
  677. +    s0name="0"    s0tsw=15ns    s0rlo=1     s0rhi=80K
  678. +    s1name="1"    s1tsw=15ns    s1rlo=1MEG    s1rhi=1MEG
  679. +    s2name="X"    s2tsw=15ns    s2rlo=800    s2rhi=800
  680. +    s3name="R"    s3tsw=15ns    s3rlo=800    s3rhi=800
  681. +    s4name="F"    s4tsw=15ns    s4rlo=800    s4rhi=800
  682. +    s5name="Z"    s5tsw=15ns    s5rlo=1MEG    s5rhi=1MEG
  683. +    )
  684. .model DO4000B doutput (
  685. +    s0name="X"    s0vlo=-0.5    s0vhi=0.5
  686. +    s1name="0"    s1vlo=-3.0    s1vhi=-0.5
  687. +    s2name="R"    s2vlo=-0.5    s2vhi=0.05
  688. +    s3name="R"    s3vlo=-0.05    s3vhi=0.5
  689. +    s4name="X"    s4vlo=-0.5    s4vhi=0.5
  690. +    s5name="1"    s5vlo= 0.5    s5vhi=3.0
  691. +    s6name="F"    s6vlo=-0.05    s6vhi=0.5
  692. +    s7name="F"    s7vlo=-0.5    s7vhi=0.05
  693. +    )
  694. .model DO4000B_NX doutput (
  695. +    s0name="0"    s0vlo=-3.0    s0vhi=0.0
  696. +    s2name="1"    s2vlo= 0.0    s2vhi=3.0
  697. +    )
  698. .model DO4000B_ST doutput (
  699. +    s0name="0"    s0vlo=-3.0    s0vhi=0.2
  700. +    s1name="1"    s1vlo=-0.3    s1vhi=3.0
  701. +    )
  702.  
  703.  
  704. ******************************************************************************
  705. * CD4000UB Family
  706. ******************************************************************************
  707. *
  708. * The CD4000A family is modeled using the delays for 5v operation.
  709. * The input thresholds and output drives are correct for operation from 
  710. * 3v to 18v supplies.  To get accurate delays for these power supply levels
  711. * you must change the delay models in file DIG_5.LIB.
  712.  
  713. *-------------------------------------------------
  714. * 4000UB I/O Models
  715.  
  716. .model IO_4000UB uio (
  717. +    drvh=721    drvl=721
  718. +    AtoD1="AtoD_4000UB"    AtoD2="AtoD_4000UB_NX"
  719. +    AtoD3="AtoD_4000UB_E"    AtoD4="AtoD_4000UB_NXE"
  720. +    DtoA1="DtoA_4000UB"    DtoA2="DtoA_4000UB"
  721. +    DtoA3="DtoA_4000UB"    DtoA4="DtoA_4000UB"
  722. +       tswhl1=6.94ns            tswlh1=8.49ns
  723. +       tswhl2=6.52ns            tswlh2=8.83ns
  724. +       tswhl3=9.47ns            tswlh3=11.76ns
  725. +       tswhl4=9.00ns            tswlh4=11.24ns
  726. +    )
  727. .model IO_4000UB_ST uio (
  728. +    drvh=721    drvl=721
  729. +    AtoD1="AtoD_4000UB_ST"    AtoD2="AtoD_4000UB_ST"
  730. +    AtoD3="AtoD_4000UB_ST_E"    AtoD4="AtoD_4000UB_ST_E"
  731. +    DtoA1="DtoA_4000UB"    DtoA2="DtoA_4000UB"
  732. +    DtoA3="DtoA_4000UB"    DtoA4="DtoA_4000UB"
  733. +       tswhl1=6.94ns            tswlh1=8.49ns
  734. +       tswhl2=6.52ns            tswlh2=8.83ns
  735. +       tswhl3=9.47ns            tswlh3=11.76ns
  736. +       tswhl4=9.00ns            tswlh4=11.24ns
  737. +    )
  738. .model IO_4000UB_OC uio (
  739. +    drvh=10MEG    drvl=721
  740. +    AtoD1="AtoD_4000UB"    AtoD2="AtoD_4000UB_NX"
  741. +    AtoD3="AtoD_4000UB_E"    AtoD4="AtoD_4000UB_NXE"
  742. +    DtoA1="DtoA_4000UB_OC"    DtoA2="DtoA_4000UB_OC"
  743. +    DtoA3="DtoA_4000UB_OC"    DtoA4="DtoA_4000UB_OC"
  744. +       tswhl1=6.94ns            tswlh1=8.49ns
  745. +       tswhl2=6.52ns            tswlh2=8.83ns
  746. +       tswhl3=9.47ns            tswlh3=11.76ns
  747. +       tswhl4=9.00ns            tswlh4=11.24ns
  748. +    )
  749.  
  750. *-------------------------------------------------
  751. * 4000UB Standard AtoD Subcircuits
  752.  
  753. * Simple Models:
  754.  
  755. .subckt AtoD_4000UB  A D  DPWR DGND
  756. +    params: CAPACITANCE=0
  757. *
  758. XNORM A NORM DPWR DGND AtoD_NORM_4000UB
  759. O0  NORM DGND DO4000UB DGTLNET=D IO_4000UB
  760. C1  A DGND {CAPACITANCE+0.1pF}
  761. .ends
  762.  
  763. .subckt AtoD_4000UB_NX  A D  DPWR DGND
  764. +    params: CAPACITANCE=0
  765. *
  766. XNORM A NORM DPWR DGND AtoD_NORM_4000UB
  767. O0  NORM DGND DO4000UB_NX DGTLNET=D IO_4000UB
  768. C1  A DGND {CAPACITANCE+0.1pF}
  769. .ends
  770.  
  771. * Elaborate Models:
  772.  
  773. .subckt AtoD_4000UB_E  A D  DPWR DGND
  774. +    params: CAPACITANCE=0
  775. *
  776. XNORM A NORM DPWR DGND AtoD_NORM_4000UB
  777. O0  NORM DGND DO4000UB DGTLNET=D IO_4000UB
  778. C1  A DGND {CAPACITANCE+0.1pF}
  779. D1  DGND A    D74CLMP
  780. D2  A    DPWR D74CLMP
  781. .ends
  782.  
  783. .subckt AtoD_4000UB_NXE  A D  DPWR DGND
  784. +    params: CAPACITANCE=0
  785. *
  786. XNORM A NORM DPWR DGND AtoD_NORM_4000UB
  787. O0  NORM DGND DO4000UB_NX DGTLNET=D IO_4000UB
  788. C1  A DGND {CAPACITANCE+0.1pF}
  789. D1  DGND A    D74CLMP
  790. D2  A    DPWR D74CLMP
  791. .ends
  792.  
  793. *-------------------------------------------------
  794. * 4000UB Schmidt trigger AtoD Subcircuits
  795.  
  796. * Simple Model:
  797.  
  798. .subckt AtoD_4000UB_ST  A D  DPWR DGND
  799. +    params: CAPACITANCE=0
  800. *
  801. XNORM A NORM DPWR DGND AtoD_NORM_4000UB
  802. O0  NORM DGND DO4000UB_ST DGTLNET=D IO_4000UB
  803. C1  A DGND {CAPACITANCE+0.1pF}
  804. .ends
  805.  
  806. * Elaborate Model:
  807.  
  808. .subckt AtoD_4000UB_ST_E  A D  DPWR DGND
  809. +    params: CAPACITANCE=0
  810. *
  811. XNORM A NORM DPWR DGND AtoD_NORM_4000UB
  812. O0  NORM DGND DO4000UB_ST DGTLNET=D IO_4000UB
  813. C1  A DGND {CAPACITANCE+0.1pF}
  814. D1  DGND A    D74CLMP
  815. D2  A    DPWR D74CLMP
  816. .ends
  817.  
  818. *-------------------------------------------------
  819. * 4000UB Standard DtoA Subcircuit
  820.  
  821. .subckt DtoA_4000UB  D A  DPWR DGND
  822. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  823. *
  824. X1  DPWR DGND DRVPWR DRVGND DtoA_DRIVE_4000UB 
  825. N1  A DRVGND DRVPWR DIN4000UB DGTLNET=D IO_4000UB
  826. C1  A DGND {CAPACITANCE+0.1pF}
  827. .ends
  828.  
  829. *-------------------------------------------------
  830. * 4000UB Open Collector DtoA Subcircuit
  831.  
  832. .subckt DtoA_4000UB_OC  D A  DPWR DGND
  833. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  834. *
  835. X1  DPWR DGND DRVPWR DRVGND DtoA_DRIVE_4000UB 
  836. N1  A DRVGND DRVPWR DIN4000UB_OC DGTLNET=D IO_4000UB_OC
  837. C1  A DGND {CAPACITANCE+0.1pF}
  838. .ends
  839.  
  840. *-------------------------------------------------
  841. * 4000UB Input Voltage Normilization Subcircuit
  842. *
  843. * This circuit normalizes the input voltage, so that
  844. * voltages below -0.5 are '0', and above +0.5 are '1'.
  845. * The EVt device "looks up" the threshold voltage for the 
  846. * current power supply voltage in the table.  The data for the
  847. * table comes from the minimum and maximum voltage transfer
  848. * characteristics graph for the CD4000UB.
  849.  
  850. .subckt AtoD_NORM_4000UB A ANORM DPWR DGND
  851. *
  852. EVt THRESHOLD 0 TABLE {V(DPWR,DGND)} = 3.5,0 5,1 10,2 15,2.5
  853. RVt THRESHOLD 0 100k
  854. EN  ANORM DGND VALUE = {(V(A,DGND)-V(DPWR,DGND)/2)/((V(DPWR,DGND)-2*V(THRESHOLD))+1u)}
  855. RN  ANORM DGND 100k
  856. Rld1 A DPWR 100MEG
  857. Rld2 A DGND 100MEG
  858. .ends
  859.  
  860. *-------------------------------------------------
  861. * 4000UB Output Drive Subcircuit
  862. *
  863. * This circuit constructs the correct output drive
  864. * resistance for the power supply voltage.  This resistance is inserted
  865. * in series with the digital input device, and the digital input device 
  866. * resistance is set to a low value when it is on.  The tables provide the 
  867. * output current at 1v VDS for various values of VDD (3V is an estimate)
  868. * from the CD4000UB
  869.  
  870. .subckt DtoA_DRIVE_4000UB DPWR DGND DRVPWR DRVGND
  871. *
  872. EDRVP DRVP 0 TABLE {V(DPWR,DGND)} = 3,0.0mA 5,1.0mA 10,5.0mA 15,5.0mA
  873. EDRVN DRVN 0 TABLE {V(DPWR,DGND)} = 3,0.0mA 5,1.5mA 10,4.0mA 15,6.0mA
  874. RDRVP DRVP 0 1K
  875. RDRVN DRVN 0 1K
  876. GPWR DPWR DRVPWR VALUE = {V(DPWR,DRVPWR)*V(DRVP)}
  877. GGND DRVGND DGND VALUE = {V(DRVGND,DGND)*V(DRVN)}
  878. RDUM1 DPWR DRVPWR 100MEG
  879. RDUM2 DGND DRVGND 100MEG
  880. .ends
  881.  
  882. *-------------------------------------------------
  883. * 4000UB Digital Input/Output Models
  884.  
  885. .model DIN4000UB dinput (
  886. +    s0name="0"    s0tsw=15ns    s0rlo=1     s0rhi=80K
  887. +    s1name="1"    s1tsw=15ns    s1rlo=40K    s1rhi=1
  888. +    s2name="X"    s2tsw=15ns    s2rlo=800    s2rhi=800
  889. +    s3name="R"    s3tsw=15ns    s3rlo=800    s3rhi=800
  890. +    s4name="F"    s4tsw=15ns    s4rlo=800    s4rhi=800
  891. +    s5name="Z"    s5tsw=15ns    s5rlo=1MEG    s5rhi=1MEG
  892. +    )
  893. .model DIN4000UB_OC dinput (
  894. +    s0name="0"    s0tsw=15ns    s0rlo=1     s0rhi=80K
  895. +    s1name="1"    s1tsw=15ns    s1rlo=1MEG    s1rhi=1MEG
  896. +    s2name="X"    s2tsw=15ns    s2rlo=800    s2rhi=800
  897. +    s3name="R"    s3tsw=15ns    s3rlo=800    s3rhi=800
  898. +    s4name="F"    s4tsw=15ns    s4rlo=800    s4rhi=800
  899. +    s5name="Z"    s5tsw=15ns    s5rlo=1MEG    s5rhi=1MEG
  900. +    )
  901. .model DO4000UB doutput (
  902. +    s0name="X"    s0vlo=-0.5    s0vhi=0.5
  903. +    s1name="0"    s1vlo=-3.0    s1vhi=-0.5
  904. +    s2name="R"    s2vlo=-0.5    s2vhi=0.05
  905. +    s3name="R"    s3vlo=-0.05    s3vhi=0.5
  906. +    s4name="X"    s4vlo=-0.5    s4vhi=0.5
  907. +    s5name="1"    s5vlo= 0.5    s5vhi=3.0
  908. +    s6name="F"    s6vlo=-0.05    s6vhi=0.5
  909. +    s7name="F"    s7vlo=-0.5    s7vhi=0.05
  910. +    )
  911. .model DO4000UB_NX doutput (
  912. +    s0name="0"    s0vlo=-3.0    s0vhi=0.0
  913. +    s2name="1"    s2vlo= 0.0    s2vhi=3.0
  914. +    )
  915. .model DO4000UB_ST doutput (
  916. +    s0name="0"    s0vlo=-3.0    s0vhi=0.2
  917. +    s1name="1"    s1vlo=-0.3    s1vhi=3.0
  918. +    )
  919.  
  920.  
  921. ******************************************************************************
  922. * 74/54 Family (standard TTL)
  923. ******************************************************************************
  924.  
  925. *-------------------------------------------------
  926. * 7400 I/O Models
  927.  
  928. .model IO_STD uio (
  929. +    drvh=96.4    drvl=104
  930. +    AtoD1="AtoD_STD"    AtoD2="AtoD_STD_NX"
  931. +    AtoD3="AtoD_STD_E"    AtoD4="AtoD_STD_NXE"
  932. +    DtoA1="DtoA_STD"    DtoA2="DtoA_STD"
  933. +    DtoA3="DtoA_STD"    DtoA4="DtoA_STD"
  934. +       tswhl1=1.373ns          tswlh1=3.382ns
  935. +       tswhl2=1.346ns          tswlh2=3.424ns
  936. +       tswhl3=1.511ns          tswlh3=3.517ns
  937. +       tswhl4=1.487ns          tswlh4=3.564ns
  938. +    )
  939. .model IO_STD_ST uio (
  940. +    drvh=96.4    drvl=104
  941. +    AtoD1="AtoD_STD_ST"    AtoD2="AtoD_STD_ST"
  942. +    AtoD3="AtoD_STD_ST_E"    AtoD4="AtoD_STD_ST_E"
  943. +    DtoA1="DtoA_STD"    DtoA2="DtoA_STD"
  944. +    DtoA3="DtoA_STD"    DtoA4="DtoA_STD"
  945. +       tswhl1=1.373ns          tswlh1=3.382ns
  946. +       tswhl2=1.346ns          tswlh2=3.424ns
  947. +       tswhl3=1.511ns          tswlh3=3.517ns
  948. +       tswhl4=1.487ns          tswlh4=3.564ns
  949. +    )
  950. .model IO_STD_OC uio (
  951. +    drvh=1MEG    drvl=104
  952. +    AtoD1="AtoD_STD"    AtoD2="AtoD_STD_NX"
  953. +    AtoD3="AtoD_STD_E"    AtoD4="AtoD_STD_NXE"
  954. +    DtoA1="DtoA_STD_OC"    DtoA2="DtoA_STD_OC"
  955. +    DtoA3="DtoA_STD_OC"    DtoA4="DtoA_STD_OC"
  956. *  tsw values measured with 330 ohm pull up
  957. +       tswhl1=2.617ns          tswlh1=1.432ns
  958. +       tswhl2=2.598ns          tswlh2=1.460ns
  959. +       tswhl3=2.747ns          tswlh3=1.589ns
  960. +       tswhl4=2.732ns          tswlh4=1.615ns
  961. +    )
  962.  
  963. *-------------------------------------------------
  964. * 7400 Standard AtoD Subcircuits
  965.  
  966. * Simple Models:
  967.  
  968. .subckt AtoD_STD  A D  DPWR DGND
  969. +    params: CAPACITANCE=0
  970. *
  971. O0  A DGND DO74 DGTLNET=D IO_STD
  972. C1  A DGND {CAPACITANCE+0.1pF}
  973. .ends
  974.  
  975. .subckt AtoD_STD_NX  A D  DPWR DGND
  976. +    params: CAPACITANCE=0
  977. *
  978. O0  A DGND DO74_NX DGTLNET=D IO_STD
  979. C1  A DGND {CAPACITANCE+0.1pF}
  980. .ends
  981.  
  982. * Elaborate Models:
  983.  
  984. .subckt AtoD_STD_E  A D  DPWR DGND
  985. +    params: CAPACITANCE=0
  986. *
  987. O0  A DGND DO74 DGTLNET=D IO_STD
  988. C1  A DGND {CAPACITANCE+0.1pF}
  989. D0    DGND    a    D74CLMP
  990. D1    1    2    D74
  991. D2      2       DGND    D74
  992. R1    DPWR    3    4k
  993. Q1      1       3       A       0    Q74 ; substrait should be DGND
  994. .ends
  995.  
  996. .subckt AtoD_STD_NXE  A D  DPWR DGND
  997. +    params: CAPACITANCE=0
  998. *
  999. O0  A DGND DO74_NX DGTLNET=D IO_STD
  1000. C1  A DGND {CAPACITANCE+0.1pF}
  1001. D0    DGND    a    D74CLMP
  1002. D1    1    2    D74
  1003. D2      2       DGND    D74
  1004. R1    DPWR    3    4k
  1005. Q1      1       3       A       0    Q74 ; substrait should be DGND
  1006. .ends
  1007.  
  1008. *-------------------------------------------------
  1009. * 7400 Schmidt trigger AtoD Subcircuits
  1010.  
  1011. * Simple Model:
  1012.  
  1013. .subckt AtoD_STD_ST  A D  DPWR DGND
  1014. +    params: CAPACITANCE=0
  1015. *
  1016. O0  A DGND DO74_ST DGTLNET=D IO_STD
  1017. C1  A DGND {CAPACITANCE+0.1pF}
  1018. .ends
  1019.  
  1020. * Elaborate Model:
  1021.  
  1022. .subckt AtoD_STD_ST_E  A D  DPWR DGND
  1023. +    params: CAPACITANCE=0
  1024. *
  1025. O0  A DGND DO74_ST DGTLNET=D IO_STD
  1026. C1  A DGND {CAPACITANCE+0.1pF}
  1027. D0    DGND    a    D74CLMP
  1028. D1    1    2    D74
  1029. D2      2       DGND    D74
  1030. R1    DPWR    3    4k
  1031. Q1      1       3       A       0    Q74
  1032. .ends
  1033.  
  1034. *-------------------------------------------------
  1035. * 7400 standard DtoA Subcircuit
  1036.  
  1037. .subckt DtoA_STD  D A  DPWR DGND
  1038. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1039. *
  1040. N1  A DGND DPWR DIN74 DGTLNET=D IO_STD
  1041. C1  A DGND {CAPACITANCE+0.1pF}
  1042. .ends
  1043.  
  1044. *-------------------------------------------------
  1045. * 7400 open collector DtoA Subcircuit
  1046.  
  1047. .subckt DtoA_STD_OC  D A  DPWR DGND
  1048. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1049. *
  1050. N1  A DGND DPWR DIN74_OC DGTLNET=D IO_STD_OC
  1051. C1  A DGND {CAPACITANCE+0.1pF}
  1052. .ends
  1053.  
  1054. *-------------------------------------------------
  1055. * 7400 Digital Input/Output Models
  1056.  
  1057. .model DIN74 dinput (
  1058. +    s0name="0"    s0tsw=3.5ns    s0rlo=7.13    s0rhi=389 ; 7ohm,    0.09v
  1059. +    s1name="1"    s1tsw=5.5ns    s1rlo=467    s1rhi=200 ; 140ohm,  3.5v
  1060. +    s2name="X"    s2tsw=3.5ns    s2rlo=42.9    s2rhi=116 ; 31.3ohm, 1.35v
  1061. +    s3name="R"    s3tsw=3.5ns    s3rlo=42.9    s3rhi=116 ; 31.3ohm, 1.35v
  1062. +    s4name="F"    s4tsw=3.5ns    s4rlo=42.9    s4rhi=116 ; 31.3ohm, 1.35v
  1063. +    s5name="Z"    s5tsw=3.5ns    s5rlo=200K    s5rhi=200K
  1064. +    )
  1065. .model DIN74_OC dinput (
  1066. +    s0name="0"    s0tsw=3.5ns    s0rlo=7.13    s0rhi=389 ; 7ohm,    0.09v
  1067. +    s1name="1"    s1tsw=5.5ns    s1rlo=200K    s1rhi=200K
  1068. +    s2name="X"    s2tsw=3.5ns    s2rlo=42.9    s2rhi=116 ; 31.3ohm, 1.35v
  1069. +    s3name="R"    s3tsw=3.5ns    s3rlo=42.9    s3rhi=116 ; 31.3ohm, 1.35v
  1070. +    s4name="F"    s4tsw=3.5ns    s4rlo=42.9    s4rhi=116 ; 31.3ohm, 1.35v
  1071. +    s5name="Z"    s5tsw=5.5ns    s5rlo=200K    s5rhi=200K
  1072. +    )
  1073. .model DO74 doutput (
  1074. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  1075. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  1076. +    s2name="R"    s2vlo=0.8    s2vhi=1.4
  1077. +    s3name="R"    s3vlo=1.3    s3vhi=2.0
  1078. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  1079. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  1080. +    s6name="F"    s6vlo=1.3    s6vhi=2.0
  1081. +    s7name="F"    s7vlo=0.8    s7vhi=1.4
  1082. +    )
  1083. .model DO74_NX doutput (
  1084. +    s0name="0"    s0vlo=-1.5    s0vhi=1.35
  1085. +    s2name="1"    s2vlo=1.35    s2vhi=7.0
  1086. +    )
  1087. .model DO74_ST doutput (
  1088. +    s0name="0"    s0vlo=-1.5    s0vhi=1.7
  1089. +    s1name="1"    s1vlo=0.9    s1vhi=7.0
  1090. +    )
  1091.  
  1092.  
  1093. ******************************************************************************
  1094. * 74/54AC and ACT Family
  1095. ******************************************************************************
  1096.  
  1097. *-------------------------------------------------
  1098. * 74AC I/O Models
  1099.  
  1100. .model IO_AC uio (
  1101. +    drvh=24.5                    drvl=18.7
  1102. +    AtoD1="AtoD_AC"            AtoD2="AtoD_AC_NX"
  1103. +    AtoD3="AtoD_AC_E"    AtoD4="AtoD_AC_NXE"
  1104. +    DtoA1="DtoA_AC"            DtoA2="DtoA_AC"
  1105. +    DtoA3="DtoA_AC"            DtoA4="DtoA_AC"
  1106. +       tswhl1=465ps            tswlh1=484ps
  1107. +       tswhl2=469ps            tswlh2=486ps
  1108. +       tswhl3=610ps            tswlh3=633ps
  1109. +       tswhl4=612ps            tswlh4=636ps
  1110. +    )
  1111. .model IO_AC_OC uio (
  1112. +    drvh=1MEG            drvl=18.7
  1113. +    AtoD1="AtoD_AC"            AtoD2="AtoD_AC_NX"
  1114. +    AtoD3="AtoD_AC_E"    AtoD4="AtoD_AC_NXE"
  1115. +    DtoA1="DtoA_AC_OC"    DtoA2="DtoA_AC_OC"
  1116. +    DtoA3="DtoA_AC_OC"    DtoA4="DtoA_AC_OC"
  1117. +       tswhl1=475ps            tswlh1=294ps
  1118. +       tswhl2=476ps            tswlh2=292ps
  1119. +       tswhl3=592ps            tswlh3=761ps
  1120. +       tswhl4=595ps            tswlh4=693ps
  1121. +    )
  1122. .model IO_AC_ST uio (
  1123. +    drvh=24.5    drvl=18.7
  1124. +    AtoD1="AtoD_AC_ST"    AtoD2="AtoD_AC_ST"
  1125. +    AtoD3="AtoD_AC_ST_E"    AtoD4="AtoD_AC_ST_E"
  1126. +    DtoA1="DtoA_AC"            DtoA2="DtoA_AC"
  1127. +    DtoA3="DtoA_AC"            DtoA4="DtoA_AC"
  1128. +       tswhl1=465ps            tswlh1=484ps
  1129. +       tswhl2=469ps            tswlh2=486ps
  1130. +       tswhl3=610ps            tswlh3=633ps
  1131. +       tswhl4=612ps            tswlh4=636ps
  1132. +    )
  1133.  
  1134. *-------------------------------------------------
  1135. * 74ACT I/O Models
  1136. *
  1137. *  Note: The output stage is the same as the AC series, so the 
  1138. *        AC DtoA is used.
  1139.  
  1140. .model IO_ACT uio (
  1141. +    drvh=24.5    drvl=18.7
  1142. +    AtoD1="AtoD_ACT"    AtoD2="AtoD_ACT_NX"
  1143. +    AtoD3="AtoD_ACT_E"    AtoD4="AtoD_ACT_NXE"
  1144. +    DtoA1="DtoA_AC"            DtoA2="DtoA_AC"
  1145. +    DtoA3="DtoA_AC"            DtoA4="DtoA_AC"
  1146. +       tswhl1=465ps            tswlh1=484ps
  1147. +       tswhl2=469ps            tswlh2=486ps
  1148. +       tswhl3=610ps            tswlh3=633ps
  1149. +       tswhl4=612ps            tswlh4=636ps
  1150. +    )
  1151. .model IO_ACT_OC uio (
  1152. +    drvh=1MEG    drvl=18.7
  1153. +    AtoD1="AtoD_ACT"    AtoD2="AtoD_ACT_NX"
  1154. +    AtoD3="AtoD_ACT_E"    AtoD4="AtoD_ACT_NXE"
  1155. +    DtoA1="DtoA_AC_OC"    DtoA2="DtoA_AC_OC"
  1156. +    DtoA3="DtoA_AC_OC"    DtoA4="DtoA_AC_OC"
  1157. +       tswhl1=475ps            tswlh1=294ps
  1158. +       tswhl2=476ps            tswlh2=292ps
  1159. +       tswhl3=592ps            tswlh3=761ps
  1160. +       tswhl4=595ps            tswlh4=693ps
  1161. +    )
  1162. .model IO_ACT_ST uio (
  1163. +    drvh=24.5    drvl=18.7
  1164. +    AtoD1="AtoD_ACT_ST"    AtoD2="AtoD_ACT_ST"
  1165. +    AtoD3="AtoD_ACT_ST_E"    AtoD4="AtoD_ACT_ST_E"
  1166. +    DtoA1="DtoA_AC"            DtoA2="DtoA_AC"
  1167. +    DtoA3="DtoA_AC"    DtoA4="DtoA_AC"
  1168. +       tswhl1=465ps            tswlh1=484ps
  1169. +       tswhl2=469ps            tswlh2=486ps
  1170. +       tswhl3=610ps            tswlh3=633ps
  1171. +       tswhl4=612ps            tswlh4=636ps
  1172. +    )
  1173.  
  1174. *-------------------------------------------------
  1175. * 74AC00 Standard AtoD Subcircuits
  1176.  
  1177. * Simple Models:
  1178.  
  1179. .subckt AtoD_AC  A D  DPWR DGND
  1180. +    params: CAPACITANCE=0
  1181. *
  1182. O0  A DGND DO74AC DGTLNET=D IO_AC
  1183. C1  A DGND {CAPACITANCE+0.1pF}
  1184. .ends
  1185.  
  1186. .subckt AtoD_AC_NX  A D  DPWR DGND
  1187. +    params: CAPACITANCE=0
  1188. *
  1189. O0  A DGND DO74AC_NX DGTLNET=D IO_AC
  1190. C1  A DGND {CAPACITANCE+0.1pF}
  1191. .ends
  1192.  
  1193. * Elaborate Models:
  1194. *
  1195. .subckt AtoD_AC_E  A D  DPWR DGND
  1196. +    params: CAPACITANCE=0
  1197. *
  1198. O0  A DGND DO74AC DGTLNET=D IO_AC
  1199. C1  A DGND {CAPACITANCE+0.1pF}
  1200. D1  DGND A    D74CLMP 
  1201. D2  A    DPWR D74CLMP
  1202. .ends
  1203.  
  1204. .subckt AtoD_AC_NXE  A D  DPWR DGND
  1205. +    params: CAPACITANCE=0
  1206. *
  1207. O0  A DGND DO74AC_NX DGTLNET=D IO_AC
  1208. C1  A DGND {CAPACITANCE+0.1pF}
  1209. D1  DGND A    D74CLMP 
  1210. D2  A    DPWR D74CLMP
  1211. .ends
  1212.  
  1213. *-------------------------------------------------
  1214. * 74AC Schmidt trigger AtoD Subcircuits
  1215.  
  1216. * Simple Model:
  1217.  
  1218. .subckt AtoD_AC_ST  A D  DPWR DGND
  1219. +    params: CAPACITANCE=0
  1220. *
  1221. O0  A DGND DO74AC_ST DGTLNET=D IO_AC
  1222. C1  A DGND {CAPACITANCE+0.1pF}
  1223. .ends
  1224.  
  1225. * Elaborate Model:
  1226.  
  1227. .subckt AtoD_AC_ST_E  A D  DPWR DGND
  1228. +    params: CAPACITANCE=0
  1229. *
  1230. O0  A DGND DO74AC_ST DGTLNET=D IO_AC
  1231. C1  A DGND {CAPACITANCE+0.1pF}
  1232. D1  DGND A    D74CLMP 
  1233. D2  A    DPWR D74CLMP
  1234. .ends
  1235.  
  1236. *-------------------------------------------------
  1237. * 74ACT Standard AtoD Subcircuits
  1238.  
  1239. * Simple Models:
  1240.  
  1241. .subckt AtoD_ACT  A D  DPWR DGND
  1242. +    params: CAPACITANCE=0
  1243. *
  1244. O0  A DGND DO74ACT DGTLNET=D IO_ACT
  1245. C1  A DGND {CAPACITANCE+0.1pF}
  1246. .ends
  1247.  
  1248. .subckt AtoD_ACT_NX  A D  DPWR DGND
  1249. +    params: CAPACITANCE=0
  1250. *
  1251. O0  A DGND DO74ACT_NX DGTLNET=D IO_ACT
  1252. C1  A DGND {CAPACITANCE+0.1pF}
  1253. .ends
  1254.  
  1255. * Elaborate Models:
  1256.  
  1257. .subckt AtoD_ACT_E  A D  DPWR DGND
  1258. +    params: CAPACITANCE=0
  1259. *
  1260. O0  A DGND DO74ACT DGTLNET=D IO_ACT
  1261. C1  A DGND {CAPACITANCE+0.1pF}
  1262. D1  DGND A    D74CLMP 
  1263. D2  A    DPWR D74CLMP
  1264. .ends
  1265.  
  1266. .subckt AtoD_ACT_NXE  A D  DPWR DGND
  1267. +    params: CAPACITANCE=0
  1268. *
  1269. O0  A DGND DO74ACT_NX DGTLNET=D IO_ACT
  1270. C1  A DGND {CAPACITANCE+0.1pF}
  1271. D1  DGND A    D74CLMP 
  1272. D2  A    DPWR D74CLMP
  1273. .ends
  1274.  
  1275. *-------------------------------------------------
  1276. * 74ACT Schmidt trigger AtoD Subcircuits
  1277.  
  1278. * Simple Model:
  1279.  
  1280. .subckt AtoD_ACT_ST  A D  DPWR DGND
  1281. +    params: CAPACITANCE=0
  1282. *
  1283. O0  A DGND DO74ACT_ST DGTLNET=D IO_ACT
  1284. C1  A DGND {CAPACITANCE+0.1pF}
  1285. .ends
  1286.  
  1287. * Elaborate Model:
  1288.  
  1289. .subckt AtoD_ACT_ST_E  A D  DPWR DGND
  1290. +    params: CAPACITANCE=0
  1291. *
  1292. O0  A DGND DO74ACT_ST DGTLNET=D IO_ACT
  1293. C1  A DGND {CAPACITANCE+0.1pF}
  1294. D1  DGND A    D74CLMP 
  1295. D2  A    DPWR D74CLMP
  1296. .ends
  1297.  
  1298. *-------------------------------------------------
  1299. * 74AC Standard DtoA Subcircuit
  1300.  
  1301. .subckt DtoA_AC  D A  DPWR DGND
  1302. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1303. *
  1304. N1  A DGND DPWR DIN74AC DGTLNET=D IO_AC
  1305. C1  A DGND {CAPACITANCE+0.1pF}
  1306. .ends
  1307.  
  1308. *-------------------------------------------------
  1309. * 74AC Open Collector DtoA Subcircuit
  1310.  
  1311. .subckt DtoA_AC_OC  D A  DPWR DGND
  1312. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1313. *
  1314. N1  A DGND DPWR DIN74AC_OC DGTLNET=D IO_AC_OC
  1315. C1  A DGND {CAPACITANCE+0.1pF}
  1316. .ends
  1317.  
  1318. *-------------------------------------------------
  1319. * 74AC Digital Input/Output Models
  1320.  
  1321. .model DIN74AC dinput (
  1322. +    s0name="0"    s0tsw=0.7ns    s0rlo=8.0    s0rhi=1MEG
  1323. +    s1name="1"    s1tsw=0.7ns    s1rlo=1MEG    s1rhi=13
  1324. +    s2name="X"    s2tsw=0.7ns    s2rlo=200    s2rhi=200
  1325. +    s3name="R"    s3tsw=0.7ns    s3rlo=200    s3rhi=200
  1326. +    s4name="F"    s4tsw=0.7ns    s4rlo=200    s4rhi=200
  1327. +    s5name="Z"    s5tsw=0.7ns    s5rlo=200K    s5rhi=200K
  1328. +    )
  1329. .model DIN74AC_OC dinput (
  1330. +    s0name="0"    s0tsw=0.7ns    s0rlo=8.0    s0rhi=1MEG
  1331. +    s1name="1"    s1tsw=0.7ns    s1rlo=200K    s1rhi=200K
  1332. +    s2name="X"    s2tsw=0.7ns    s2rlo=200    s2rhi=200
  1333. +    s3name="R"    s3tsw=0.7ns    s3rlo=200    s3rhi=200
  1334. +    s4name="F"    s4tsw=0.7ns    s4rlo=200    s4rhi=200
  1335. +    s5name="Z"    s5tsw=0.7ns    s5rlo=200K    s5rhi=200K
  1336. +    )
  1337. .model DO74AC doutput (
  1338. +    s0name="X"    s0vlo=1.50    s0vhi=3.50
  1339. +    s1name="0"    s1vlo=-1.5    s1vhi=1.5
  1340. +    s2name="R"    s2vlo=1.5    s2vhi=2.55
  1341. +    s3name="R"    s3vlo=2.45      s3vhi=3.50
  1342. +    s4name="X"    s4vlo=1.50    s4vhi=3.50
  1343. +    s5name="1"    s5vlo=3.50    s5vhi=7.0
  1344. +    s6name="F"    s6vlo=2.45    s6vhi=3.50
  1345. +    s7name="F"    s7vlo=1.50    s7vhi=2.55
  1346. +    )
  1347. .model DO74AC_NX doutput (
  1348. +    s0name="0"    s0vlo=-1.5    s0vhi=2.5
  1349. +    s2name="1"    s2vlo=2.5    s2vhi=7.0
  1350. +    )
  1351. .model DO74AC_ST doutput (
  1352. +    s0name="0"    s0vlo=-1.5    s0vhi=2.5
  1353. +    s1name="1"    s1vlo=1.6    s1vhi=7.0
  1354. +    )
  1355.  
  1356. *-------------------------------------------------
  1357. * 74ACT Digital Input/Output Models
  1358.  
  1359. .model DO74ACT doutput (
  1360. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  1361. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  1362. +    s2name="R"    s2vlo=0.8    s2vhi=1.55
  1363. +    s3name="R"    s3vlo=1.45    s3vhi=2.0
  1364. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  1365. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  1366. +    s6name="F"    s6vlo=1.45    s6vhi=2.0
  1367. +    s7name="F"    s7vlo=0.8    s7vhi=1.55
  1368. +    )
  1369. .model DO74ACT_NX doutput (
  1370. +    s0name="0"    s0vlo=-1.5    s0vhi=1.5
  1371. +    s2name="1"    s2vlo=1.5    s2vhi=7.0
  1372. +    )
  1373. .model DO74ACT_ST doutput (
  1374. +    s0name="0"    s0vlo=-1.5    s0vhi=1.7
  1375. +    s1name="1"    s1vlo=0.9    s1vhi=7.0
  1376. +    )
  1377.  
  1378.  
  1379. ******************************************************************************
  1380. * 74/54ALS Family
  1381. ******************************************************************************
  1382.  
  1383. *-------------------------------------------------
  1384. * 74ALS00 I/O Models
  1385.  
  1386. .model IO_ALS00 uio (
  1387. +    drvh=35.3    drvl=46.9
  1388. +    AtoD1="AtoD_ALS00"    AtoD2="AtoD_ALS00_NX"
  1389. +    AtoD3="AtoD_ALS00_E"    AtoD4="AtoD_ALS00_NXE"
  1390. +    DtoA1="DtoA_ALS00"    DtoA2="DtoA_ALS00"
  1391. +    DtoA3="DtoA_ALS00"    DtoA4="DtoA_ALS00"
  1392. +       tswhl1=425ps            tswlh1=598ps
  1393. +       tswhl2=406ps            tswlh2=618ps
  1394. +       tswhl3=529ps            tswlh3=695ps
  1395. +       tswhl4=513ps            tswlh4=718ps
  1396. +    )
  1397. .model IO_ALS00_ST uio (
  1398. +    drvh=35.3    drvl=46.9
  1399. +    AtoD1="AtoD_ALS00_ST"    AtoD2="AtoD_ALS00_ST"
  1400. +    AtoD3="AtoD_ALS00_ST_E"    AtoD4="AtoD_ALS00_ST_E"
  1401. +    DtoA1="DtoA_ALS00"    DtoA2="DtoA_ALS00"
  1402. +    DtoA3="DtoA_ALS00"    DtoA4="DtoA_ALS00"
  1403. +       tswhl1=425ps            tswlh1=598ps
  1404. +       tswhl2=406ps            tswlh2=618ps
  1405. +       tswhl3=529ps            tswlh3=695ps
  1406. +       tswhl4=513ps            tswlh4=718ps
  1407. +    )
  1408. .model IO_ALS00_OC uio (
  1409. +    drvh=1MEG    drvl=46.9
  1410. +    AtoD1="AtoD_ALS00"    AtoD2="AtoD_ALS00_NX"
  1411. +    AtoD3="AtoD_ALS00_E"    AtoD4="AtoD_ALS00_NXE"
  1412. +    DtoA1="DtoA_ALS00_OC"    DtoA2="DtoA_ALS00_OC"
  1413. +    DtoA3="DtoA_ALS00_OC"    DtoA4="DtoA_ALS00_OC"
  1414. +       tswhl1=864ps            tswlh1=169ps
  1415. +       tswhl2=853ps            tswlh2=181ps
  1416. +       tswhl3=968ps            tswlh3=308ps
  1417. +       tswhl4=959ps            tswlh4=316ps
  1418. +    )
  1419. .model IO_ALS00_OC_ST uio (
  1420. +    drvh=1MEG    drvl=46.9
  1421. +    AtoD1="AtoD_ALS00_ST"    AtoD2="AtoD_ALS00_ST"
  1422. +    AtoD3="AtoD_ALS00_ST_E"    AtoD4="AtoD_ALS00_ST_E"
  1423. +    DtoA1="DtoA_ALS00_OC"    DtoA2="DtoA_ALS00_OC"
  1424. +    DtoA3="DtoA_ALS00_OC"    DtoA4="DtoA_ALS00_OC"
  1425. +       tswhl1=864ps            tswlh1=169ps
  1426. +       tswhl2=853ps            tswlh2=181ps
  1427. +       tswhl3=968ps            tswlh3=308ps
  1428. +       tswhl4=959ps            tswlh4=316ps
  1429. +    )
  1430. * model for 74ALS devices with 25 ohm output series resistors
  1431. .model IO_ALS_25 uio (
  1432. +    drvh=60.3    drvl=71.9
  1433. +    AtoD1="AtoD_ALS00"    AtoD2="AtoD_ALS00_NX"
  1434. +    AtoD3="AtoD_ALS00_E"    AtoD4="AtoD_ALS00_NXE"
  1435. +    DtoA1="DtoA_ALS00"    DtoA2="DtoA_ALS00"
  1436. +    DtoA3="DtoA_ALS00"    DtoA4="DtoA_ALS00"
  1437. +       tswhl1=425ps            tswlh1=598ps
  1438. +       tswhl2=406ps            tswlh2=618ps
  1439. +       tswhl3=529ps            tswlh3=695ps
  1440. +       tswhl4=513ps            tswlh4=718ps
  1441. +    )
  1442. *-------------------------------------------------
  1443. * 74ALS1000 I/O Models
  1444.  
  1445. .model IO_ALS000 uio (
  1446. +    drvh=28.9    drvl=28.1
  1447. +    AtoD1="AtoD_ALS00"    AtoD2="AtoD_ALS00_NX"
  1448. +    AtoD3="AtoD_ALS00_E"    AtoD4="AtoD_ALS00_NXE"
  1449. +    DtoA1="DtoA_ALS000"    DtoA2="DtoA_ALS000"
  1450. +    DtoA3="DtoA_ALS000"    DtoA4="DtoA_ALS000"
  1451. +       tswhl1=395ps            tswlh1=620ps
  1452. +       tswhl2=378ps            tswlh2=638ps
  1453. +       tswhl3=457ps            tswlh3=680ps
  1454. +       tswhl4=443ps            tswlh4=700ps
  1455. +    )
  1456. .model IO_ALS000_OC uio (
  1457. +    drvh=1MEG    drvl=28.1
  1458. +    AtoD1="AtoD_ALS00"    AtoD2="AtoD_ALS00_NX"
  1459. +    AtoD3="AtoD_ALS00_E"    AtoD4="AtoD_ALS00_NXE"
  1460. +    DtoA1="DtoA_ALS000_OC"    DtoA2="DtoA_ALS000_OC"
  1461. +    DtoA3="DtoA_ALS000_OC"    DtoA4="DtoA_ALS000_OC"
  1462. +       tswhl1=760ps            tswlh1=270ps
  1463. +       tswhl2=755ps            tswlh2=280ps
  1464. +       tswhl3=860ps            tswlh3=417ps
  1465. +       tswhl4=855ps            tswlh4=421ps
  1466. +    )
  1467. .model IO_ALS000_ST uio (
  1468. +    drvh=28.9    drvl=28.1
  1469. +    AtoD1="AtoD_ALS00_ST"    AtoD2="AtoD_ALS00_ST"
  1470. +    AtoD3="AtoD_ALS00_ST_E"    AtoD4="AtoD_ALS00_ST_E"
  1471. +    DtoA1="DtoA_ALS000"    DtoA2="DtoA_ALS000"
  1472. +    DtoA3="DtoA_ALS000"    DtoA4="DtoA_ALS000"
  1473. +       tswhl1=395ps            tswlh1=620ps
  1474. +       tswhl2=378ps            tswlh2=638ps
  1475. +       tswhl3=457ps            tswlh3=680ps
  1476. +       tswhl4=443ps            tswlh4=700ps
  1477. +    )
  1478. .model IO_ALS000_OC_ST uio (
  1479. +    drvh=1MEG    drvl=28.1
  1480. +    AtoD1="AtoD_ALS00_ST"    AtoD2="AtoD_ALS00_ST"
  1481. +    AtoD3="AtoD_ALS00_ST_E"    AtoD4="AtoD_ALS00_ST_E"
  1482. +    DtoA1="DtoA_ALS000_OC"    DtoA2="DtoA_ALS000_OC"
  1483. +    DtoA3="DtoA_ALS000_OC"    DtoA4="DtoA_ALS000_OC"
  1484. +       tswhl1=760ps            tswlh1=270ps
  1485. +       tswhl2=755ps            tswlh2=280ps
  1486. +       tswhl3=860ps            tswlh3=417ps
  1487. +       tswhl4=855ps            tswlh4=421ps
  1488. +    )
  1489.  
  1490. *-------------------------------------------------
  1491. * 74ALS00 Standard AtoD Subcircuits
  1492.  
  1493. * Simple Models:
  1494.  
  1495. .subckt AtoD_ALS00  A D  DPWR DGND
  1496. +    params: CAPACITANCE=0
  1497. *
  1498. O0  A DGND DO74ALS00 DGTLNET=D IO_ALS00
  1499. C1  A DGND {CAPACITANCE+0.1pF}
  1500. .ends
  1501.  
  1502. .subckt AtoD_ALS00_NX  A D  DPWR DGND
  1503. +    params: CAPACITANCE=0
  1504. *
  1505. O0  A DGND DO74ALS00_NX DGTLNET=D IO_ALS00
  1506. C1  A DGND {CAPACITANCE+0.1pF}
  1507. .ends
  1508.  
  1509. * Elaborate Models: 
  1510. * from ALS/AS Logic Data Book, 1986; Texas Instruments 
  1511. *   pg 4-18 figure 17
  1512. *   pg 4-14 equation 2
  1513.  
  1514. .subckt AtoD_ALS00_E  A D  DPWR DGND
  1515. +    params: CAPACITANCE=0
  1516. *
  1517. O0  A DGND DO74ALS00 DGTLNET=D IO_ALS00
  1518. C1  A DGND {CAPACITANCE+0.1pF}
  1519. D0    DGND    a    D74SCLMP
  1520. D1    1    2    D74
  1521. D2      2       DGND    D74
  1522. D3      3       1       D74
  1523. D4      3       A       D74
  1524. D5      1       a    D74S
  1525. R1    DPWR    3    370k    ; 37K * (Hfe of Q1A + 1)
  1526. .ends
  1527.  
  1528. .subckt AtoD_ALS00_NXE  A D  DPWR DGND
  1529. +    params: CAPACITANCE=0
  1530. *
  1531. O0  A DGND DO74ALS00_NX DGTLNET=D IO_ALS00
  1532. C1  A DGND {CAPACITANCE+0.1pF}
  1533. D0    DGND    a    D74SCLMP
  1534. D1    1    2    D74
  1535. D2      2       DGND    D74
  1536. D3      3       1       D74
  1537. D4      3       A       D74
  1538. D5      1       a    D74S
  1539. R1    DPWR    3    370k    ; 37K * (Hfe of Q1A + 1)
  1540. .ends
  1541.  
  1542. *-------------------------------------------------
  1543. * 74ALS00 Schmidt trigger AtoD Subcircuits
  1544.  
  1545. * Simple Model:
  1546.  
  1547. .subckt AtoD_ALS00_ST  A D  DPWR DGND
  1548. +    params: CAPACITANCE=0
  1549. *
  1550. O0  A DGND DO74ALS00_ST DGTLNET=D IO_STD
  1551. C1  A DGND {CAPACITANCE+0.1pF}
  1552. .ends
  1553.  
  1554.  
  1555. * Elaborate Model:
  1556.  
  1557. .subckt AtoD_ALS00_ST_E  A D  DPWR DGND
  1558. +    params: CAPACITANCE=0
  1559. *
  1560. O0  A DGND DO74ALS00 DGTLNET=D IO_ALS00
  1561. C1  A DGND {CAPACITANCE+0.1pF}
  1562. D0    DGND    a    D74SCLMP
  1563. D1    1    2    D74
  1564. D2      2       DGND    D74
  1565. D3      3       1       D74
  1566. D4      3       A       D74
  1567. D5      1       a    D74S
  1568. R1    DPWR    3    370k    ; 37K * (Hfe of Q1A + 1)
  1569. .ends
  1570.  
  1571. *-------------------------------------------------
  1572. * 74ALS00 Standard DtoA Subcircuit
  1573.  
  1574. .subckt DtoA_ALS00  D A  DPWR DGND
  1575. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1576. *
  1577. N1  A DGND DPWR DIN74ALS00 DGTLNET=D IO_ALS00
  1578. C1  A DGND {CAPACITANCE+0.1pF}
  1579. .ends
  1580.  
  1581. *-------------------------------------------------
  1582. * 74ALS00 Open Collector DtoA Subcircuit
  1583.  
  1584. .subckt DtoA_ALS00_OC  D A  DPWR DGND
  1585. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1586. *
  1587. N1  A DGND DPWR DIN74ALS00_OC DGTLNET=D IO_ALS00_OC
  1588. C1  A DGND {CAPACITANCE+0.1pF}
  1589. .ends
  1590.  
  1591. *-------------------------------------------------
  1592. * 74ALS1000 Standard DtoA Subcircuit
  1593.  
  1594. .subckt DtoA_ALS000  D A  DPWR DGND
  1595. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1596. *
  1597. N1  A DGND DPWR DIN74ALS1000 DGTLNET=D IO_ALS000
  1598. C1  A DGND {CAPACITANCE+0.1pF}
  1599. .ends
  1600.  
  1601. *-------------------------------------------------
  1602. * 74ALS1000 Open Collector DtoA Subcircuit
  1603.  
  1604. .subckt DtoA_ALS000_OC  D A  DPWR DGND
  1605. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1606. *
  1607. N1  A DGND DPWR DIN74ALS1000_OC DGTLNET=D IO_ALS000_OC
  1608. C1  A DGND {CAPACITANCE+0.1pF}
  1609. .ends
  1610.  
  1611. *-------------------------------------------------
  1612. * 74ALS00 Digital Input/Output Models
  1613.  
  1614. .model DIN74ALS00 dinput (
  1615. +    s0name="0"    s0tsw=1.0ns    s0rlo=26.0    s0rhi=1060 ; 25.3ohm, 0.12v
  1616. +    s1name="1"    s1tsw=1.0ns    s1rlo=167    s1rhi=71.4 ; 50.0ohm, 3.50v
  1617. +    s2name="X"    s2tsw=1.0ns    s2rlo=49.4    s2rhi=127 ; 35.6ohm, 1.40v
  1618. +    s3name="R"    s3tsw=1.0ns    s3rlo=49.4    s3rhi=127 ; 35.6ohm, 1.40v
  1619. +    s4name="F"    s4tsw=1.0ns    s4rlo=49.4    s4rhi=127 ; 35.6ohm, 1.40v
  1620. +    s5name="Z"    s5tsw=1.0ns    s5rlo=200K    s5rhi=200K
  1621. +    )
  1622. .model DIN74ALS00_OC dinput (
  1623. +    s0name="0"    s0tsw=1.0ns    s0rlo=26.0    s0rhi=1060 ; 25.3ohm, 0.12v
  1624. +    s1name="1"    s1tsw=1.0ns    s1rlo=200K    s1rhi=200K
  1625. +    s2name="X"    s2tsw=1.0ns    s2rlo=24.5    s2rhi=62.9 ; 17.6ohm, 1.40v
  1626. +    s3name="R"    s3tsw=1.0ns    s3rlo=49.4    s3rhi=127 ; 35.6ohm, 1.40v
  1627. +    s4name="F"    s4tsw=1.0ns    s4rlo=49.4    s4rhi=127 ; 35.6ohm, 1.40v
  1628. +    s5name="Z"    s5tsw=1.0ns    s5rlo=200K    s5rhi=200K
  1629. +    )
  1630. .model DO74ALS00 doutput (
  1631. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  1632. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  1633. +    s2name="R"    s2vlo=0.8    s2vhi=1.45
  1634. +    s3name="R"    s3vlo=1.35    s3vhi=2.0
  1635. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  1636. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  1637. +    s6name="F"    s6vlo=1.35    s6vhi=2.0
  1638. +    s7name="F"    s7vlo=0.8    s7vhi=1.45
  1639. +    )
  1640. .model DO74ALS00_NX doutput (
  1641. +    s0name="0"    s0vlo=-1.5    s0vhi=1.40
  1642. +    s2name="1"    s2vlo=1.4    s2vhi=7.0
  1643. +    )
  1644. .model DO74ALS00_ST doutput (
  1645. +    s0name="0"    s0vlo=-1.5    s0vhi=1.7
  1646. +    s1name="1"    s1vlo=0.9    s1vhi=7.0
  1647. +    )
  1648.  
  1649. *-------------------------------------------------
  1650. * 74ALS1000 Digital Input/Output Models
  1651.  
  1652. .model DIN74ALS1000 dinput (
  1653. +    s0name="0"    s0tsw=1.0ns    s0rlo=7.59    s0rhi=414 ; 7.45ohm, 0.09v
  1654. +    s1name="1"    s1tsw=1.0ns    s1rlo=139    s1rhi=59.5 ; 41.7ohm, 3.50v
  1655. +    s2name="X"    s2tsw=1.0ns    s2rlo=24.5    s2rhi=62.9 ; 17.6ohm, 1.40v
  1656. +    s3name="R"    s3tsw=1.0ns    s3rlo=24.5    s3rhi=62.9 ; 17.6ohm, 1.40v
  1657. +    s4name="F"    s4tsw=1.0ns    s4rlo=24.5    s4rhi=62.9 ; 17.6ohm, 1.40v
  1658. +    s5name="Z"    s5tsw=1.0ns    s5rlo=200K    s5rhi=200K
  1659. +    )
  1660. .model DIN74ALS1000_OC dinput (
  1661. +    s0name="0"    s0tsw=1.0ns    s0rlo=7.59    s0rhi=414 ; 7.45ohm, 0.09v
  1662. +    s1name="1"    s1tsw=1.0ns    s1rlo=200K    s1rhi=200K
  1663. +    s2name="X"    s2tsw=1.0ns    s2rlo=24.5    s2rhi=62.9 ; 17.6ohm, 1.40v
  1664. +    s3name="R"    s3tsw=1.0ns    s3rlo=24.5    s3rhi=62.9 ; 17.6ohm, 1.40v
  1665. +    s4name="F"    s4tsw=1.0ns    s4rlo=24.5    s4rhi=62.9 ; 17.6ohm, 1.40v
  1666. +    s5name="Z"    s5tsw=1.0ns    s5rlo=200K    s5rhi=200K
  1667. +    )
  1668.  
  1669.  
  1670. ******************************************************************************
  1671. * 74/54AS Family
  1672. ******************************************************************************
  1673.  
  1674. *-------------------------------------------------
  1675. * 74AS00 I/O Models
  1676.  
  1677. .model IO_AS00 uio (
  1678. +    drvh=19.9    drvl=19.8
  1679. +    AtoD1="AtoD_AS00"    AtoD2="AtoD_AS00_NX"
  1680. +    AtoD3="AtoD_AS00_E"    AtoD4="AtoD_AS00_NXE"
  1681. +    DtoA1="DtoA_AS00"    DtoA2="DtoA_AS00"
  1682. +    DtoA3="DtoA_AS00"    DtoA4="DtoA_AS00"
  1683. +       tswhl1=253ps            tswlh1=357ps
  1684. +       tswhl2=229ps            tswlh2=382ps
  1685. +       tswhl3=298ps            tswlh3=400ps
  1686. +       tswhl4=276ps            tswlh4=426ps
  1687. +    )
  1688. .model IO_AS00_OC uio (
  1689. +    drvh=1MEG    drvl=19.8
  1690. +    AtoD1="AtoD_AS00"    AtoD2="AtoD_AS00_NX"
  1691. +    AtoD3="AtoD_AS00_E"    AtoD4="AtoD_AS00_NXE"
  1692. +    DtoA1="DtoA_AS00_OC"    DtoA2="DtoA_AS00_OC"
  1693. +    DtoA3="DtoA_AS00_OC"    DtoA4="DtoA_AS00_OC"
  1694. +       tswhl1=253ps            tswlh1=357ps
  1695. +       tswhl2=229ps            tswlh2=382ps
  1696. +       tswhl3=298ps            tswlh3=400ps
  1697. +       tswhl4=276ps            tswlh4=426ps
  1698. +    )
  1699. .model IO_AS00_ST uio (
  1700. +    drvh=19.9    drvl=19.8
  1701. +    AtoD1="AtoD_AS00_ST"    AtoD2="AtoD_AS00_ST"
  1702. +    AtoD3="AtoD_AS00_ST_E"    AtoD4="AtoD_AS00_ST_E"
  1703. +    DtoA1="DtoA_AS00"    DtoA2="DtoA_AS00"
  1704. +    DtoA3="DtoA_AS00"    DtoA4="DtoA_AS00"
  1705. +       tswhl1=253ps            tswlh1=357ps
  1706. +       tswhl2=229ps            tswlh2=382ps
  1707. +       tswhl3=298ps            tswlh3=400ps
  1708. +       tswhl4=276ps            tswlh4=426ps
  1709. +    )
  1710. .model IO_AS00_OC_ST uio (
  1711. +    drvh=1MEG    drvl=19.8
  1712. +    AtoD1="AtoD_AS00_ST"    AtoD2="AtoD_AS00_ST"
  1713. +    AtoD3="AtoD_AS00_ST_E"    AtoD4="AtoD_AS00_ST_E"
  1714. +    DtoA1="DtoA_AS00_OC"    DtoA2="DtoA_AS00_OC"
  1715. +    DtoA3="DtoA_AS00_OC"    DtoA4="DtoA_AS00_OC"
  1716. +       tswhl1=253ps            tswlh1=357ps
  1717. +       tswhl2=229ps            tswlh2=382ps
  1718. +       tswhl3=298ps            tswlh3=400ps
  1719. +       tswhl4=276ps            tswlh4=426ps
  1720. +    )
  1721.  
  1722. *-------------------------------------------------
  1723. * 74AS1000 I/O Models
  1724.  
  1725. .model IO_AS000 uio (
  1726. +    drvh=13.7    drvl=18.0
  1727. +    AtoD1="AtoD_AS00"    AtoD2="AtoD_AS00_NX"
  1728. +    AtoD3="AtoD_AS00_E"    AtoD4="AtoD_AS00_NXE"
  1729. +    DtoA1="DtoA_AS000"    DtoA2="DtoA_AS000"
  1730. +    DtoA3="DtoA_AS000"    DtoA4="DtoA_AS000"
  1731. +       tswhl1=256ps            tswlh1=355ps
  1732. +       tswhl2=226ps            tswlh2=379ps
  1733. +       tswhl3=269ps            tswlh3=372ps
  1734. +       tswhl4=246ps            tswlh4=397ps
  1735. +    )
  1736. .model IO_AS000_OC uio (
  1737. +    drvh=1MEG    drvl=18.0
  1738. +    AtoD1="AtoD_AS00"    AtoD2="AtoD_AS00_NX"
  1739. +    AtoD3="AtoD_AS00_E"    AtoD4="AtoD_AS00_NXE"
  1740. +    DtoA1="DtoA_AS000_OC"    DtoA2="DtoA_AS000_OC"
  1741. +    DtoA3="DtoA_AS000_OC"    DtoA4="DtoA_AS000_OC"
  1742. +       tswhl1=256ps            tswlh1=355ps
  1743. +       tswhl2=226ps            tswlh2=379ps
  1744. +       tswhl3=269ps            tswlh3=372ps
  1745. +       tswhl4=246ps            tswlh4=397ps
  1746. +    )
  1747. .model IO_AS000_ST uio (
  1748. +    drvh=13.7    drvl=18.0
  1749. +    AtoD1="AtoD_AS00_ST"    AtoD2="AtoD_AS00_ST"
  1750. +    AtoD3="AtoD_AS00_ST_E"    AtoD4="AtoD_AS00_ST_E"
  1751. +    DtoA1="DtoA_AS000"    DtoA2="DtoA_AS000"
  1752. +    DtoA3="DtoA_AS000"    DtoA4="DtoA_AS000"
  1753. +       tswhl1=256ps            tswlh1=355ps
  1754. +       tswhl2=226ps            tswlh2=379ps
  1755. +       tswhl3=269ps            tswlh3=372ps
  1756. +       tswhl4=246ps            tswlh4=397ps
  1757. +    )
  1758. .model IO_AS000_OC_ST uio (
  1759. +    drvh=1MEG    drvl=18.0
  1760. +    AtoD1="AtoD_AS00_ST"    AtoD2="AtoD_AS00_ST"
  1761. +    AtoD3="AtoD_AS00_ST_E"    AtoD4="AtoD_AS00_ST_E"
  1762. +    DtoA1="DtoA_AS000_OC"    DtoA2="DtoA_AS000_OC"
  1763. +    DtoA3="DtoA_AS000_OC"    DtoA4="DtoA_AS000_OC"
  1764. +       tswhl1=256ps            tswlh1=355ps
  1765. +       tswhl2=226ps            tswlh2=379ps
  1766. +       tswhl3=269ps            tswlh3=372ps
  1767. +       tswhl4=246ps            tswlh4=397ps
  1768. +    )
  1769.  
  1770. *-------------------------------------------------
  1771. * 74AS00 Standard AtoD Subcircuits
  1772.  
  1773. * Simple Models:
  1774.  
  1775. .subckt AtoD_AS00  A D  DPWR DGND
  1776. +    params: CAPACITANCE=0
  1777. *
  1778. O0  A DGND DO74AS00 DGTLNET=D IO_AS00
  1779. C1  A DGND {CAPACITANCE+0.1pF}
  1780. .ends
  1781.  
  1782. .subckt AtoD_AS00_NX  A D  DPWR DGND
  1783. +    params: CAPACITANCE=0
  1784. *
  1785. O0  A DGND DO74AS00_NX DGTLNET=D IO_AS00
  1786. C1  A DGND {CAPACITANCE+0.1pF}
  1787. .ends
  1788.  
  1789. * Elaborate Models: 
  1790. * from ALS/AS Logic Data Book, 1986; Texas Instruments 
  1791. *   pg 4-18 figure 17
  1792. *   pg 4-14 equation 2
  1793. *
  1794. .subckt AtoD_AS00_E  A D  DPWR DGND
  1795. +    params: CAPACITANCE=0
  1796. *
  1797. O0  A DGND DO74AS00 DGTLNET=D IO_AS00
  1798. C1  A DGND {CAPACITANCE+0.1pF}
  1799. D0    DGND    a    D74SCLMP
  1800. D1    1    2    D74
  1801. D2      2       DGND    D74
  1802. D3      3       1       D74
  1803. D4      3       A       D74
  1804. D5      1       a    D74S
  1805. R1    DPWR    3    84k    ; 10K * (Hfe of Q1A + 1)
  1806. .ends
  1807.  
  1808. .subckt AtoD_AS00_NXE  A D  DPWR DGND
  1809. +    params: CAPACITANCE=0
  1810. *
  1811. O0  A DGND DO74AS00_NX DGTLNET=D IO_AS00
  1812. C1  A DGND {CAPACITANCE+0.1pF}
  1813. D0    DGND    a    D74SCLMP
  1814. D1    1    2    D74
  1815. D2      2       DGND    D74
  1816. D3      3       1       D74
  1817. D4      3       A       D74
  1818. D5      1       a    D74S
  1819. R1    DPWR    3    84k    ; 10K * (Hfe of Q1A + 1)
  1820. .ends
  1821.  
  1822. *-------------------------------------------------
  1823. * 74AS00 Schmidt trigger AtoD Subcircuits
  1824.  
  1825. * Simple Model:
  1826.  
  1827. .subckt AtoD_AS00_ST  A D  DPWR DGND
  1828. +    params: CAPACITANCE=0
  1829. *
  1830. O0  A DGND DO74AS00_ST DGTLNET=D IO_STD
  1831. C1  A DGND {CAPACITANCE+0.1pF}
  1832. .ends
  1833.  
  1834.  
  1835. * Elaborate Model:
  1836.  
  1837. .subckt AtoD_AS00_ST_E  A D  DPWR DGND
  1838. +    params: CAPACITANCE=0
  1839. *
  1840. O0  A DGND DO74AS00 DGTLNET=D IO_AS00
  1841. C1  A DGND {CAPACITANCE+0.1pF}
  1842. D0    DGND    a    D74SCLMP
  1843. D1    1    2    D74
  1844. D2      2       DGND    D74
  1845. D3      3       1       D74
  1846. D4      3       A       D74
  1847. D5      1       a    D74S
  1848. R1    DPWR    3    84k    ; 10K * (Hfe of Q1A + 1)
  1849. .ends
  1850.  
  1851. *-------------------------------------------------
  1852. * 74AS00 Standard DtoA Subcircuit
  1853.  
  1854. .subckt DtoA_AS00  D A  DPWR DGND
  1855. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1856. *
  1857. N1  A DGND DPWR DIN74AS00 DGTLNET=D IO_AS00
  1858. C1  A DGND {CAPACITANCE+0.1pF}
  1859. .ends
  1860.  
  1861. *-------------------------------------------------
  1862. * 74AS00 Open Collector DtoA Subcircuit
  1863.  
  1864. .subckt DtoA_AS00_OC  D A  DPWR DGND
  1865. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1866. *
  1867. N1  A DGND DPWR DIN74AS00_OC DGTLNET=D IO_AS00_OC
  1868. C1  A DGND {CAPACITANCE+0.1pF}
  1869. .ends
  1870.  
  1871. *-------------------------------------------------
  1872. * 74AS1000 Standard DtoA Subcircuit
  1873.  
  1874. .subckt DtoA_AS000  D A  DPWR DGND
  1875. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1876. *
  1877. N1  A DGND DPWR DIN74AS1000 DGTLNET=D IO_AS000
  1878. C1  A DGND {CAPACITANCE+0.1pF}
  1879. .ends
  1880.  
  1881. *-------------------------------------------------
  1882. * 74AS1000 Open Collector DtoA Subcircuit
  1883.  
  1884. .subckt DtoA_AS000_OC  D A  DPWR DGND
  1885. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  1886. *
  1887. N1  A DGND DPWR DIN74AS1000_OC DGTLNET=D IO_AS000_OC
  1888. C1  A DGND {CAPACITANCE+0.1pF}
  1889. .ends
  1890.  
  1891. *-------------------------------------------------
  1892. * 74AS00 Digital Input/Output Models
  1893.  
  1894. .model DIN74AS00 dinput (
  1895. +    s0name="0"    s0tsw=0.6ns    s0rlo=8.28    s0rhi=337 ; 8.08ohm, 0.12v
  1896. +    s1name="1"    s1tsw=0.6ns    s1rlo=85.0    s1rhi=36.4 ; 25.5ohm, 3.50v
  1897. +    s2name="X"    s2tsw=0.6ns    s2rlo=20.5    s2rhi=47.8 ; 14.4ohm, 1.50v
  1898. +    s3name="R"    s3tsw=0.6ns    s3rlo=20.5    s3rhi=47.8 ; 14.4ohm, 1.50v
  1899. +    s4name="F"    s4tsw=0.6ns    s4rlo=20.5    s4rhi=47.8 ; 14.4ohm, 1.50v
  1900. +    s5name="Z"    s5tsw=0.6ns    s5rlo=200K    s5rhi=200K
  1901. +    )
  1902. .model DIN74AS00_OC dinput (
  1903. +    s0name="0"    s0tsw=0.6ns    s0rlo=8.28    s0rhi=337 ; 8.08ohm, 0.12v
  1904. +    s1name="1"    s1tsw=0.6ns    s1rlo=200K    s1rhi=200K
  1905. +    s2name="X"    s2tsw=0.6ns    s2rlo=20.5    s2rhi=47.8 ; 14.4ohm, 1.50v
  1906. +    s3name="R"    s3tsw=0.6ns    s3rlo=20.5    s3rhi=47.8 ; 14.4ohm, 1.50v
  1907. +    s4name="F"    s4tsw=0.6ns    s4rlo=20.5    s4rhi=47.8 ; 14.4ohm, 1.50v
  1908. +    s5name="Z"    s5tsw=0.6ns    s5rlo=200K    s5rhi=200K
  1909. +    )
  1910. .model DO74AS00 doutput (
  1911. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  1912. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  1913. +    s2name="R"    s2vlo=0.8    s2vhi=1.55
  1914. +    s3name="R"    s3vlo=1.45      s3vhi=2.0
  1915. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  1916. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  1917. +    s6name="F"    s6vlo=1.45    s6vhi=2.0
  1918. +    s7name="F"    s7vlo=0.8    s7vhi=1.55
  1919. +    )
  1920. .model DO74AS00_NX doutput (
  1921. +    s0name="0"    s0vlo=-1.5    s0vhi=1.5
  1922. +    s2name="1"    s2vlo=1.5    s2vhi=7.0
  1923. +    )
  1924. .model DO74AS00_ST doutput (
  1925. +    s0name="0"    s0vlo=-1.5    s0vhi=1.7
  1926. +    s1name="1"    s1vlo=0.9    s1vhi=7.0
  1927. +    )
  1928.  
  1929. *-------------------------------------------------
  1930. * 74AS1000 Digital Input/Output Models
  1931.  
  1932. .model DIN74AS1000 dinput (
  1933. +    s0name="0"    s0tsw=0.6ns    s0rlo=3.89    s0rhi=158 ; 3.80ohm, 0.12v
  1934. +    s1name="1"    s1tsw=0.6ns    s1rlo=30.9    s1rhi=13.2 ; 9.26ohm, 3.50v
  1935. +    s2name="X"    s2tsw=0.6ns    s2rlo=8.47    s2rhi=19.8 ; 5.93ohm, 1.50v
  1936. +    s3name="R"    s3tsw=0.6ns    s3rlo=8.47    s3rhi=19.8 ; 5.93ohm, 1.50v
  1937. +    s4name="F"    s4tsw=0.6ns    s4rlo=8.47    s4rhi=19.8 ; 5.93ohm, 1.50v
  1938. +    s5name="Z"    s5tsw=0.6ns    s5rlo=200K    s5rhi=200K
  1939. +    )
  1940. .model DIN74AS1000_OC dinput (
  1941. +    s0name="0"    s0tsw=0.6ns    s0rlo=3.89    s0rhi=158 ; 3.80ohm, 0.12v
  1942. +    s1name="1"    s1tsw=0.6ns    s1rlo=200K    s1rhi=200K
  1943. +    s2name="X"    s2tsw=0.6ns    s2rlo=8.47    s2rhi=19.8 ; 5.93ohm, 1.50v
  1944. +    s3name="R"    s3tsw=0.6ns    s3rlo=8.47    s3rhi=19.8 ; 5.93ohm, 1.50v
  1945. +    s4name="F"    s4tsw=0.6ns    s4rlo=8.47    s4rhi=19.8 ; 5.93ohm, 1.50v
  1946. +    s5name="Z"    s5tsw=0.6ns    s5rlo=200K    s5rhi=200K
  1947. +    )
  1948.  
  1949.  
  1950. ******************************************************************************
  1951. * 74/54F Family
  1952. ******************************************************************************
  1953.  
  1954. *-------------------------------------------------
  1955. * 74F I/O Models
  1956.  
  1957. .model IO_F uio (
  1958. +    drvh=50    drvl=50
  1959. +    AtoD1="AtoD_F"    AtoD2="AtoD_F_NX"
  1960. +    AtoD3="AtoD_F_E"    AtoD4="AtoD_F_NXE"
  1961. +    DtoA1="DtoA_F"    DtoA2="DtoA_F"
  1962. +    DtoA3="DtoA_F"    DtoA4="DtoA_F"
  1963. +       tswhl1=1.172ns          tswlh1=1.844ns
  1964. +       tswhl2=1.000ns          tswlh2=2.017ns
  1965. +       tswhl3=1.243ns          tswlh3=1.908ns
  1966. +       tswhl4=1.076ns          tswlh4=2.087ns
  1967. +    )
  1968. .model IO_F_OC uio (
  1969. +    drvh=1MEG    drvl=50
  1970. +    AtoD1="AtoD_F"    AtoD2="AtoD_F_NX"
  1971. +    AtoD3="AtoD_F_E"    AtoD4="AtoD_F_NXE"
  1972. +    DtoA1="DtoA_F_OC"    DtoA2="DtoA_F_OC"
  1973. +    DtoA3="DtoA_F_OC"    DtoA4="DtoA_F_OC"
  1974. +       tswhl1=2.260ns          tswlh1=0.775ns
  1975. +       tswhl2=2.170ns          tswlh2=0.820ns
  1976. +       tswhl3=2.387ns          tswlh3=0.910ns
  1977. +       tswhl4=2.315ns          tswlh4=1.023ns
  1978. +    )
  1979. .model IO_F_ST uio (
  1980. +    drvh=50    drvl=50
  1981. +    AtoD1="AtoD_F_ST"    AtoD2="AtoD_F_ST"
  1982. +    AtoD3="AtoD_F_ST_E"    AtoD4="AtoD_F_ST_E"
  1983. +    DtoA1="DtoA_F"    DtoA2="DtoA_F"
  1984. +    DtoA3="DtoA_F"    DtoA4="DtoA_F"
  1985. +       tswhl1=1.172ns          tswlh1=1.844ns
  1986. +       tswhl2=1.000ns          tswlh2=2.017ns
  1987. +       tswhl3=1.243ns          tswlh3=1.908ns
  1988. +       tswhl4=1.076ns          tswlh4=2.087ns
  1989. +    )
  1990.  
  1991. *-------------------------------------------------
  1992. * 74F00 Standard AtoD Subcircuits
  1993.  
  1994. * Simple Models:
  1995.  
  1996. .subckt AtoD_F  A D  DPWR DGND
  1997. +    params: CAPACITANCE=0
  1998. *
  1999. O0  A DGND DO74F DGTLNET=D IO_F
  2000. C1  A DGND {CAPACITANCE+0.1pF}
  2001. .ends
  2002.  
  2003. .subckt AtoD_F_NX  A D  DPWR DGND
  2004. +    params: CAPACITANCE=0
  2005. *
  2006. O0  A DGND DO74F_NX DGTLNET=D IO_F
  2007. C1  A DGND {CAPACITANCE+0.1pF}
  2008. .ends
  2009.  
  2010. * Elaborate Models:
  2011.  
  2012. .subckt AtoD_F_E  A D  DPWR DGND
  2013. +    params: CAPACITANCE=0
  2014. *
  2015. O0  A DGND DO74F DGTLNET=D IO_F
  2016. C1  A DGND {CAPACITANCE+0.1pF}
  2017. D0    DGND    a    D74SCLMP
  2018. D1      3       A       D74
  2019. D2      3       1       D74
  2020. D3    1    2    D74
  2021. D4      2       DGND    D74
  2022. R1    DPWR    3    10k
  2023. .ends
  2024.  
  2025. .subckt AtoD_F_NXE  A D  DPWR DGND
  2026. +    params: CAPACITANCE=0
  2027. *
  2028. O0  A DGND DO74F_NX DGTLNET=D IO_F
  2029. C1  A DGND {CAPACITANCE+0.1pF}
  2030. D0    DGND    a    D74SCLMP
  2031. D1      3       A       D74
  2032. D2      3       1       D74
  2033. D3    1    2    D74
  2034. D4      2       DGND    D74
  2035. R1    DPWR    3    10k
  2036. .ends
  2037.  
  2038. *-------------------------------------------------
  2039. * 74F Schmidt trigger/buffer ('F244) Subcircuits
  2040.  
  2041. * Simple Model:
  2042.  
  2043. .subckt AtoD_F_ST  A D  DPWR DGND
  2044. +    params: CAPACITANCE=0
  2045. *
  2046. O0  A DGND DO74F_ST DGTLNET=D IO_F
  2047. C1  A DGND {CAPACITANCE+0.1pF}
  2048. .ends
  2049.  
  2050. * Elaborate Model:
  2051.  
  2052. .subckt AtoD_F_ST_E  A D  DPWR DGND
  2053. +    params: CAPACITANCE=0
  2054. *
  2055. O0  A DGND DO74F_ST DGTLNET=D IO_F
  2056. C1  A DGND {CAPACITANCE+0.1pF}
  2057. D0    DGND    a    D74SCLMP
  2058. D1      3       A       D74
  2059. D2      3       1       D74
  2060. D3    1    2    D74
  2061. D4      2       DGND    D74
  2062. R1    DPWR    3    4k
  2063. .ends
  2064.  
  2065. *-------------------------------------------------
  2066. * 74F Standard DtoA Subcircuit
  2067.  
  2068. .subckt DtoA_F  D A  DPWR DGND
  2069. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2070. *
  2071. N1  A DGND DPWR DIN74F DGTLNET=D IO_F
  2072. C1  A DGND {CAPACITANCE+0.1pF}
  2073. .ends
  2074.  
  2075. *-------------------------------------------------
  2076. * 74F Open Collector DtoA Subcircuit
  2077.  
  2078. .subckt DtoA_F_OC  D A  DPWR DGND
  2079. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2080. *
  2081. N1  A DGND DPWR DIN74F_OC DGTLNET=D IO_F_OC
  2082. C1  A DGND {CAPACITANCE+0.1pF}
  2083. .ends
  2084.  
  2085. *-------------------------------------------------
  2086. * 74F Digital Input/Output Models
  2087.  
  2088. .model DIN74F dinput (
  2089. +    s0name="0"    s0tsw=3ns    s0rlo=7.64    s0rhi=417 ; 7.5ohm,  0.09v
  2090. +    s1name="1"    s1tsw=3ns    s1rlo=167    s1rhi=71.4 ; 50ohm,   3.5v
  2091. +    s2name="X"    s2tsw=3ns    s2rlo=28.5    s2rhi=60.6 ; 19.4ohm, 1.60v
  2092. +    s3name="R"    s3tsw=3ns    s3rlo=28.5    s3rhi=60.6 ; 19.4ohm, 1.60v
  2093. +    s4name="F"    s4tsw=3ns    s4rlo=28.5    s4rhi=60.6 ; 19.4ohm, 1.60v
  2094. +    s5name="Z"    s5tsw=3ns    s5rlo=200K    s5rhi=200K
  2095. +    )
  2096. .model DIN74F_OC dinput (
  2097. +    s0name="0"    s0tsw=3ns    s0rlo=7.64    s0rhi=417 ; 7.5ohm,  0.09v
  2098. +    s1name="1"    s1tsw=3ns    s1rlo=200K    s1rhi=200K
  2099. +    s2name="X"    s2tsw=3ns    s2rlo=28.5    s2rhi=60.6 ; 19.4ohm, 1.60v
  2100. +    s3name="R"    s3tsw=3ns    s3rlo=28.5    s3rhi=60.6 ; 19.4ohm, 1.60v
  2101. +    s4name="F"    s4tsw=3ns    s4rlo=28.5    s4rhi=60.6 ; 19.4ohm, 1.60v
  2102. +    s5name="Z"    s5tsw=3ns    s5rlo=200K    s5rhi=200K
  2103. +    )
  2104. .model DO74F doutput (
  2105. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  2106. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  2107. +    s2name="R"    s2vlo=0.8    s2vhi=1.65
  2108. +    s3name="R"    s3vlo=1.55    s3vhi=2.0
  2109. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  2110. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  2111. +    s6name="F"    s6vlo=1.55    s6vhi=2.0
  2112. +    s7name="F"    s7vlo=0.8    s7vhi=1.65
  2113. +    )
  2114. .model DO74F_NX doutput (
  2115. +    s0name="0"    s0vlo=-1.5    s0vhi=1.6
  2116. +    s2name="1"    s2vlo=1.6    s2vhi=7.0
  2117. +    )
  2118. .model DO74F_ST doutput (
  2119. +    s0name="0"    s0vlo=-1.5    s0vhi=1.8
  2120. +    s1name="1"    s1vlo=1.4    s1vhi=7.0
  2121. +    )
  2122.  
  2123.  
  2124. ******************************************************************************
  2125. * 74/54H Family
  2126. ******************************************************************************
  2127.  
  2128. *-------------------------------------------------
  2129. * 74H I/O Models
  2130.  
  2131. .model IO_H uio (
  2132. +    drvh=45.0    drvl=57.6
  2133. +    AtoD1="AtoD_H"    AtoD2="AtoD_H_NX"
  2134. +    AtoD3="AtoD_H_E"    AtoD4="AtoD_H_NXE"
  2135. +    DtoA1="DtoA_H"    DtoA2="DtoA_H"
  2136. +    DtoA3="DtoA_H"    DtoA4="DtoA_H"
  2137. +       tswhl1=1.179ns          tswlh1=1.852ns
  2138. +       tswhl2=1.156ns          tswlh2=1.875ns
  2139. +       tswhl3=1.325ns          tswlh3=1.988ns
  2140. +       tswhl4=1.302ns          tswlh4=2.014ns
  2141. +    )
  2142. .model IO_H_OC uio (
  2143. +    drvh=1MEG    drvl=57.6
  2144. +    AtoD1="AtoD_H"    AtoD2="AtoD_H_NX"
  2145. +    AtoD3="AtoD_H_E"    AtoD4="AtoD_H_NXE"
  2146. +    DtoA1="DtoA_H_OC"    DtoA2="DtoA_H_OC"
  2147. +    DtoA3="DtoA_H_OC"    DtoA4="DtoA_H_OC"
  2148. +       tswhl1=2.246ns          tswlh1=0.789ns
  2149. +       tswhl2=2.230ns          tswlh2=0.804ns
  2150. +       tswhl3=2.376ns          tswlh3=0.948ns
  2151. +       tswhl4=2.364ns          tswlh4=0.958ns
  2152. +    )
  2153. .model IO_H_ST uio (
  2154. +    drvh=45.0    drvl=57.6
  2155. +    AtoD1="AtoD_H_ST"    AtoD2="AtoD_H_ST"
  2156. +    AtoD3="AtoD_H_ST_E"    AtoD4="AtoD_H_ST_E"
  2157. +    DtoA1="DtoA_H"    DtoA2="DtoA_H"
  2158. +    DtoA3="DtoA_H"    DtoA4="DtoA_H"
  2159. +       tswhl1=1.179ns          tswlh1=1.852ns
  2160. +       tswhl2=1.156ns          tswlh2=1.875ns
  2161. +       tswhl3=1.325ns          tswlh3=1.988ns
  2162. +       tswhl4=1.302ns          tswlh4=2.014ns
  2163. +    )
  2164.  
  2165. *-------------------------------------------------
  2166. * 74H00 Standard AtoD Subcircuits
  2167.  
  2168. * Simple Models:
  2169.  
  2170. .subckt AtoD_H  A D  DPWR DGND
  2171. +    params: CAPACITANCE=0
  2172. *
  2173. O0  A DGND DO74H DGTLNET=D IO_H
  2174. C1  A DGND {CAPACITANCE+0.1pF}
  2175. .ends
  2176.  
  2177. .subckt AtoD_H_NX  A D  DPWR DGND
  2178. +    params: CAPACITANCE=0
  2179. *
  2180. O0  A DGND DO74H_NX DGTLNET=D IO_H
  2181. C1  A DGND {CAPACITANCE+0.1pF}
  2182. .ends
  2183.  
  2184. * Elaborate Models:
  2185.  
  2186. .subckt AtoD_H_E  A D  DPWR DGND
  2187. +    params: CAPACITANCE=0
  2188. *
  2189. O0  A DGND DO74H DGTLNET=D IO_H
  2190. C1  A DGND {CAPACITANCE+0.1pF}
  2191. D0    DGND    a    D74CLMP
  2192. D1    1    2    D74
  2193. D2      2       DGND    D74
  2194. R1    DPWR    3    2.8k
  2195. Q1      1       3       A       0    Q74
  2196. .ends
  2197.  
  2198. .subckt AtoD_H_NXE  A D  DPWR DGND
  2199. +    params: CAPACITANCE=0
  2200. *
  2201. O0  A DGND DO74H_NX DGTLNET=D IO_H
  2202. C1  A DGND {CAPACITANCE+0.1pF}
  2203. D0    DGND    a    D74CLMP
  2204. D1    1    2    D74
  2205. D2      2       DGND    D74
  2206. R1    DPWR    3    2.8k
  2207. Q1      1       3       A       0    Q74
  2208. .ends
  2209.  
  2210. *-------------------------------------------------
  2211. * 74H Schmidt trigger AtoD Subcircuits
  2212.  
  2213. * Simple Model:
  2214.  
  2215. .subckt AtoD_H_ST  A D  DPWR DGND
  2216. +    params: CAPACITANCE=0
  2217. *
  2218. O0  A DGND DO74H_ST DGTLNET=D IO_H
  2219. C1  A DGND {CAPACITANCE+0.1pF}
  2220. .ends
  2221.  
  2222. * Elaborate Model:
  2223.  
  2224. .subckt AtoD_H_ST_E  A D  DPWR DGND
  2225. +    params: CAPACITANCE=0
  2226. *
  2227. O0  A DGND DO74H_ST DGTLNET=D IO_H
  2228. C1  A DGND {CAPACITANCE+0.1pF}
  2229. D0    DGND    a    D74CLMP
  2230. D1    1    2    D74
  2231. D2      2       DGND    D74
  2232. R1    DPWR    3    2.8k
  2233. Q1      1       3       A       0    Q74
  2234. .ends
  2235.  
  2236. *-------------------------------------------------
  2237. * 74H Standard DtoA Subcircuit
  2238.  
  2239. .subckt DtoA_H  D A  DPWR DGND
  2240. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2241. *
  2242. N1  A DGND DPWR DIN74H DGTLNET=D IO_H
  2243. C1  A DGND {CAPACITANCE+0.1pF}
  2244. .ends
  2245.  
  2246. *-------------------------------------------------
  2247. * 74H Open Collector DtoA Subcircuit
  2248.  
  2249. .subckt DtoA_H_OC  D A  DPWR DGND
  2250. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2251. *
  2252. N1  A DGND DPWR DIN74H_OC DGTLNET=D IO_H_OC
  2253. C1  A DGND {CAPACITANCE+0.1pF}
  2254. .ends
  2255.  
  2256. *-------------------------------------------------
  2257. * 74H Digital Input/Output Models
  2258. *
  2259. * The H series uses the same parameters as the 7400 series, because 
  2260. * no published data could be found on output I-V characteristics.
  2261. *
  2262. .model DIN74H dinput (
  2263. +    s0name="0"    s0tsw=3ns    s0rlo=7.13    s0rhi=389 ; 7ohm,    0.09v
  2264. +    s1name="1"    s1tsw=3ns    s1rlo=467    s1rhi=200 ; 140ohm,  3.5v
  2265. +    s2name="X"    s2tsw=3ns    s2rlo=42.9    s2rhi=116 ; 31.3ohm, 1.35v
  2266. +    s3name="R"    s3tsw=3ns    s3rlo=42.9    s3rhi=116 ; 31.3ohm, 1.35v
  2267. +    s4name="F"    s4tsw=3ns    s4rlo=42.9    s4rhi=116 ; 31.3ohm, 1.35v
  2268. +    s5name="Z"    s5tsw=3ns    s5rlo=200K    s5rhi=200K
  2269. +    )
  2270. .model DIN74H_OC dinput (
  2271. +    s0name="0"    s0tsw=3ns    s0rlo=7.13    s0rhi=389 ; 7ohm,    0.09v
  2272. +    s1name="1"    s1tsw=3ns    s1rlo=200K    s1rhi=200K
  2273. +    s2name="X"    s2tsw=3ns    s2rlo=42.9    s2rhi=116 ; 31.3ohm, 1.35v
  2274. +    s3name="R"    s3tsw=3ns    s3rlo=42.9    s3rhi=116 ; 31.3ohm, 1.35v
  2275. +    s4name="F"    s4tsw=3ns    s4rlo=42.9    s4rhi=116 ; 31.3ohm, 1.35v
  2276. +    s5name="Z"    s5tsw=3ns    s5rlo=200K    s5rhi=200K
  2277. +    )
  2278. .model DO74H doutput (
  2279. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  2280. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  2281. +    s2name="R"    s2vlo=0.8    s2vhi=1.4
  2282. +    s3name="R"    s3vlo=1.3    s3vhi=2.0
  2283. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  2284. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  2285. +    s6name="F"    s6vlo=1.3    s6vhi=2.0
  2286. +    s7name="F"    s7vlo=0.8    s7vhi=1.4
  2287. +    )
  2288. .model DO74H_NX doutput (
  2289. +    s0name="0"    s0vlo=-1.5    s0vhi=1.35
  2290. +    s2name="1"    s2vlo=1.35    s2vhi=7.0
  2291. +    )
  2292. .model DO74H_ST doutput (
  2293. +    s0name="0"    s0vlo=-1.5    s0vhi=1.7
  2294. +    s1name="1"    s1vlo=0.9    s1vhi=7.0
  2295. +    )
  2296.  
  2297.  
  2298. ******************************************************************************
  2299. * 74/54HC and HCT Family
  2300. ******************************************************************************
  2301.  
  2302. *-------------------------------------------------
  2303. * 74HC I/O Models
  2304.  
  2305. .model IO_HC uio (
  2306. +    drvh=56                    drvl=52
  2307. +    AtoD1="AtoD_HC"            AtoD2="AtoD_HC_NX"
  2308. +    AtoD3="AtoD_HC_E"    AtoD4="AtoD_HC_NXE"
  2309. +    DtoA1="DtoA_HC"            DtoA2="DtoA_HC"
  2310. +    DtoA3="DtoA_HC"            DtoA4="DtoA_HC"
  2311. +       tswhl1=2.570ns          tswlh1=2.339ns
  2312. +       tswhl2=2.494ns          tswlh2=2.468ns
  2313. +       tswhl3=3.494ns          tswlh3=3.247ns
  2314. +       tswhl4=3.412ns          tswlh4=3.391ns
  2315. +    )
  2316. .model IO_HC_OC uio (
  2317. +    drvh=1MEG            drvl=52
  2318. +    AtoD1="AtoD_HC"            AtoD2="AtoD_HC_NX"
  2319. +    AtoD3="AtoD_HC_E"    AtoD4="AtoD_HC_NXE"
  2320. +    DtoA1="DtoA_HC_OC"    DtoA2="DtoA_HC_OC"
  2321. +    DtoA3="DtoA_HC_OC"    DtoA4="DtoA_HC_OC"
  2322. +       tswhl1=3.372ns          tswlh1=0.686ns
  2323. +       tswhl2=3.177ns          tswlh2=0.890ns
  2324. +       tswhl3=3.623ns          tswlh3=0.981ns
  2325. +       tswhl4=3.476ns          tswlh4=1.225ns
  2326. +    )
  2327. .model IO_HC_ST uio (
  2328. +    drvh=56    drvl=52
  2329. +    AtoD1="AtoD_HC_ST"    AtoD2="AtoD_HC_ST"
  2330. +    AtoD3="AtoD_HC_ST_E"    AtoD4="AtoD_HC_ST_E"
  2331. +    DtoA1="DtoA_HC"            DtoA2="DtoA_HC"
  2332. +    DtoA3="DtoA_HC"            DtoA4="DtoA_HC"
  2333. +       tswhl1=2.570ns          tswlh1=2.339ns
  2334. +       tswhl2=2.494ns          tswlh2=2.468ns
  2335. +       tswhl3=3.494ns          tswlh3=3.247ns
  2336. +       tswhl4=3.412ns          tswlh4=3.391ns
  2337. +    )
  2338. *-------------------------------------------------
  2339. * 74HCT I/O Models
  2340. *  Note: The output stage is the same as the HC series, so the 
  2341. *        HC DtoA is used.
  2342.  
  2343. .model IO_HCT uio (
  2344. +    drvh=56    drvl=52
  2345. +    AtoD1="AtoD_HCT"    AtoD2="AtoD_HCT_NX"
  2346. +    AtoD3="AtoD_HCT_E"    AtoD4="AtoD_HCT_NXE"
  2347. +    DtoA1="DtoA_HC"            DtoA2="DtoA_HC"
  2348. +    DtoA3="DtoA_HC"            DtoA4="DtoA_HC"
  2349. +       tswhl1=2.706ns          tswlh1=2.197ns
  2350. +       tswhl2=2.677ns          tswlh2=2.254ns
  2351. +       tswhl3=3.639ns          tswlh3=3.094ns
  2352. +       tswhl4=3.606ns          tswlh4=3.161ns
  2353. +    )
  2354. .model IO_HCT_OC uio (
  2355. +    drvh=1MEG    drvl=52
  2356. +    AtoD1="AtoD_HCT"    AtoD2="AtoD_HCT_NX"
  2357. +    AtoD3="AtoD_HCT_E"    AtoD4="AtoD_HCT_NXE"
  2358. +    DtoA1="DtoA_HC_OC"    DtoA2="DtoA_HC_OC"
  2359. +    DtoA3="DtoA_HC_OC"    DtoA4="DtoA_HC_OC"
  2360. +       tswhl1=3.625ns          tswlh1=0.415ns
  2361. +       tswhl2=3.537ns          tswlh2=0.506ns
  2362. +       tswhl3=3.838ns          tswlh3=0.600ns
  2363. +       tswhl4=3.760ns          tswlh4=0.712ns
  2364. +    )
  2365. .model IO_HCT_ST uio (
  2366. +    drvh=56    drvl=52
  2367. +    AtoD1="AtoD_HCT_ST"    AtoD2="AtoD_HCT_ST"
  2368. +    AtoD3="AtoD_HCT_ST_E"    AtoD4="AtoD_HCT_ST_E"
  2369. +    DtoA1="DtoA_HC"            DtoA2="DtoA_HC"
  2370. +    DtoA3="DtoA_HC"    DtoA4="DtoA_HC"
  2371. +       tswhl1=2.706ns          tswlh1=2.197ns
  2372. +       tswhl2=2.677ns          tswlh2=2.254ns
  2373. +       tswhl3=3.639ns          tswlh3=3.094ns
  2374. +       tswhl4=3.606ns          tswlh4=3.161ns
  2375. +    )
  2376.  
  2377. *-------------------------------------------------
  2378. * 74HC00 Standard AtoD Subcircuits
  2379.  
  2380. * Simple Models:
  2381.  
  2382. .subckt AtoD_HC  A D  DPWR DGND
  2383. +    params: CAPACITANCE=0
  2384. *
  2385. O0  A DGND DO74HC DGTLNET=D IO_HC
  2386. C1  A DGND {CAPACITANCE+0.1pF}
  2387. .ends
  2388.  
  2389. .subckt AtoD_HC_NX  A D  DPWR DGND
  2390. +    params: CAPACITANCE=0
  2391. *
  2392. O0  A DGND DO74HC_NX DGTLNET=D IO_HC
  2393. C1  A DGND {CAPACITANCE+0.1pF}
  2394. .ends
  2395.  
  2396. * Elaborate Models:
  2397. *
  2398. .subckt AtoD_HC_E  A D  DPWR DGND
  2399. +    params: CAPACITANCE=0
  2400. *
  2401. O0  A DGND DO74HC DGTLNET=D IO_HC
  2402. C1  A DGND {CAPACITANCE+0.1pF}
  2403. D1  DGND A    D74CLMP 
  2404. D2  A    DPWR D74CLMP
  2405. .ends
  2406.  
  2407. .subckt AtoD_HC_NXE  A D  DPWR DGND
  2408. +    params: CAPACITANCE=0
  2409. *
  2410. O0  A DGND DO74HC_NX DGTLNET=D IO_HC
  2411. C1  A DGND {CAPACITANCE+0.1pF}
  2412. D1  DGND A    D74CLMP 
  2413. D2  A    DPWR D74CLMP
  2414. .ends
  2415.  
  2416. *-------------------------------------------------
  2417. * 74HC Schmidt trigger AtoD Subcircuits
  2418.  
  2419. * Simple Model:
  2420.  
  2421. .subckt AtoD_HC_ST  A D  DPWR DGND
  2422. +    params: CAPACITANCE=0
  2423. *
  2424. O0  A DGND DO74HC_ST DGTLNET=D IO_HC
  2425. C1  A DGND {CAPACITANCE+0.1pF}
  2426. .ends
  2427.  
  2428. * Elaborate Model:
  2429.  
  2430. .subckt AtoD_HC_ST_E  A D  DPWR DGND
  2431. +    params: CAPACITANCE=0
  2432. *
  2433. O0  A DGND DO74HC_ST DGTLNET=D IO_HC
  2434. C1  A DGND {CAPACITANCE+0.1pF}
  2435. D1  DGND A    D74CLMP 
  2436. D2  A    DPWR D74CLMP
  2437. .ends
  2438.  
  2439. *-------------------------------------------------
  2440. * 74HCT Standard AtoD Subcircuits
  2441.  
  2442. * Simple Models:
  2443.  
  2444. .subckt AtoD_HCT  A D  DPWR DGND
  2445. +    params: CAPACITANCE=0
  2446. *
  2447. O0  A DGND DO74HCT DGTLNET=D IO_HCT
  2448. C1  A DGND {CAPACITANCE+0.1pF}
  2449. .ends
  2450.  
  2451. .subckt AtoD_HCT_NX  A D  DPWR DGND
  2452. +    params: CAPACITANCE=0
  2453. *
  2454. O0  A DGND DO74HCT_NX DGTLNET=D IO_HCT
  2455. C1  A DGND {CAPACITANCE+0.1pF}
  2456. .ends
  2457.  
  2458. * Elaborate Models:
  2459.  
  2460. .subckt AtoD_HCT_E  A D  DPWR DGND
  2461. +    params: CAPACITANCE=0
  2462. *
  2463. O0  A DGND DO74HCT DGTLNET=D IO_HCT
  2464. C1  A DGND {CAPACITANCE+0.1pF}
  2465. D1  DGND A    D74CLMP 
  2466. D2  A    DPWR D74CLMP
  2467. .ends
  2468.  
  2469. .subckt AtoD_HCT_NXE  A D  DPWR DGND
  2470. +    params: CAPACITANCE=0
  2471. *
  2472. O0  A DGND DO74HCT_NX DGTLNET=D IO_HCT
  2473. C1  A DGND {CAPACITANCE+0.1pF}
  2474. D1  DGND A    D74CLMP 
  2475. D2  A    DPWR D74CLMP
  2476. .ends
  2477.  
  2478. *-------------------------------------------------
  2479. * 74HCT Schmidt trigger AtoD Subcircuits
  2480.  
  2481. * Simple Model:
  2482.  
  2483. .subckt AtoD_HCT_ST  A D  DPWR DGND
  2484. +    params: CAPACITANCE=0
  2485. *
  2486. O0  A DGND DO74HCT_ST DGTLNET=D IO_HCT
  2487. C1  A DGND {CAPACITANCE+0.1pF}
  2488. .ends
  2489.  
  2490. * Elaborate Model:
  2491.  
  2492. .subckt AtoD_HCT_ST_E  A D  DPWR DGND
  2493. +    params: CAPACITANCE=0
  2494. *
  2495. O0  A DGND DO74HCT_ST DGTLNET=D IO_HCT
  2496. C1  A DGND {CAPACITANCE+0.1pF}
  2497. D1  DGND A    D74CLMP 
  2498. D2  A    DPWR D74CLMP
  2499. .ends
  2500.  
  2501. *-------------------------------------------------
  2502. * 74HC Standard DtoA Subcircuit
  2503.  
  2504. .subckt DtoA_HC  D A  DPWR DGND
  2505. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2506. *
  2507. N1  A DGND DPWR DIN74HC DGTLNET=D IO_HC
  2508. C1  A DGND {CAPACITANCE+0.1pF}
  2509. .ends
  2510.  
  2511. *-------------------------------------------------
  2512. * 74HC Open Collector DtoA Subcircuit
  2513.  
  2514. .subckt DtoA_HC_OC  D A  DPWR DGND
  2515. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2516. *
  2517. N1  A DGND DPWR DIN74HC_OC DGTLNET=D IO_HC_OC
  2518. C1  A DGND {CAPACITANCE+0.1pF}
  2519. .ends
  2520.  
  2521. *-------------------------------------------------
  2522. * 74HC Digital Input/Output Models
  2523.  
  2524. .model DIN74HC dinput (
  2525. +    s0name="0"    s0tsw=4.0ns    s0rlo=52.0    s0rhi=1MEG
  2526. +    s1name="1"    s1tsw=4.0ns    s1rlo=1MEG    s1rhi=56
  2527. +    s2name="X"    s2tsw=4.0ns    s2rlo=104    s2rhi=112
  2528. +    s3name="R"    s3tsw=4.0ns    s3rlo=104    s3rhi=112
  2529. +    s4name="F"    s4tsw=4.0ns    s4rlo=104    s4rhi=112
  2530. +    s5name="Z"    s5tsw=4.0ns    s5rlo=200K    s5rhi=200K
  2531. +    )
  2532. .model DIN74HC_OC dinput (
  2533. +    s0name="0"    s0tsw=4.0ns    s0rlo=52.0    s0rhi=1MEG
  2534. +    s1name="1"    s1tsw=4.0ns    s1rlo=200K    s1rhi=200K
  2535. +    s2name="X"    s2tsw=4.0ns    s2rlo=104    s2rhi=112
  2536. +    s3name="R"    s3tsw=4.0ns    s3rlo=104    s3rhi=112
  2537. +    s4name="F"    s4tsw=4.0ns    s4rlo=104    s4rhi=112
  2538. +    s5name="Z"    s5tsw=4.0ns    s5rlo=200K    s5rhi=200K
  2539. +    )
  2540. .model DO74HC doutput (
  2541. +    s0name="X"    s0vlo=0.9    s0vhi=3.15
  2542. +    s1name="0"    s1vlo=-1.5    s1vhi=0.9
  2543. +    s2name="R"    s2vlo=0.9    s2vhi=2.45
  2544. +    s3name="R"    s3vlo=2.35    s3vhi=3.15
  2545. +    s4name="X"    s4vlo=0.9    s4vhi=3.15
  2546. +    s5name="1"    s5vlo=3.15    s5vhi=7.0
  2547. +    s6name="F"    s6vlo=2.35    s6vhi=3.15
  2548. +    s7name="F"    s7vlo=0.9    s7vhi=2.45
  2549. +    )
  2550. .model DO74HC_NX doutput (
  2551. +    s0name="0"    s0vlo=-1.5    s0vhi=2.4
  2552. +    s2name="1"    s2vlo=2.4    s2vhi=7.0
  2553. +    )
  2554. .model DO74HC_ST doutput (
  2555. +    s0name="0"    s0vlo=-1.5    s0vhi=2.5
  2556. +    s1name="1"    s1vlo=1.6    s1vhi=7.0
  2557. +    )
  2558.  
  2559. *-------------------------------------------------
  2560. * 74HCT Digital Input/Output Models
  2561.  
  2562. .model DO74HCT doutput (
  2563. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  2564. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  2565. +    s2name="R"    s2vlo=0.8    s2vhi=1.55
  2566. +    s3name="R"    s3vlo=1.45    s3vhi=2.0
  2567. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  2568. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  2569. +    s6name="F"    s6vlo=1.45    s6vhi=2.0
  2570. +    s7name="F"    s7vlo=0.8    s7vhi=1.55
  2571. +    )
  2572. .model DO74HCT_NX doutput (
  2573. +    s0name="0"    s0vlo=-1.5    s0vhi=1.5
  2574. +    s2name="1"    s2vlo=1.5    s2vhi=7.0
  2575. +    )
  2576. .model DO74HCT_ST doutput (
  2577. +    s0name="0"    s0vlo=-1.5    s0vhi=1.7
  2578. +    s1name="1"    s1vlo=0.9    s1vhi=7.0
  2579. +    )
  2580.  
  2581.  
  2582. ******************************************************************************
  2583. * 74/54L Family
  2584. ******************************************************************************
  2585.  
  2586. *-------------------------------------------------
  2587. * 74L I/O Models
  2588.  
  2589. .model IO_L uio (
  2590. +    drvh=381.    drvl=169.
  2591. +    AtoD1="AtoD_L"    AtoD2="AtoD_L_NX"
  2592. +    AtoD3="AtoD_L_E"    AtoD4="AtoD_L_NXE"
  2593. +    DtoA1="DtoA_L"    DtoA2="DtoA_L"
  2594. +    DtoA3="DtoA_L"    DtoA4="DtoA_L"
  2595. +       tswhl1=6.14ns          tswlh1=10.20ns
  2596. +       tswhl2=6.31ns          tswlh2=10.01ns
  2597. +       tswhl3=6.31ns          tswlh3=10.46ns
  2598. +       tswhl4=6.47ns          tswlh4=10.27ns
  2599. +    )
  2600. .model IO_L_OC uio (
  2601. +    drvh=1MEG    drvl=169.
  2602. +    AtoD1="AtoD_L"    AtoD2="AtoD_L_NX"
  2603. +    AtoD3="AtoD_L_E"    AtoD4="AtoD_L_NXE"
  2604. +    DtoA1="DtoA_L_OC"    DtoA2="DtoA_L_OC"
  2605. +    DtoA3="DtoA_L_OC"    DtoA4="DtoA_L_OC"
  2606. +       tswhl1=11.11ns          tswlh1=4.05ns
  2607. +       tswhl2=11.21ns          tswlh2=3.93ns
  2608. +       tswhl3=11.30ns          tswlh3=4.42ns
  2609. +       tswhl4=11.39ns          tswlh4=4.28ns
  2610. +    )
  2611. .model IO_L_ST uio (
  2612. +    drvh=381.    drvl=169.
  2613. +    AtoD1="AtoD_L_ST"    AtoD2="AtoD_L_ST"
  2614. +    AtoD3="AtoD_L_ST_E"    AtoD4="AtoD_L_ST_E"
  2615. +    DtoA1="DtoA_L"    DtoA2="DtoA_L"
  2616. +    DtoA3="DtoA_L"    DtoA4="DtoA_L"
  2617. +       tswhl1=6.14ns          tswlh1=10.20ns
  2618. +       tswhl2=6.31ns          tswlh2=10.01ns
  2619. +       tswhl3=6.31ns          tswlh3=10.46ns
  2620. +       tswhl4=6.47ns          tswlh4=10.27ns
  2621. +    )
  2622.  
  2623. *-------------------------------------------------
  2624. * 74L Standard AtoD Subcircuits
  2625.  
  2626. * Simple Models:
  2627.  
  2628. .subckt AtoD_L  A D  DPWR DGND
  2629. +    params: CAPACITANCE=0
  2630. *
  2631. O0  A DGND DO74L DGTLNET=D IO_L
  2632. C1  A DGND {CAPACITANCE+0.1pF}
  2633. .ends
  2634.  
  2635. .subckt AtoD_L_NX  A D  DPWR DGND
  2636. +    params: CAPACITANCE=0
  2637. *
  2638. O0  A DGND DO74L_NX DGTLNET=D IO_L
  2639. C1  A DGND {CAPACITANCE+0.1pF}
  2640. .ends
  2641.  
  2642. * Elaborate Models:
  2643.  
  2644. .subckt AtoD_L_E  A D  DPWR DGND
  2645. +    params: CAPACITANCE=0
  2646. *
  2647. O0  A DGND DO74L DGTLNET=D IO_L
  2648. C1  A DGND {CAPACITANCE+0.1pF}
  2649. D1    1    2    D74
  2650. D2      2       DGND    D74
  2651. R1    DPWR    3    40k
  2652. Q1      1       3       A       0    Q74
  2653. .ends
  2654.  
  2655. .subckt AtoD_L_NXE  A D  DPWR DGND
  2656. +    params: CAPACITANCE=0
  2657. *
  2658. O0  A DGND DO74L_NX DGTLNET=D IO_L
  2659. C1  A DGND {CAPACITANCE+0.1pF}
  2660. D1    1    2    D74
  2661. D2      2       DGND    D74
  2662. R1    DPWR    3    40k
  2663. Q1      1       3       A       0    Q74
  2664. .ends
  2665.  
  2666. *-------------------------------------------------
  2667. * 74L Schmidt trigger AtoD Subcircuits
  2668.  
  2669. * Simple Model:
  2670.  
  2671. .subckt AtoD_L_ST  A D  DPWR DGND
  2672. +    params: CAPACITANCE=0
  2673. *
  2674. O0  A DGND DO74L_ST DGTLNET=D IO_L
  2675. C1  A DGND {CAPACITANCE+0.1pF}
  2676. .ends
  2677.  
  2678.  
  2679. * Elaborate Model:
  2680.  
  2681. .subckt AtoD_L_ST_E  A D  DPWR DGND
  2682. +    params: CAPACITANCE=0
  2683. *
  2684. O0  A DGND DO74L_ST DGTLNET=D IO_L
  2685. C1  A DGND {CAPACITANCE+0.1pF}
  2686. D1    1    2    D74
  2687. D2      2       DGND    D74
  2688. R1    DPWR    3    40k
  2689. Q1      1       3       A       0    Q74
  2690. .ends
  2691.  
  2692. *-------------------------------------------------
  2693. * 74L Standard DtoA Subcircuit
  2694.  
  2695. .subckt DtoA_L  D A  DPWR DGND
  2696. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2697. *
  2698. N1  A DGND DPWR DIN74L DGTLNET=D IO_L
  2699. C1  A DGND {CAPACITANCE+0.1pF}
  2700. .ends
  2701.  
  2702. *-------------------------------------------------
  2703. * 74L Open Collector DtoA Subcircuit
  2704.  
  2705. .subckt DtoA_L_OC  D A  DPWR DGND
  2706. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2707. *
  2708. N1  A DGND DPWR DIN74L_OC DGTLNET=D IO_L_OC
  2709. C1  A DGND {CAPACITANCE+0.1pF}
  2710. .ends
  2711.  
  2712. *-------------------------------------------------
  2713. * 74L Digital Input/Output Models
  2714.  
  2715. .model DIN74L dinput (
  2716. +    s0name="0"    s0tsw=15ns    s0rlo=31.6    s0rhi=3130 ; 31.3ohm, 0.05v
  2717. +    s1name="1"    s1tsw=17ns    s1rlo=3130    s1rhi=781 ; 625ohm,  4.00v
  2718. +    s2name="X"    s2tsw=15ns    s2rlo=186    s2rhi=559 ; 140ohm,  1.25v
  2719. +    s3name="R"    s3tsw=15ns    s3rlo=186    s3rhi=559 ; 140ohm,  1.25v
  2720. +    s4name="F"    s4tsw=15ns    s4rlo=186    s4rhi=559 ; 140ohm,  1.25v
  2721. +    s5name="Z"    s5tsw=15ns    s5rlo=200K    s5rhi=200K
  2722. +    )
  2723. .model DIN74L_OC dinput (
  2724. +    s0name="0"    s0tsw=15ns    s0rlo=31.6    s0rhi=3130 ; 31.3ohm, 0.05v
  2725. +    s1name="1"    s1tsw=15ns    s1rlo=200K    s1rhi=200K
  2726. +    s2name="X"    s2tsw=15ns    s2rlo=186    s2rhi=559 ; 140ohm,  1.25v
  2727. +    s3name="R"    s3tsw=15ns    s3rlo=186    s3rhi=559 ; 140ohm,  1.25v
  2728. +    s4name="F"    s4tsw=15ns    s4rlo=186    s4rhi=559 ; 140ohm,  1.25v
  2729. +    s5name="Z"    s5tsw=15ns    s5rlo=200K    s5rhi=200K
  2730. +    )
  2731. .model DO74L doutput (
  2732. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  2733. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  2734. +    s2name="R"    s2vlo=0.8    s2vhi=1.3
  2735. +    s3name="R"    s3vlo=1.2    s3vhi=2.0
  2736. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  2737. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  2738. +    s6name="F"    s6vlo=1.2    s6vhi=2.0
  2739. +    s7name="F"    s7vlo=0.8    s7vhi=1.3
  2740. +    )
  2741. .model DO74L_NX doutput (
  2742. +    s0name="0"    s0vlo=-1.5    s0vhi=1.25
  2743. +    s2name="1"    s2vlo=1.25    s2vhi=7.0
  2744. +    )
  2745. .model DO74L_ST doutput (
  2746. +    s0name="0"    s0vlo=-1.5    s0vhi=1.7
  2747. +    s1name="1"    s1vlo=0.9    s1vhi=7.0
  2748. +    )
  2749.  
  2750.  
  2751. ******************************************************************************
  2752. * 74/54LS Family
  2753. ******************************************************************************
  2754.  
  2755. *-------------------------------------------------
  2756. * 74LS I/O Models
  2757.  
  2758. .model IO_LS uio (
  2759. +    drvh=108.    drvl=157.
  2760. +    AtoD1="AtoD_LS"    AtoD2="AtoD_LS_NX"
  2761. +    AtoD3="AtoD_LS_E"    AtoD4="AtoD_LS_NXE"
  2762. +    DtoA1="DtoA_LS"    DtoA2="DtoA_LS"
  2763. +    DtoA3="DtoA_LS"    DtoA4="DtoA_LS"
  2764. +       tswhl1=1.995ns          tswlh1=2.730ns
  2765. +       tswhl2=2.099ns          tswlh2=2.636ns
  2766. +       tswhl3=2.117ns          tswlh3=2.869ns
  2767. +       tswhl4=2.226ns          tswlh4=2.761ns
  2768. +    )
  2769. .model IO_LS_OC uio (
  2770. +    drvh=1MEG    drvl=157.
  2771. +    AtoD1="AtoD_LS"    AtoD2="AtoD_LS_NX"
  2772. +    AtoD3="AtoD_LS_E"    AtoD4="AtoD_LS_NXE"
  2773. +    DtoA1="DtoA_LS_OC"    DtoA2="DtoA_LS_OC"
  2774. +    DtoA3="DtoA_LS_OC"    DtoA4="DtoA_LS_OC"
  2775. +       tswhl1=4.086ns          tswlh1=0.874ns
  2776. +       tswhl2=4.138ns          tswlh2=0.819ns
  2777. +       tswhl3=4.293ns          tswlh3=1.153ns
  2778. +       tswhl4=4.338ns          tswlh4=1.029ns
  2779. +    )
  2780. .model IO_LS_ST uio (
  2781. +    drvh=108.    drvl=157.
  2782. +    AtoD1="AtoD_LS_ST"    AtoD2="AtoD_LS_ST"
  2783. +    AtoD3="AtoD_LS_ST_E"    AtoD4="AtoD_LS_ST_E"
  2784. +    DtoA1="DtoA_LS"    DtoA2="DtoA_LS"
  2785. +    DtoA3="DtoA_LS"    DtoA4="DtoA_LS"
  2786. +       tswhl1=1.995ns          tswlh1=2.730ns
  2787. +       tswhl2=2.099ns          tswlh2=2.636ns
  2788. +       tswhl3=2.117ns          tswlh3=2.869ns
  2789. +       tswhl4=2.226ns          tswlh4=2.761ns
  2790. +    )
  2791. .model IO_LS_OC_ST uio (
  2792. +    drvh=1MEG    drvl=157.
  2793. +    AtoD1="AtoD_LS_ST"    AtoD2="AtoD_LS_ST"
  2794. +    AtoD3="AtoD_LS_ST_E"    AtoD4="AtoD_LS_ST_E"
  2795. +    DtoA1="DtoA_LS_OC"    DtoA2="DtoA_LS_OC"
  2796. +    DtoA3="DtoA_LS_OC"    DtoA4="DtoA_LS_OC"
  2797. +       tswhl1=4.086ns          tswlh1=0.874ns
  2798. +       tswhl2=4.138ns          tswlh2=0.819ns
  2799. +       tswhl3=4.293ns          tswlh3=1.153ns
  2800. +       tswhl4=4.338ns          tswlh4=1.029ns
  2801. +    )
  2802.  
  2803. *-------------------------------------------------
  2804. * 74LS Standard AtoD Subcircuits
  2805.  
  2806. * Simple Models:
  2807.  
  2808. .subckt AtoD_LS  A D  DPWR DGND
  2809. +    params: CAPACITANCE=0
  2810. *
  2811. O0  A DGND DO74LS DGTLNET=D IO_LS
  2812. C1  A DGND {CAPACITANCE+0.1pF}
  2813. .ends
  2814.  
  2815. .subckt AtoD_LS_NX  A D  DPWR DGND
  2816. +    params: CAPACITANCE=0
  2817. *
  2818. O0  A DGND DO74LS_NX DGTLNET=D IO_LS
  2819. C1  A DGND {CAPACITANCE+0.1pF}
  2820. .ends
  2821.  
  2822. * Elaborate Models:
  2823.  
  2824. .subckt AtoD_LS_E  A D  DPWR DGND
  2825. +    params: CAPACITANCE=0
  2826. *
  2827. O0  A DGND DO74LS DGTLNET=D IO_LS
  2828. C1  A DGND {CAPACITANCE+0.1pF}
  2829. D0    DGND    a    D74SCLMP
  2830. D1    1    a    D74S
  2831. D2    1    2    D74
  2832. D3      2       DGND    D74
  2833. R1    1    DPWR    20k
  2834. .ends
  2835.  
  2836. .subckt AtoD_LS_NXE  A D  DPWR DGND
  2837. +    params: CAPACITANCE=0
  2838. *
  2839. O0  A DGND DO74LS_NX DGTLNET=D IO_LS
  2840. C1  A DGND {CAPACITANCE+0.1pF}
  2841. D0    DGND    a    D74SCLMP
  2842. D1    1    a    D74S
  2843. D2    1    2    D74
  2844. D3      2       DGND    D74
  2845. R1    1    DPWR    20k
  2846. .ends
  2847.  
  2848. *-------------------------------------------------
  2849. * 74LS Schmidt trigger AtoD Subcircuits
  2850.  
  2851. * Simple Model:
  2852.  
  2853. .subckt AtoD_LS_ST  A D  DPWR DGND
  2854. +    params: CAPACITANCE=0
  2855. *
  2856. O0  A DGND DO74LS_ST DGTLNET=D IO_LS
  2857. C1  A DGND {CAPACITANCE+0.1pF}
  2858. .ends
  2859.  
  2860. * Elaborate Model
  2861.  
  2862. .subckt AtoD_LS_ST_E  A D  DPWR DGND
  2863. +    params: CAPACITANCE=0
  2864. *
  2865. O0  A DGND DO74LS_ST DGTLNET=D IO_LS
  2866. C1  A DGND {CAPACITANCE+0.1pF}
  2867. D0    DGND    a    D74SCLMP
  2868. D1    1    a    D74S
  2869. D2    1    2    D74
  2870. D3      2       DGND    D74
  2871. R1    1    DPWR    20k
  2872. .ends
  2873.  
  2874. *-------------------------------------------------
  2875. * 74LS Standard DtoA Subcircuit
  2876.  
  2877. .subckt DtoA_LS  D A  DPWR DGND
  2878. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2879. *
  2880. N1  A DGND DPWR DIN74LS DGTLNET=D IO_LS
  2881. C1  A DGND {CAPACITANCE+0.1pF}
  2882. .ends
  2883.  
  2884. *-------------------------------------------------
  2885. * 74LS Open Collector DtoA model: Subcircuits
  2886.  
  2887. .subckt DtoA_LS_OC  D A  DPWR DGND
  2888. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  2889. *
  2890. N1  A DGND DPWR DIN74LS_OC DGTLNET=D IO_LS_OC
  2891. C1  A DGND {CAPACITANCE+0.1pF}
  2892. .ends
  2893.  
  2894. *-------------------------------------------------
  2895. * 74LS Digital Input/Output Models
  2896.  
  2897. .model DIN74LS dinput (
  2898. +    s0name="0"    s0tsw=5.0ns    s0rlo=29.6    s0rhi=1450 ; 29.0ohm, 0.10v
  2899. +    s1name="1"    s1tsw=4.5ns    s1rlo=172    s1rhi=73.9 ; 51.7ohm, 3.50v
  2900. +    s2name="X"    s2tsw=4.5ns    s2rlo=51.2    s2rhi=158 ; 38.7ohm, 1.22v
  2901. +    s3name="R"    s3tsw=4.5ns    s3rlo=51.2    s3rhi=158 ; 38.7ohm, 1.22v
  2902. +    s4name="F"    s4tsw=4.5ns    s4rlo=51.2    s4rhi=158 ; 38.7ohm, 1.22v
  2903. +    s5name="Z"    s5tsw=4.5ns    s5rlo=200K    s5rhi=200K
  2904. +    )
  2905. .model DIN74LS_OC dinput (
  2906. +    s0name="0"    s0tsw=5.0ns    s0rlo=29.6    s0rhi=1450 ; 29.0ohm, 0.10v
  2907. +    s1name="1"    s1tsw=4.5ns    s1rlo=200K    s1rhi=200K
  2908. +    s2name="X"    s2tsw=4.5ns    s2rlo=51.2    s2rhi=158 ; 38.7ohm, 1.22v
  2909. +    s3name="R"    s3tsw=4.5ns    s3rlo=51.2    s3rhi=158 ; 38.7ohm, 1.22v
  2910. +    s4name="F"    s4tsw=4.5ns    s4rlo=51.2    s4rhi=158 ; 38.7ohm, 1.22v
  2911. +    s5name="Z"    s5tsw=4.5ns    s5rlo=200K    s5rhi=200K
  2912. +    )
  2913. .model DO74LS doutput (
  2914. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  2915. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  2916. +    s2name="R"    s2vlo=0.8    s2vhi=1.27
  2917. +    s3name="R"    s3vlo=1.17    s3vhi=2.0
  2918. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  2919. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  2920. +    s6name="F"    s6vlo=1.17    s6vhi=2.0
  2921. +    s7name="F"    s7vlo=0.8    s7vhi=1.27
  2922. +    )
  2923. .model DO74LS_NX doutput (
  2924. +    s0name="0"    s0vlo=-1.5    s0vhi=1.22
  2925. +    s2name="1"    s2vlo=1.22    s2vhi=7.0
  2926. +    )
  2927. .model DO74LS_ST doutput (
  2928. +    s0name="0"    s0vlo=-1.5    s0vhi=1.6
  2929. +    s1name="1"    s1vlo=0.8    s1vhi=7.0
  2930. +    )
  2931.  
  2932.  
  2933. ******************************************************************************
  2934. * 74/54S Family
  2935. ******************************************************************************
  2936.  
  2937. *-------------------------------------------------
  2938. * 74S I/O Models
  2939.  
  2940. .model IO_S uio (
  2941. +    drvh=72.7    drvl=60.6
  2942. +    AtoD1="AtoD_S"    AtoD2="AtoD_S_NX"
  2943. +    AtoD3="AtoD_S_E"    AtoD4="AtoD_S_NXE"
  2944. +    DtoA1="DtoA_S"    DtoA2="DtoA_S"
  2945. +    DtoA3="DtoA_S"    DtoA4="DtoA_S"
  2946. +       tswhl1=0.708ns          tswlh1=0.811ns
  2947. +       tswhl2=0.712ns          tswlh2=0.807ns
  2948. +       tswhl3=0.788ns          tswlh3=0.889ns
  2949. +       tswhl4=0.795ns          tswlh4=0.887ns
  2950. +    )
  2951. .model IO_S_OC uio (
  2952. +    drvh=1MEG    drvl=60.6
  2953. +    AtoD1="AtoD_S"    AtoD2="AtoD_S_NX"
  2954. +    AtoD3="AtoD_S_E"    AtoD4="AtoD_S_NXE"
  2955. +    DtoA1="DtoA_S_OC"    DtoA2="DtoA_S_OC"
  2956. +    DtoA3="DtoA_S_OC"    DtoA4="DtoA_S_OC"
  2957. +       tswhl1=1.199ns          tswlh1=0.335ns
  2958. +       tswhl2=1.197ns          tswlh2=0.334ns
  2959. +       tswhl3=1.305ns          tswlh3=0.483ns
  2960. +       tswhl4=1.306ns          tswlh4=0.471ns
  2961. +    )
  2962. .model IO_S_ST uio (
  2963. +    drvh=72.7    drvl=60.6
  2964. +    AtoD1="AtoD_S_ST"    AtoD2="AtoD_S_ST"
  2965. +    AtoD3="AtoD_S_ST_E"    AtoD4="AtoD_S_ST_E"
  2966. +    DtoA1="DtoA_S"    DtoA2="DtoA_S"
  2967. +    DtoA3="DtoA_S"    DtoA4="DtoA_S"
  2968. +       tswhl1=0.708ns          tswlh1=0.811ns
  2969. +       tswhl2=0.712ns          tswlh2=0.807ns
  2970. +       tswhl3=0.788ns          tswlh3=0.889ns
  2971. +       tswhl4=0.795ns          tswlh4=0.887ns
  2972. +    )
  2973. .model IO_S_OC_ST uio (
  2974. +    drvh=1MEG    drvl=60.6
  2975. +    AtoD1="AtoD_S_ST"    AtoD2="AtoD_S_ST"
  2976. +    AtoD3="AtoD_S_ST_E"    AtoD4="AtoD_S_ST_E"
  2977. +    DtoA1="DtoA_S_OC"    DtoA2="DtoA_S_OC"
  2978. +    DtoA3="DtoA_S_OC"    DtoA4="DtoA_S_OC"
  2979. +       tswhl1=1.199ns          tswlh1=0.335ns
  2980. +       tswhl2=1.197ns          tswlh2=0.334ns
  2981. +       tswhl3=1.305ns          tswlh3=0.483ns
  2982. +       tswhl4=1.306ns          tswlh4=0.471ns
  2983. +    )
  2984.  
  2985. *-------------------------------------------------
  2986. * 74S00 Standard AtoD Subcircuits
  2987.  
  2988. * Simple Models:
  2989.  
  2990. .subckt AtoD_S  A D  DPWR DGND
  2991. +    params: CAPACITANCE=0
  2992. *
  2993. O0  A DGND DO74S DGTLNET=D IO_S
  2994. C1  A DGND {CAPACITANCE+0.1pF}
  2995. .ends
  2996.  
  2997. .subckt AtoD_S_NX  A D  DPWR DGND
  2998. +    params: CAPACITANCE=0
  2999. *
  3000. O0  A DGND DO74S_NX DGTLNET=D IO_S
  3001. C1  A DGND {CAPACITANCE+0.1pF}
  3002. .ends
  3003.  
  3004. * Elaborate Models:
  3005.  
  3006. .subckt AtoD_S_E  A D  DPWR DGND
  3007. +    params: CAPACITANCE=0
  3008. *
  3009. O0  A DGND DO74S DGTLNET=D IO_S
  3010. C1  A DGND {CAPACITANCE+0.1pF}
  3011. D0    DGND    a    D74SCLMP
  3012. D1    1    2    D74
  3013. D2      2       DGND    D74
  3014. R1    DPWR    3    2.8k
  3015. Q1      1       3       A       0    Q74S
  3016. D3      3       1       D74S
  3017. .ends
  3018.  
  3019. .subckt AtoD_S_NXE  A D  DPWR DGND
  3020. +    params: CAPACITANCE=0
  3021. *
  3022. O0  A DGND DO74S_NX DGTLNET=D IO_S
  3023. C1  A DGND {CAPACITANCE+0.1pF}
  3024. D0    DGND    a    D74SCLMP
  3025. D1    1    2    D74
  3026. D2      2       DGND    D74
  3027. R1    DPWR    3    2.8k
  3028. Q1      1       3       A       0    Q74S
  3029. D3      3       1       D74S
  3030. .ends
  3031.  
  3032. *-------------------------------------------------
  3033. * 74S Schmidt trigger AtoD Subcircuits
  3034.  
  3035. * Simple Model:
  3036.  
  3037. .subckt AtoD_S_ST  A D  DPWR DGND
  3038. +    params: CAPACITANCE=0
  3039. *
  3040. O0  A DGND DO74S_ST DGTLNET=D IO_S
  3041. C1  A DGND {CAPACITANCE+0.1pF}
  3042. .ends
  3043.  
  3044. * Elaborate Model:
  3045.  
  3046. .subckt AtoD_S_ST_E  A D  DPWR DGND
  3047. +    params: CAPACITANCE=0
  3048. *
  3049. O0  A DGND DO74S_ST DGTLNET=D IO_S
  3050. C1  A DGND {CAPACITANCE+0.1pF}
  3051. D0    DGND    a    D74SCLMP
  3052. D1    1    2    D74
  3053. D2      2       DGND    D74
  3054. R1    DPWR    3    2.8k
  3055. Q1      1       3       A       0    Q74S
  3056. D3      3       1       D74S
  3057. .ends
  3058.  
  3059. *-------------------------------------------------
  3060. * 74S Standard DtoA Subcircuit
  3061.  
  3062. .subckt DtoA_S  D A  DPWR DGND
  3063. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  3064. *
  3065. N1  A DGND DPWR DIN74S DGTLNET=D IO_S
  3066. C1  A DGND {CAPACITANCE+0.1pF}
  3067. .ends
  3068.  
  3069. *-------------------------------------------------
  3070. * 74S Open Collector DtoA Subcircuit
  3071.  
  3072. .subckt DtoA_S_OC  D A  DPWR DGND
  3073. +    params: DRVL=0 DRVH=0 CAPACITANCE=0
  3074. *
  3075. N1  A DGND DPWR DIN74S_OC DGTLNET=D IO_S_OC
  3076. C1  A DGND {CAPACITANCE+0.1pF}
  3077. .ends
  3078.  
  3079. *-------------------------------------------------
  3080. * 74S Digital Input/Output Models
  3081.  
  3082. .model DIN74S dinput (
  3083. +    s0name="0"    s0tsw=1.5ns    s0rlo=12.0    s0rhi=389 ; 11.7ohm, 0.15v
  3084. +    s1name="1"    s1tsw=1.5ns    s1rlo=224    s1rhi=74.7 ; 56.0ohm, 3.75v
  3085. +    s2name="X"    s2tsw=1.5ns    s2rlo=34.6    s2rhi=98.4 ; 25.6ohm, 1.30v
  3086. +    s3name="R"    s3tsw=1.5ns    s3rlo=34.6    s3rhi=98.4 ; 25.6ohm, 1.30v
  3087. +    s4name="F"    s4tsw=1.5ns    s4rlo=34.6    s4rhi=98.4 ; 25.6ohm, 1.30v
  3088. +    s5name="Z"    s5tsw=1.5ns    s5rlo=200K    s5rhi=200K
  3089. +    )
  3090. .model DIN74S_OC dinput (
  3091. +    s0name="0"    s0tsw=1.5ns    s0rlo=12.0    s0rhi=389 ; 11.7ohm, 0.15v
  3092. +    s1name="1"    s1tsw=1.5ns    s1rlo=200K    s1rhi=200K
  3093. +    s2name="X"    s2tsw=1.5ns    s2rlo=34.6    s2rhi=98.4 ; 25.6ohm, 1.30v
  3094. +    s3name="R"    s3tsw=1.5ns    s3rlo=34.6    s3rhi=98.4 ; 25.6ohm, 1.30v
  3095. +    s4name="F"    s4tsw=1.5ns    s4rlo=34.6    s4rhi=98.4 ; 25.6ohm, 1.30v
  3096. +    s5name="Z"    s5tsw=1.5ns    s5rlo=200K    s5rhi=200K
  3097. +    )
  3098. .model DO74S doutput (
  3099. +    s0name="X"    s0vlo=0.8    s0vhi=2.0
  3100. +    s1name="0"    s1vlo=-1.5    s1vhi=0.8
  3101. +    s2name="R"    s2vlo=0.8    s2vhi=1.35
  3102. +    s3name="R"    s3vlo=1.25    s3vhi=2.0
  3103. +    s4name="X"    s4vlo=0.8    s4vhi=2.0
  3104. +    s5name="1"    s5vlo=2.0    s5vhi=7.0
  3105. +    s6name="F"    s6vlo=1.25    s6vhi=2.0
  3106. +    s7name="F"    s7vlo=0.8    s7vhi=1.35
  3107. +    )
  3108. .model DO74S_NX doutput (
  3109. +    s0name="0"    s0vlo=-1.5    s0vhi=1.3
  3110. +    s2name="1"    s2vlo=1.3    s2vhi=7.0
  3111. +    )
  3112. .model DO74S_ST doutput (
  3113. +    s0name="0"    s0vlo=-1.5    s0vhi=1.7
  3114. +    s1name="1"    s1vlo=0.9    s1vhi=7.0
  3115. +    )
  3116.  
  3117.  
  3118. ******************************************************************************
  3119. * TTL device models
  3120. ******************************************************************************
  3121.  
  3122. * These parameter values are taken from:
  3123. *
  3124. *   "Analysis and Design of Digital Integrated Circuits"
  3125. *   by David A. Hodges and Horace G. Jackson
  3126. *   1983, McGraw-Hill  pg 301
  3127. *
  3128. .model D74 d (
  3129. +    is=1e-16    rs=25    cjo=2pf
  3130. +    )
  3131. .model D74S d (
  3132. +    is=1e-12    vj=.7    rs=25    cjo=2pf
  3133. +    )
  3134. .model D74CLMP d (
  3135. +    is=1e-15    rs=2    cjo=2pf
  3136. +    )
  3137. .model D74SCLMP d (
  3138. +    is=1e-11    vj=.7    rs=2    cjo=2pf
  3139. +    )
  3140. .model Q74 npn (
  3141. +    ise=1e-16    isc=4e-16
  3142. +    bf=49    br=.03
  3143. +    cje=1pf    cjc=.5pf
  3144. +    cjs=3pf    vje=0.9v
  3145. +    vjc=0.8v    vjs=0.7v
  3146. +    mje=0.5    mjc=0.33
  3147. +    mjs=0.33    tf=0.2ns
  3148. +    tr=10ns    rb=50
  3149. +    rc=20
  3150. +    )
  3151. .model Q74S npn (
  3152. +    ise=1e-16    isc=4e-16
  3153. +    bf=49    br=.33
  3154. +    cje=1pf    cjc=.5pf
  3155. +    cjs=3pf    vje=0.9v
  3156. +    vjc=0.8v    vjs=0.7v
  3157. +    mje=0.5    mjc=0.33
  3158. +    mjs=0.33    tf=0.2ns
  3159. +    tr=10ns    rb=50
  3160. +    rc=20
  3161. +    )
  3162.  
  3163.  
  3164. * end of digital interface library
  3165.