home *** CD-ROM | disk | FTP | other *** search
/ ProfitPress Mega CDROM2 …eeware (MSDOS)(1992)(Eng) / ProfitPress-MegaCDROM2.B6I / MISC / NETWORK / SRC_0618.ZIP / 8250.H < prev    next >
Encoding:
C/C++ Source or Header  |  1991-06-01  |  5.8 KB  |  166 lines
  1. /* Various I/O definitions specific to asynch I/O on the IBM PC */
  2. #ifndef    _8250_H
  3. #define    _8250_H
  4.  
  5. #ifndef    _MBUF_H
  6. #include "mbuf.h"
  7. #endif
  8.  
  9. #ifndef    _IFACE_H
  10. #include "iface.h"
  11. #endif
  12.  
  13. /* Output pseudo-dma control structure */
  14. struct dma {
  15.     char *data;    /* current output pointer */
  16.     unsigned short cnt;    /* byte count remaining */
  17.     char flags;    /* transmitter active */
  18. };
  19.  
  20. /* Read fifo control structure */
  21. struct fifo {
  22.     char *buf;        /* Ring buffer */
  23.     unsigned bufsize;    /* Size of ring buffer */
  24.     char *wp;        /* Write pointer */
  25.     char *rp;        /* Read pointer */
  26.     unsigned short cnt;    /* count of characters in buffer */
  27.     unsigned short hiwat;    /* High water mark */
  28.     long overrun;        /* count of sw fifo buffer overruns */
  29. };
  30.  
  31. /* Asynch controller control block */
  32. struct asy {
  33.     struct iface *iface;
  34.     struct fifo fifo;
  35.     int trigchar;        /* Fifo trigger character */
  36.     char cts_flow_control;
  37.     char rlsd_line_control;    /* RLSD indicates physical layer up/down */
  38. #define RLSD_NONE    0
  39. #define RLSD_DOWN    11        /* wierd values, to catch previous */
  40. #define RLSD_UP        22
  41.     struct dma dma;
  42.     struct mbuf *sndq;    /* Transmit queue */
  43.     unsigned addr;        /* Base I/O address */
  44.     unsigned vec;        /* Interrupt vector */
  45.     int16 speed;        /* Line speed in bits per second */
  46.     struct {        /* Previous configuration saved at startup */
  47.         INTERRUPT (*vec) __ARGS((void));
  48.                 /* Original interrupt vector [cs:pc] */
  49.         char mask;    /* 8259 mask */
  50.         char divh,divl;    /* baud rate divisor */
  51.         char lcr;    /* line control reg */
  52.         char ier;    /* Interrupt enable register */
  53.         char mcr;    /* modem control bits */
  54.     } save;
  55.     char is_16550a;        /* 16550A detected */
  56.     long fifotimeouts;    /* hw fifo character timeout int's */
  57.     long rxints;        /* receive interrupts */
  58.     long txints;        /* transmit interrupts */
  59.     long rxchar;        /* Received characters */
  60.     long overrun;        /* Receiver hardware overrun errors */
  61.     long txchar;        /* Transmitted characters */
  62.     long rxhiwat;        /* High water mark on hardware rx fifo */
  63.     long cts_flow_ints;    /* Count of CTS flow control interrupts */
  64.     long txto;        /* Count of TX interrupt timeouts */
  65. };
  66.  
  67. extern int Nasy;        /* Actual number of asynch lines */
  68. extern struct asy Asy[];
  69. extern char *arg_dtr_0[];
  70.  
  71. #define    BAUDCLK    115200L        /* 1.8432 Mhz / 16 */
  72.  
  73. /* 8250 definitions */
  74. /* Control/status register offsets from base address */
  75. #define    THR    0        /* Transmitter holding register */
  76. #define    RBR    0        /* Receiver buffer register */
  77. #define    DLL    0        /* Divisor latch LSB */
  78. #define    DLM    1        /* Divisor latch MSB */
  79. #define    IER    1        /* Interrupt enable register */
  80. #define    IIR    2        /* Interrupt ident register */
  81. #define    FCR    2        /* FIFO control register (16550A only) */
  82. #define    LCR    3        /* Line control register */
  83. #define    MCR    4        /* Modem control register */
  84. #define    LSR    5        /* Line status register */
  85. #define    MSR    6        /* Modem status register */
  86.  
  87. /* 8250 Line Control Register */
  88. #define    LCR_5BITS    0    /* 5 bit words */
  89. #define    LCR_6BITS    1    /* 6 bit words */
  90. #define    LCR_7BITS    2    /* 7 bit words */
  91. #define    LCR_8BITS    3    /* 8 bit words */
  92. #define    LCR_NSB        4    /* Number of stop bits */
  93. #define    LCR_PEN        8    /* Parity enable */
  94. #define    LCR_EPS        0x10    /* Even parity select */
  95. #define    LCR_SP        0x20    /* Stick parity */
  96. #define    LCR_SB        0x40    /* Set break */
  97. #define    LCR_DLAB    0x80    /* Divisor Latch Access Bit */
  98.  
  99. /* 8250 Line Status Register */
  100. #define    LSR_DR    1    /* Data ready */
  101. #define    LSR_OE    2    /* Overrun error */
  102. #define    LSR_PE    4    /* Parity error */
  103. #define    LSR_FE    8    /* Framing error */
  104. #define    LSR_BI    0x10    /* Break interrupt */
  105. #define    LSR_THRE 0x20    /* Transmitter line holding register empty */
  106. #define    LSR_TSRE 0x40    /* Transmitter shift register empty */
  107.  
  108. /* 8250 Interrupt Identification Register */
  109. #define    IIR_IP        1    /* 0 if interrupt pending */
  110. #define    IIR_ID        6    /* Mask for interrupt ID */
  111. #define    IIR_RLS        6    /* Receiver Line Status interrupt */
  112. #define    IIR_RDA        4    /* Receiver data available interrupt */
  113. #define    IIR_THRE    2    /* Transmitter holding register empty int */
  114. #define    IIR_MSTAT    0    /* Modem status interrupt */
  115. #define IIR_FIFO_TIMEOUT 8    /* FIFO timeout interrupt pending - 16550A */
  116. #define IIR_FIFO_ENABLED 0xc0    /* FIFO enabled (FCR0,1 = 1) - 16550A only */
  117.  
  118.  
  119. /* 8250 interrupt enable register bits */
  120. #define    IER_DAV    1    /* Data available interrupt */
  121. #define    IER_TxE    2    /* Tx buffer empty interrupt */
  122. #define    IER_RLS    4    /* Receive line status interrupt */
  123. #define    IER_MS    8    /* Modem status interrupt */
  124.  
  125. /* 8250 Modem control register */
  126. #define    MCR_DTR    1    /* Data Terminal Ready */
  127. #define    MCR_RTS    2    /* Request to Send */
  128. #define    MCR_OUT1 4    /* Out 1 (not used) */
  129. #define    MCR_OUT2 8    /* Master interrupt enable (actually OUT 2) */
  130. #define    MCR_LOOP 0x10    /* Loopback test mode */
  131.  
  132. /* 8250 Modem Status Register */
  133. #define    MSR_DCTS 1    /* Delta Clear-to-Send */
  134. #define    MSR_DDSR 2    /* Delta Data Set Ready */
  135. #define    MSR_TERI 4    /* Trailing edge ring indicator */
  136. #define    MSR_DRLSD 8    /* Delta Rx Line Signal Detect */
  137. #define    MSR_CTS    0x10    /* Clear to send */
  138. #define    MSR_DSR 0x20    /* Data set ready */
  139. #define    MSR_RI    0x40    /* Ring indicator */
  140. #define    MSR_RLSD 0x80    /* Received line signal detect */
  141.  
  142. /* 16550A FIFO control register values */
  143. #define    FIFO_ENABLE    0x01    /* enable TX & RX fifo */
  144. #define    FIFO_CLR_RX    0x02    /* clear RX fifo */
  145. #define    FIFO_CLR_TX    0x04    /* clear TX fifo */
  146. #define    FIFO_START_DMA    0x08    /* enable TXRDY/RXRDY pin DMA handshake */
  147. #define FIFO_SIZE_1    0x00    /* RX fifo trigger levels */
  148. #define FIFO_SIZE_4    0x40
  149. #define FIFO_SIZE_8    0x80
  150. #define FIFO_SIZE_14    0xC0
  151. #define FIFO_SIZE_MASK    0xC0
  152.  
  153. #define FIFO_TRIGGER_LEVEL    FIFO_SIZE_4
  154. #define FIFO_SETUP    (FIFO_ENABLE|FIFO_CLR_RX|FIFO_CLR_TX|FIFO_TRIGGER_LEVEL)
  155.  
  156. #define OUTPUT_FIFO_SIZE    16
  157.  
  158. /* In asyvec.asm: */
  159. INTERRUPT asy0vec __ARGS((void));
  160. INTERRUPT asy1vec __ARGS((void));
  161. INTERRUPT asy2vec __ARGS((void));
  162. INTERRUPT asy3vec __ARGS((void));
  163. INTERRUPT asy4vec __ARGS((void));
  164.  
  165. #endif    /* _8250_H */
  166.