home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / sci / electron / 23380 < prev    next >
Encoding:
Internet Message Format  |  1993-01-25  |  867 b 
  1. Path: sparky!uunet!cs.utexas.edu!sun-barr!west.West.Sun.COM!male.EBay.Sun.COM!exodus.Eng.Sun.COM!sun!imagen!crane!tom
  2. From: tom@crane.imagen.com (tom lowdermilk)
  3. Newsgroups: sci.electronics
  4. Subject: 80C188EA memory accesses
  5. Message-ID: <1993Jan25.235716.25148@imagen.com>
  6. Date: 25 Jan 93 23:57:16 GMT
  7. Sender: tom@crane (tom lowdermilk)
  8. Organization: imagen
  9. Lines: 12
  10.  
  11.  
  12. A what-if question;
  13.  
  14. I'm designing a memory controller to interface to the 80C188EA. According
  15. to the timing diagrams, there a three cycle status bits S(2:0) which are
  16. valid before the T1 state. The read or write command is valid during the
  17. T2 state. My question is this; if I know what kind of cycle I'll be 
  18. performing even before the command is given, can I let my memory state
  19. machine just look at these status bits when I latch the address, instead
  20. of waiting around for the command. 
  21.  
  22. - tjl 
  23.