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/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / sys / intel / 3116 < prev    next >
Encoding:
Internet Message Format  |  1993-01-28  |  1.2 KB
  1. Path: sparky!uunet!charon.amdahl.com!pacbell.com!ames!olivea!veritas!amdcad!dvorak.amd.com!neutron!abraham
  2. From: abraham@neutron.amd.com (Abraham Prasad)
  3. Newsgroups: comp.sys.intel
  4. Subject: i860XP pin functions
  5. Message-ID: <1993Jan26.153704.22012@dvorak.amd.com>
  6. Date: 26 Jan 93 15:37:04 GMT
  7. Sender: usenet@dvorak.amd.com (Usenet News)
  8. Organization: Advanced Micro Devices, Austin TX.
  9. Lines: 20
  10.  
  11. 1] CACHE# 
  12. The manual describes this pin as indicating the processor's
  13. intention to cache the data on cacheable reads and code fetches.
  14. How does the external core logic use this information? Unlike
  15. PCD, this pin indicates the cacheability on a line-by-line
  16. basis. Does the CACHE# pin become useful in the case where
  17. paging is disabled, or for a cycle that is not paged? But
  18. even in this case, the internal cacheability of the line is 
  19. disabled since PCD=1. 
  20.  
  21. 2] EWBE#
  22. The value on this pin during reset determines the ordering
  23. mode used. The i860XP manual mentions that in systems that do 
  24. not have external write-buffers, this pin can be tied to Vss
  25. for strong ordering, and to Vcc for weak ordering. This would
  26. mean that this pin remains always asserted for strong ordering,
  27. in systems not using external write-buffers. Is the EWBE# pin,
  28. ignored in this case?
  29.  
  30. Any clarifications?
  31.