home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / lsi / testing / 489 < prev    next >
Encoding:
Internet Message Format  |  1993-01-28  |  1.3 KB
  1. Path: sparky!uunet!charon.amdahl.com!amdahl!rtech!pacbell.com!ames!haven.umd.edu!darwin.sura.net!newsserver.jvnc.net!netnews.upenn.edu!netnews.noc.drexel.edu!coe.drexel.edu!dspstu18
  2. From: dspstu18@cbis.ece.drexel.edu (Anthony Sama)
  3. Newsgroups: comp.lsi.testing
  4. Subject: Boundary Scan
  5. Message-ID: <1993Jan26.180613.4943@cbis.ece.drexel.edu>
  6. Date: 26 Jan 93 18:06:13 GMT
  7. Organization: Drexel University, College of Engineering, Philadelphia, PA
  8. Lines: 20
  9.  
  10. Has anyone utilized JTAG boundary scan to perform tests of system logic?
  11. Specifically, I would like to do the following:
  12. 1) Scan in test data along the boundary scan register.
  13. 2) Allow the system to run for one clock cycle using data from the boundary
  14. scan register as input to the system logic.
  15. 3) Record the system outputs in the boundary scan register.
  16. 4) Scan out the results.
  17.  
  18. My problem is with steps 2) and 3) above.
  19. If I use the Internal test, how do I allow the sytem to run for one clock
  20. cycle? Since the system clock is an input, it is unavailable. Do I simply
  21. let the system run for one cycle of TCK in the Run-test/Idle state of the
  22. TAP controller. Is there another way to do this without using the Internal
  23. test? Perhaps using the Sample test in conjunction with external system
  24. clock controls?
  25.  
  26. Any help/pointers/suggestions would be greatly appreciated!
  27.  
  28. Anthony Sama
  29. Drexel University
  30.