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/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / lsi / cad / 1344 < prev    next >
Encoding:
Text File  |  1993-01-25  |  2.2 KB  |  49 lines
  1. Newsgroups: comp.lsi.cad
  2. Path: sparky!uunet!zaphod.mps.ohio-state.edu!saimiri.primate.wisc.edu!usenet.coe.montana.edu!news.u.washington.edu!sumax.seattleu.edu!thebes!ole!renfield!bender
  3. From: bender@renfield.uucp (Craig Bender)
  4. Subject: Re: Pin assignment
  5. Message-ID: <1993Jan25.220818.28197@renfield.uucp>
  6. Keywords: pin assignment, algorithm, program
  7. Organization: Seattle Silicon Corporation, Bellevue, WA
  8. References: <1993Jan21.084024.23447@acri.fr>
  9. Date: Mon, 25 Jan 1993 22:08:18 GMT
  10. Lines: 37
  11.  
  12. I don't know of a software tool that can handle your Pin Assignment
  13. problem, but I'll comment on your overall plan.
  14.  
  15. You're over simplifying by assumming an "in-house design" provides
  16. "full control over the process" (of assigning pin locations) since
  17. who manufactures the ICs and who within your company approves spending
  18. (money) are going to limit `your control'.  For example:
  19.  
  20. 1]  All Gate-Array ASIC suppliers have a limited number of package
  21.     options available and many packages have limitations on power
  22.     and ground locations.  This is very true of high pin count
  23.     ceramic packages.
  24.  
  25. 2]  If you're generating the packaged units in-house then your purchasing
  26.     folks will want `open-tooled' packages selected instead of custom
  27.     designs that can cost $45K+ to design and tool.
  28.  
  29. 3]  Even if all the ICs are in PQFPs with no PQFP Vendor restrictions
  30.     on pin assignments you'll still have pin placement restrictions due
  31.     to the actual IC functions.
  32.  
  33.     IC -a- could be designed on a FAB process and set of design rules that
  34.     requires one power/ground pair per every eight output pads while IC
  35.    -b- needs one pair per four outputs.  If both devices have the same
  36.     footprint and drive the same bus you're going to be hard pressed to
  37.     find a single solution.
  38.  
  39. These are real world issues and very dependant on the IC functions,
  40. design rules, and process performance while they have less to do with
  41. `in-house design and control' of the ICs themselves.  ASIC package selection
  42. is still treated as a low-tech no brainer that causes endless confusion
  43. for IC designers and ASIC suppliers (like me) late in a design cycle.
  44.  
  45. Good Luck.
  46.             Craig Bender
  47.             Product Engineer
  48. ----------------------------------------
  49.