home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / lsi / 817 < prev    next >
Encoding:
Text File  |  1993-01-28  |  1.4 KB  |  36 lines
  1. Newsgroups: comp.lsi
  2. Path: sparky!uunet!rosevax!medtron!bb11807
  3. From: bb11807@medtronic.COM (Brian A. Blow)
  4. Subject: Re: Impact of minimal transistor width 3 or 4 instead of 2?
  5. Message-ID: <1993Jan26.143317.6395@medtron.medtronic.com>
  6. Sender: news@medtron.medtronic.com (USENET News Administration)
  7. Nntp-Posting-Host: thug.pace.medtronic.com
  8. Organization: Medtronic, Inc.
  9. X-Newsreader: TIN [version 1.1 PL8]
  10. References: <1k1gi3INNbgs@news.cs.tu-berlin.de>
  11. Date: Tue, 26 Jan 1993 14:33:17 GMT
  12. Lines: 22
  13.  
  14. Ronald Hindmarsh (ronald@cs.tu-berlin.de) wrote:
  15.  
  16. : I am working on a CMOS-VLSI layout generator for digital circuits. 
  17.  
  18. : For topological reasons I would like to limit the MINIMUM w/l
  19. : of a MOS transistor to 3 or 4 (in some physical design rules
  20. : of a process I have seen a minimal transistor width of 2).
  21.  
  22. : Do you think, from your experience, this would have a strong
  23. : impact on the performance or the power consumption of a circuit?
  24.  
  25. Using wider transistors will mean that you will have to drive larger
  26. gate capacitances.  This will lead to a slightly increased power consumption.
  27.  
  28. If you use wider transistors to drive these gates, you will have a
  29. greater charging/discharging current to do this, so circuit speed should 
  30. not significantly change.
  31.  
  32.  
  33. Brian Blow                         brian.blow@medtronic.com
  34. Medtronic, Inc.                    (612) 574-4030
  35. Minneapolis, MN
  36.