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/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / lsi / 811 < prev    next >
Encoding:
Internet Message Format  |  1993-01-27  |  1.3 KB
  1. Path: sparky!uunet!ukma!gatech!usenet.ins.cwru.edu!agate!canuck.Berkeley.EDU!paul
  2. From: paul@canuck.Berkeley.EDU (Paul Cohen)
  3. Newsgroups: comp.lsi
  4. Subject: Re: Impact of minimal transistor width 3 or 4 instead of 2?
  5. Date: 28 Jan 1993 02:23:37 GMT
  6. Organization: University of California at Berkeley
  7. Lines: 23
  8. Message-ID: <1k7g39$hag@agate.berkeley.edu>
  9. References: <1k1gi3INNbgs@news.cs.tu-berlin.de>
  10. NNTP-Posting-Host: canuck.berkeley.edu
  11. Keywords: CMOS VLSI
  12.  
  13. In article <1k1gi3INNbgs@news.cs.tu-berlin.de> ronald@cs.tu-berlin.de (Ronald Hindmarsh) writes:
  14. >
  15. >I am working on a CMOS-VLSI layout generator for digital circuits. 
  16. >
  17. >For topological reasons I would like to limit the MINIMUM w/l
  18. >of a MOS transistor to 3 or 4 (in some physical design rules
  19. >of a process I have seen a minimal transistor width of 2).
  20. >
  21. >Do you think, from your experience, this would have a strong
  22. >impact on the performance or the power consumption of a circuit?
  23. >
  24.  
  25. Depends mostly on the Delta W for the target process or processes.
  26. I've seen  2 micron processes with Delta W > 2, so if the transistor
  27. was drawn 2 microns wide, you'd have nothing left! Also, as W
  28. approaches Delta W, the characteristics really degrade.
  29.  
  30.  
  31. -- 
  32. Paul B. Cohen                | paul@aha.com
  33. Advanced Hardware Architectures, Inc.    | paul@ic.berkeley.edu
  34. P.O Box 9669                | (208) 883-8000 (v)
  35. Moscow, ID 83843            | (208) 883-8001 (f)
  36.