home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1993 #3 / NN_1993_3.iso / spool / comp / arch / 12365 < prev    next >
Encoding:
Text File  |  1993-01-23  |  1.8 KB  |  52 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!psinntp!wrldlnk!usenet
  3. From: "G. Jeanette McWilliams" <wk00196@worldlink.com>
  4. Subject: Conditional Register update
  5. Message-ID: <2936809521.1.wk00196@worldlink.com>
  6. Sender: usenet@worldlink.com
  7. Nntp-Posting-Host: 127.0.0.1
  8. Organization: Performance InDeed! (512) 477-8219
  9. Date: Fri, 22 Jan 1993 18:29:27 GMT
  10. X-Mailer: WORLDLink (3.11)
  11. Lines: 39
  12.  
  13. Subject: Re: Machines with cond. assignment instruction?
  14.  
  15. >Are there announced machines (specially micros) with
  16. >some conditional assignment instruction.  I mean
  17. >instruction such as the following:
  18. >
  19. >MovCond R1, R2, R3 /* if (c1) R1 <- R2 else R1 <- R3 */
  20. >
  21. >where, c1 refers to some result of some previous compare.
  22. >
  23. >Any pointers to such machines or any quantitative evaluation
  24. >of usefulness of this instruction in the specific context
  25. >of some machine would be appreciated.
  26. >
  27. >Thanks,
  28. >Pradeep
  29.  
  30.  
  31.      I believe that both DEC Alpha and (recent?) MIPS processors have 
  32. instructions that work kind of like this.  
  33.  
  34.      MIPS uses it to minimize pipeline breakage (especially important 
  35. on "superpiplined" implementations). 
  36.  
  37.      Alpha uses registers rather than condition code fields.  
  38.  
  39.      As I recall, on both MIPS and Alpha, either the target register is updated or is not updated (rather than being 
  40. updated by one of two separate registers).  So it is not the exact 
  41. instruction, but close ... the coding differences would seem 
  42. inconsequential to me.
  43.  
  44.      My box full of information on processors is buried right now due to 
  45. office remodelling, but for absolute answers about the processors mentioned, 
  46. contact someone at SGI (nee MIPS ... John Mashey reads this newsgroup so I 
  47. hope he'll correct me if I remember wrong).  I think I saw something posted 
  48. by Dileep Bhandarkar recently, so he can set the Alpha story straight if I 
  49. don't have it correct.
  50.  
  51.  
  52.