home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / sci / electron / 21763 < prev    next >
Encoding:
Internet Message Format  |  1992-12-30  |  1.2 KB
  1. Path: sparky!uunet!cs.utexas.edu!swrinde!zaphod.mps.ohio-state.edu!cis.ohio-state.edu!news.sei.cmu.edu!drycas.club.cc.cmu.edu!pitt.edu!djmst19
  2. Newsgroups: sci.electronics
  3. Subject: Electronics Design Question
  4. Message-ID: <1238@blue.cis.pitt.edu>
  5. From: djmst19+@pitt.edu (David J Madura)
  6. Date: 30 Dec 92 22:25:08 GMT
  7. Sender: news+@pitt.edu
  8. Organization: University of Pittsburgh
  9. Originator: djmst19@unixd3.cis.pitt.edu
  10. Lines: 19
  11.  
  12. Well I've scanned my .newsrc for an appropriate group to place this
  13. question and I came up with this one, if it belongs somewhere else
  14. please let me know.
  15.  
  16. I have a circuit design that I need integrated down to 1 or 2 chips
  17. using FPGA,PLD's or what have you.  I don't know much about custom
  18. or semi-custom chips to know what would be the most cost-effective.
  19.  
  20. The circuit is input a 24-bit address and must compare it against
  21. 4 loadable 24-bit address and raise or lower one of four corresponding
  22. chip select lines.  It must do this withing 35 ns at least.
  23.  
  24. So the chip must have at least 24 input lines and 4*24=96 flip-flops
  25. .  I can't do this with discrete components and must have it in one
  26. chip because of size considerations.
  27.  
  28. My question is what would be the most cost-effective way of realizing
  29. this?
  30.  
  31.