home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / sys / intel / 2835 < prev    next >
Encoding:
Internet Message Format  |  1992-12-24  |  2.9 KB
  1. Path: sparky!uunet!wupost!cs.utexas.edu!sun-barr!news2me.EBay.Sun.COM!exodus.Eng.Sun.COM!sun!amdcad!dvorak.amd.com!tdbear
  2. From: tdbear@dvorak.amd.com (Thomas D. Barrett)
  3. Newsgroups: comp.sys.intel
  4. Subject: Re: 486/66 .. Into a 486/50 motherboard?
  5. Message-ID: <1992Dec24.155355.21535@dvorak.amd.com>
  6. Date: 24 Dec 92 15:53:55 GMT
  7. References: <92351.46019.J056600@LMSC5.IS.LMSC.LOCKHEED.COM> <BzFnyr.IHI@wimsey.bc.ca>
  8. Organization: Advanced Micro Devices, Inc.; Austin, Texas
  9. Lines: 48
  10.  
  11. In article <BzFnyr.IHI@wimsey.bc.ca> sl@wimsey.bc.ca (Stuart Lynne) writes:
  12. >
  13. >With a properly designed board there will be no difference in bandwidth due
  14. >to changing between 33 & 50 Mhz. This assumes that the board is designed to 
  15. >accomodate both speeds and the BIOS knows how to setup the RAM access wait
  16. >states properly for the oscillator speed and RAM speed.
  17.  
  18. Actually... no.  You did point out the main memory changes, but the
  19. VL-Bus or PCI-Bus will be running at a different rate.  In the case of
  20. the 50, it might be at 50 or it might be a 25 (something to watch out
  21. for).  With the 33, it will be 33.  
  22.  
  23. >Once it does this it makes no difference whether you are running 33 or 50. You
  24. >are accessing the RAM as fast as you can. The *only* way that there would be
  25. >a difference would be if your RAM was fast enough to run without wait states
  26. >with a 50Mhz clock. 
  27.  
  28. DRAM or SRAM?  DRAM will run 0ws in page mode at 25MHz.  The rule of
  29. finding out which is faster is to use (1/clock-speed) * (number of
  30. waitstates+2+n), where the clock speed is the memory controller clock
  31. and the number of waitstates is the number of memory waitstates and "n" is
  32. the fudge factor (0<=n<=1).  The reason why it is the number of memory
  33. waitstates and the reason why there is a fudge factor is that some
  34. manufacturers operate a 50MHz DX on a 25MHz bus (which can wind up
  35. being slower than a DX2/50).
  36.  
  37. >Since 20 nanosecond SRAM still needs wait states to run with 33 Mhz clock I 
  38. >suspect it will be a while before DRAM gets fast enough to run with no 
  39. >wait states at 50 Mhz :-)
  40.  
  41. It depends on the design... 20ns SRAM can access data in 20ns.  Since
  42. the 33MHz cycle time is a minimum of 60ns, this leaves 40ns for the
  43. address to propogate out of the cpu (~15ns), to be looked-up in the
  44. tag (~20ns) and enough ready setup time for the 486 (~5ns)... it's tight,
  45. but it can work.  Some less expensive caches can't handle it and do
  46. have to use interleaving or adding of one waitstate.
  47.  
  48. >Does anyone out there know how fast memory would have to be to be used without
  49. >wait states by a 50Mhz 486?
  50.  
  51. If you mean SRAM... 20ns is plenty fast for the data for direct mapped
  52. caches.  But, the tags need to be about 10ns :)
  53.  
  54. -- 
  55. |Tom Barrett (TDBear), Sr. Engineer|tom.barrett@amd.com|v:512-462-6856 |
  56. |AMD PCD MS-520 | 5900 E. Ben White|Austin, TX  78741  |f:512-462-5155 |
  57. |"No is yes, And we're all free"   |CO made a #2 no-no... PU!          |
  58. |My views are my own and may not be the same as the company of origin  |
  59.