home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / sys / intel / 2797 < prev    next >
Encoding:
Internet Message Format  |  1992-12-21  |  1.5 KB
  1. Path: sparky!uunet!spool.mu.edu!sdd.hp.com!think.com!enterpoop.mit.edu!eru.mt.luth.se!lunic!sunic!seunet!comm!news.nexus.comm.se!news!Thomas.Tornblom
  2. From: Thomas.Tornblom@nexus.comm.se (Thomas Tornblom)
  3. Newsgroups: comp.sys.intel
  4. Subject: Re: Cyrix 486SLC/DLC compatibility issues and NextStep....
  5. Message-ID: <THOMAS.TORNBLOM.92Dec21140423@beck.nexus.comm.se>
  6. Date: 21 Dec 92 13:04:23 GMT
  7. References: <1gq3d1INNg8g@iraul1.ira.uka.de>
  8. Sender: news@nexus.comm.se
  9. Organization: Communicator Nexus AB
  10. Lines: 24
  11. In-Reply-To: S_JUFFA@iravcl.ira.uka.de's message of 17 Dec 1992 14: 38:25 GMT
  12.  
  13.  
  14. I've been following the discussion on the different x86 processors
  15. with some interest as I have a Sun386i with a 20 MHz 38{6,7}DX pair.
  16. I've been thinking of replacing the 386 with a Cyrix 486DLC, which
  17. would be a pop-in. My concern is how is cache coherency handled in
  18. this (or these kind of) processor? I assume that the cache can be set
  19. up only to cache RAM, but what about DMA transfers? Is the cache
  20. controller part listening to DMA requests or does it flush the cache
  21. on bus requests? 
  22.  
  23. I'm not all that familiar with the intel junk, I've mostly been
  24. working with Motorola 68k family processors.
  25.  
  26. I'm also interested in how to set up the 486DLC cache.
  27.  
  28. Note that this machine runs SunOS, not messy dos or windoze.
  29.  
  30. Thanks,
  31. Thomas
  32. --
  33. Real life:      Thomas Tvrnblom           Email:  Thomas.Tornblom@Nexus.Comm.SE
  34. Snail mail:     Communicator Nexus AB     Phone:  +46 18 171814
  35.                 Box 857                   Fax:    +46 18 696516
  36.                 S - 751 08 Uppsala, Sweden
  37.