home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / sys / ibm / pc / hardware / 34030 < prev    next >
Encoding:
Text File  |  1992-12-22  |  5.3 KB  |  168 lines
  1. Newsgroups: comp.sys.ibm.pc.hardware
  2. Path: sparky!uunet!zaphod.mps.ohio-state.edu!rpi!utcsri!geac!torsqnt!jtsv16!itcyyz!lsican!torsys04_7!michael
  3. From: michael@Canada.lsil.com (Michael Smith)
  4. Subject: Information on Headland's SHASTA Chipset
  5. Message-ID: <1992Dec22.221730.8729@lsican.uucp>
  6. Keywords: chipset, headland, lsi-logic, shasta
  7. Sender: usenet@lsican.uucp
  8. Reply-To: michael@Canada.lsil.com
  9. Organization: LSI Logic Corporation of Canada, Inc.
  10. Date: Tue, 22 Dec 1992 22:17:30 GMT
  11. Lines: 155
  12.  
  13. Since I have received an absolutely *ENORMOUS* number of queries concerning
  14. the Headland HTK340 (i.e. "Shasta") chipset, to save my own sanity (and
  15. mail spooler) I'll just post the response to some of the questions I have
  16. received.
  17.  
  18. Summary of Information
  19. ----------------------
  20.  
  21. Composed of two required chips (HT321 ISA Controller and HT342 MCU) and 
  22. one optional chip (HT44 Cache Controller).
  23.  
  24.  
  25. Features:
  26.  
  27.     GENERAL
  28.  
  29.         Support for 486 SX/DX/DX2
  30.         2 184 pin PQFP devices
  31.         Local bus interface
  32.         16, 20, 25, and 33 MHz local bus speeds
  33.         Full static operation
  34.         Weitek 4167 supported
  35.         System and Video BIOS on single ROM
  36.         Uses 0.7 Micron HCMOS process
  37.  
  38.     ISA Controller
  39.  
  40.         AT Compatible
  41.         Sync 8MHz ISA bus
  42.         Posted backplane memory writes
  43.         10 or 16 bit I/O mapping
  44.         Integrated 8237s, 8259s and 8254 functionality
  45.         Fast gate A20/Fast reset
  46.  
  47.     Write Buffer
  48.  
  49.         4 deep on-chip buffer
  50.         Byte gathering
  51.         Out of order operation
  52.         Full or partial write buffer hits
  53.  
  54.     DRAM COntroller
  55.  
  56.         Line burst capability from DRAM to 80486
  57.         256k/1M/4M/16M DRAMs
  58.         Mixed memory types
  59.         EMS 4.0
  60.         Hidden refresh operation
  61.         256MB Maximum system memory
  62.         Staggered refresh
  63.         Shadowing in 16KB increments between 640K and 1MB
  64.         Remapping
  65.         Fast paging
  66.         2 or 4 way interleaving
  67.  
  68.     Cache Configuration
  69.  
  70.         32K, 64K, 128K, 256K, 512K or 1MB cache sizes
  71.         25ns SRAMs required at 33MHz
  72.         Asynchronous and Synchronous SRAMs supported
  73.         Programmable write-protected and non-cacheable regions are
  74.           supported through the chip set
  75.  
  76.     Cache Architecture
  77.  
  78.         Look-Aside cache
  79.         Write Through
  80.         Direct Mapped
  81.         Intergrated Tag Comparator
  82.         Zero wait state cache hits
  83.         Simultaneous 486 and L2 update on read miss
  84.         486 line burst cycle support
  85.  
  86.  
  87. Benefits of this chipset:
  88.  
  89.     In the basic configuration, without the K2 cache (i.e. HT44) 
  90.     controller, due to the write-buffering and write gathering, this
  91.     chipset performs in a manner almost identical to all other chipsets
  92.     with a cache!  With a 486DX2, the basic configuration performs even
  93.     better under Windows and Unix applications.  Although the 486 does
  94.     have a write buffer, is does not gather writes together.  Unix and
  95.     Windows applications perform a lot more writes than typical DOS
  96.     apps., and this results in the 486's write buffer filling up much
  97.     faster than other chipsets can offload them.  By doubling the write
  98.     buffer size to 8 DWORDs (i.e. 8 by 32 bits) and by gathering together
  99.     writes, this additional write traffic will not kill the system.
  100.  
  101.     Recall that the 486 has a write-through cache, not a write-back cache.
  102.     For read traffic, the internal 4-way set associative 486 cache will
  103.     take care of 90%+ of all read traffic.  All write traffic, though, will
  104.     get propogated through to the local bus.  For a DX2 chip, optimizing
  105.     this 10-20% of all memory traffic that are writes (off-the-cuff 
  106.     number, so no flames please) will significantly increase performance.
  107.  
  108.     Out of order operation on the write buffer implies that a read will
  109.     propogate around the write buffer, even if the write buffer is full.
  110.     Thus, the CPU does not have to stall while it waits for the write
  111.     buffers to offload if its performing a read.
  112.  
  113.     Posted writes means that writes to the backplane (i.e. ISA bus) are
  114.     terminated on the local bus before they are terminated on the ISA
  115.     bus.  Thus, the CPU does not have to wait for a slow ISA device to
  116.     respond before it can continue.  Only memory writes are posted,
  117.     posting I/O writes is a good way to crash your system.
  118.  
  119.  
  120. Where is it built/designed:
  121.  
  122.     This chipset is entirely designed in the LSI-Logic office in Toronto,
  123.     Canada.  Fabrication is done through LSI-Logic Corp. in Miliptas, CA.
  124.  
  125.  
  126. Companies using this chipset:
  127.  
  128.     Sidus
  129.     Dell
  130.     Siemanns
  131.     IBM
  132.     any many more....
  133.  
  134.     Note that not all of the boards manufacturers use this chipset, if
  135.     you want a SHASTA chipset board, make sure that the board does use
  136.     this chipset.
  137.  
  138.  
  139. Pricing:
  140.  
  141.     I dunno, I'm just an engineer, not a sales-droid.
  142.  
  143. **********************************************************************
  144.  
  145. I hope this answers the majority of peoples questions.  All of the above
  146. technical information is available through the chipset specifications.  Any
  147. opinions, comments, or mistakes are my own, are not those of LSI Logic
  148. or my boss.
  149.  
  150.  
  151. ---
  152.      Michael Smith - Chipset Design Engineer
  153.  
  154. Phone: (416) 620-7400         michael@canada.lsil.com
  155. Fax:   (416) 694-5005
  156.  
  157.     _/     _/_/   _/_/_/   _/                   _/
  158.    _/    _/        _/     _/ 
  159.   _/      _/_/    _/     _/     _/_/_/ _/_/_/ _/ _/_/_/
  160.  _/         _/   _/     _/     _/  _/ _/  _/ _/ _/
  161. _/_/_/ _/_/_/ _/_/_/   _/_/_/ _/_/_/ _/_/_/ _/ _/_/_/
  162.                                         _/   LSI Logic Corp. of Canada, Inc.
  163.                                    _/_/_/   Suite 1110, 401 The West Mall
  164.                                            Etobicoke, Ontario
  165.                                           M9C 5J5
  166.  
  167.  
  168.