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/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / sys / amiga / hardware / 22029 < prev    next >
Encoding:
Internet Message Format  |  1992-12-24  |  2.4 KB
  1. Path: sparky!uunet!paladin.american.edu!europa.asd.contel.com!gatech!swrinde!elroy.jpl.nasa.gov!ames!olivea!charnel!rat!koko.csustan.edu!nic.csu.net!csufres.CSUFresno.EDU!matthewd
  2. From: matthewd@csufres.CSUFresno.EDU (Matthew Davidian)
  3. Newsgroups: comp.sys.amiga.hardware
  4. Subject: Re: Data/Instruction Cache & BURST modes on 68030? Why/when?
  5. Message-ID: <1992Dec23.212118.3625@nic.csu.net>
  6. Date: 24 Dec 92 05:21:17 GMT
  7. References: <hellerS.724958427@batman> <72192@cup.portal.com> <smcgerty.725067816@unix1.tcd.ie>
  8. Organization: California State University, Fresno
  9. Lines: 35
  10. Nntp-Posting-Host: csufres.cs.csufresno.edu
  11.  
  12. In article <smcgerty.725067816@unix1.tcd.ie> smcgerty@unix1.tcd.ie (Stephen John McGerty) writes:
  13. >With this in mind, why is it that Motorola have seperate instruction
  14. >and data caches? On the i486 there is a single 8k cache used for
  15. >both instructions and data. On the M68040, there is one 4k cache
  16. >for data, and another 4k cache for instructions. Which is better?
  17. >
  18. >I hear that the Intel 586 is going to have seperate instruction
  19. >and data caches, as in the M68040, so this would seem to imply that
  20. >this is the prefered arrangement...?
  21. >
  22. >The only thing I can think of is that you might not want your instruction
  23. >cache getting overwritten with less frequently used data, in a vector
  24. >operation or something. But this isn't really a serious factor, or
  25. >so I'm told...
  26.  
  27. The main rationale I've read for the "Harvard" or split cache setup is that
  28. they can both be accessed at the same time; in pipelined architectures this
  29. can be especially good, since in one stage you might be fetching & decoding
  30. an instruction, while another stage might be fetching the operand for another
  31. instruction; both at the same time.
  32.  
  33. A side effect of having data and instruction caches is that self modifying
  34. code (which is not a good thing anyway) won't work--your writes to modify
  35. the code will go into the data cache (because it's assumed to be data) and
  36. the instruction caches doesn't get the change.
  37.  
  38. In an article I read before the P5/586/Pentium was announced, the writer
  39. swore that Intel would never produce an 80x86 with a Harvard architecture
  40. because so many DOS programs use self-modifying code--including Windows.
  41. In order to pull this off, they must have added some extra stuff to check
  42. data writes against the instruction cache, or some such magic, or else
  43. the caches will have to be disabled for self-modifying code.
  44.  
  45. Matt Davidian
  46. matthewd@csufres.csufresno.edu
  47.