home *** CD-ROM | disk | FTP | other *** search
/ NetNews Usenet Archive 1992 #31 / NN_1992_31.iso / spool / comp / lang / verilog / 487 < prev    next >
Encoding:
Internet Message Format  |  1992-12-22  |  2.4 KB
  1. From: gotom@hpysoln.tky.hp.com (Masaharu Goto)
  2. Date: Mon, 21 Dec 1992 18:07:02 GMT
  3. Subject: Re: Verilog <--> VHDL translators
  4. Message-ID: <32560002@hpysoln.tky.hp.com>
  5. Organization: YHP Hachioji IT, Tokyo Japan
  6. Path: sparky!uunet!zaphod.mps.ohio-state.edu!sdd.hp.com!hpscit.sc.hp.com!hplextra!hpcc05!hpyhde4!hpysoln!gotom
  7. Newsgroups: comp.lang.verilog
  8. References: <d+V=MG#@engin.umich.edu>
  9. Lines: 46
  10.  
  11.  
  12.  I posted the same question a couple of months ago and got some information.
  13. I am very interested in the same issue. I would appreciate if you would share
  14. me the information you would get too.
  15.  
  16.  So far, what I get to know are
  17.  
  18. Commercial availability of the Verilog <-> VHDL translators 
  19.  
  20.     Cadence    VDOC-454    Verilog to VHDL translator
  21.          Cadence is the originator of the Verilog-HDL and it seems
  22.         like VDOC-454 has a quite good coverage on Verilog to VHDL
  23.         translation.  It costs $200k~300k.
  24.          It translates User Defined Primitives and architectural
  25.         description very good.  Now, I am giving my benchmark example 
  26.         to see how good it translates behavioral Verilog description 
  27.         to VHDL. I will let you know when their benchmark comes out.
  28.          I am not sure if they have VHDL to Verilog translator.
  29.  
  30.     InterHDL    Verilog <-> VHDL translator
  31.          A company called InterHDL has Verilog to VHDL and VHDL to 
  32.         Verilog translator. I don't have any further information
  33.         about their products now.
  34.  
  35.     Synopsys
  36.          If the Verilog or VHDL description is logic synthesizable
  37.         (means written in Register Transfer Level), Synopsys can do 
  38.         the job too.  It means it can only translate subset of the
  39.         language.
  40.  
  41.  
  42.  I didn't get any information about public domain Verilog <-> VHDL translator
  43. so far. I imagine there are no such things because there are very  few
  44. people in this planet who has an access to both Verilog and VHDL based 
  45. simulator at this moment.
  46.  
  47.  My own observation and comment about the issue is, language definition of 
  48. the Verilog-HDL is closely related to implementation of the Verilog-XL 
  49. simulator. And some of its' features are not essential to describe Hardware
  50. but essential to speed up simulation throughput. On the other hand, VHDL
  51. is more pure for describing Hardware. I think somebody needs to work out
  52. to accumurate those differences to make a good translator.
  53.  I am not sure if this is very realistic but it would be very nice that 
  54. somebody in the world defines subset of those language for portability of 
  55. the HDL description.
  56.  
  57.