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/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / compiler / 1907 < prev    next >
Encoding:
Text File  |  1992-11-18  |  2.0 KB  |  50 lines
  1. Newsgroups: comp.compilers
  2. Path: sparky!uunet!think.com!spdcc!iecc!compilers-sender
  3. From: Richard Cownie <richard@meiko.com>
  4. Subject: optimizing for caches
  5. Reply-To: Richard Cownie <richard@meiko.com>
  6. Organization: Compilers Central
  7. Date: Tue, 17 Nov 1992 23:30:08 GMT
  8. Approved: compilers@iecc.cambridge.ma.us
  9. Message-ID: <92-11-098@comp.compilers>
  10. Keywords: optimize, architecture, 
  11. Sender: compilers-sender@iecc.cambridge.ma.us
  12. Lines: 36
  13.  
  14. From experiences tuning vector routines for i860's and SPARC's, I've come
  15. to the conclusion that understanding and exploiting the memory hierarchy
  16. is essential to obtain good performance on these kinds of problems.  But I
  17. have yet to see a compiler which tackles this aspect of optimization.
  18. Does anyone have references to research in this area ?  If so, please mail
  19. me and I'll summarize.
  20.  
  21. With the way hardware is developing, this will be a big issue very soon.
  22. Here are some approximate figures to illustrate the trend:
  23.  
  24.     Year     Machine      MIPS rate  Cache miss (DRAM access)
  25.  
  26.     1988    Sun-4/110        7        200ns ?
  27.     1991    SS-2 Cypress    25        120-150ns ?      
  28.     1993    SS-10 Viking    50        100-120ns ?
  29.     1994    ?              150        80-100ns ?
  30.  
  31. So the relative cost of a cache miss has already risen from about 1.4
  32. instructions to > 5 instructions, and the Viking clock speed is still only
  33. 40MHz; the technology exists now to build processors running at 150MHz
  34. (e.g. Alpha), which will take the cost of a cache miss over 20
  35. instructions.
  36.  
  37. It seems really important to get this right - if you get your instruction
  38. scheduling wrong, you might still see 25% of optimum performance, but if
  39. you don't exploit the memory hierarchy, you might see only 5% of optimum
  40. performance ...  
  41.  
  42. Thanks in advance for all responses,
  43. Richard Cownie (a.k.a. Tich), Meiko Scientific Corp 
  44. email: richard@meiko.com
  45. phone: 617-890-7676
  46. fax:   617-890-5042       
  47. -- 
  48. Send compilers articles to compilers@iecc.cambridge.ma.us or
  49. {ima | spdcc | world}!iecc!compilers.  Meta-mail to compilers-request.
  50.