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/ NetNews Usenet Archive 1992 #27 / NN_1992_27.iso / spool / comp / arch / 11029 < prev    next >
Encoding:
Text File  |  1992-11-23  |  2.5 KB  |  54 lines
  1. Newsgroups: comp.arch
  2. Path: sparky!uunet!zaphod.mps.ohio-state.edu!sdd.hp.com!hpscit.sc.hp.com!scd.hp.com!hpscdm!hplextra!cello!renglish
  3. From: renglish@cello.hpl.hp.com (Bob English)
  4. Subject: Re: PA-RISC ``semantic loading'' (according to DEC)
  5. Message-ID: <1992Nov23.175321.24220@cello.hpl.hp.com>
  6. Date: Mon, 23 Nov 1992 17:53:21 GMT
  7. References: <1992Nov13.173228.16970@odin.diku.dk>
  8. Organization: Hewlett Packard Labs
  9. Lines: 43
  10.  
  11. thorinn@diku.dk (Lars Henrik Mathiesen) writes:
  12. :   0) The programmer model contains a processor status register, with
  13. :      rapidly changing contents; it is only visible on interrupts, and
  14. :      with a special instruction, but it still has to be synchronized.
  15.  
  16. The PSW is not visible except as a value that can be restored after an
  17. interrupt.  An interrupt causes the pipeline to drain, so there are a
  18. few cycles available during which the value can synchronize.
  19.  
  20. :   1) ``Skip-on-condition'' sets a nullification bit in this PSR;
  21. :      nullification depends on the ALU results of one instruction, and
  22. :      prevents all programmer-visible effects of the next --- including
  23. :      data cache move-in, as far as I can see.
  24.  
  25. At the worst, this would mean that instructions that can nullify the
  26. following instruction would have to run more slowly, and that
  27. nullification would be less useful, but I don't think the situation is
  28. that bad.  The data cache move-in problem you describe, for example,
  29. isn't really any worse than a sequence of two instructions where the
  30. first generates an address and the second uses it to load a word of
  31. data.
  32.  
  33. :   2) The instructions that support multiprecision and BCD arithmetic
  34. :      have carry bits in the status register as implicit arguments.
  35.  
  36. This is a problem, but only because the status register acts as an data
  37. bottleneck, limiting the number of multiprecision operations that can be
  38. performed in parallel.  This is the real problem with the nullification
  39. operations, by the way.
  40.  
  41. :   3) Changes to the virtual memory mapping of the instruction stream
  42. :      are guaranteed to take effect within 8 instructions.
  43.  
  44. This is only relevant to operations which affect the virtual memory
  45. mappings, so that the OS can predict when translations will be valid.
  46. Without some such guarantee, the OS would not know when to return to
  47. virtual mode.  Since the effects are limited primarily to the TLB miss
  48. path--code which gets optimized to particular processors, anyway--this
  49. aspect of the architecture would be easy to modify should it pose a
  50. problem.
  51.  
  52. --bob--
  53. Not an HP spokesperson, but still an HP employee.
  54.